JP2007241039A - 表示パネルの駆動装置および駆動方法 - Google Patents

Abstract

【課題】１フレーム分の映像メモリを利用しつつ、ティアリングの発生を防止させることができる表示パネルの駆動装置を提供すること。
【解決手段】表示パネルの駆動装置は、１フレーム期間内でフレームメモリに対して表示データを書き込む書き込み動作（Ｗｓ，Ｗｅ）と、前記フレームメモリに書き込まれた前記表示データを読み出す読み出し動作（ａ，ａ′〜ｈ，ｈ′）とが実行される。前記読み出し動作の実行開始タイミングａは、前記書き込み動作の実行開始タイミングＷｓよりも後であり、かつ前記読み出し動作の実行終了タイミングａ′は、前記書き込み動作の実行終了タイミングＷｅ以後であり、前記読み出し動作は、１フレーム期間内で複数回実行される。
【選択図】図７

Description

この発明は、１フレーム分の画像メモリを用いて表示パネルを点灯制御する表示パネルの駆動装置において、前記画像メモリに対する表示データの書き込みタイミングが読み出しタイミングを追い越すことにより発生するティアリング（Ｔｅａｒｉｎｇ）を防止することができるようにした表示パネルの駆動装置および駆動方法に関する。

例えば携帯電話機やＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）など、比較的小型の端末装置に採用される画像表示装置においては、コストや消費電力、部品の実装スペースなどの観点から、１画面（１フレーム）分の画像メモリ（フレームメモリ）を備える構成が採用される。

前記した構成により画像の表示動作を実行するには、表示データをフレームメモリに書き込む書き込み動作と、フレームメモリから表示データを読み出す読み出し動作とが、同じ１フレーム期間内において実行されることになる。

また、１フレーム期間を複数のサブフレームに分割して階調制御を行う表示装置においては、前記読み出し動作は同一フレーム期間内で複数回実行されることになる。この場合、いわゆるブラウン管等を用いたアナログ階調方式の名残の影響と、ＩＣの駆動周波数を抑えるという理由から、１フレーム期間の全てをかけて、前記書き込み動作を実行しながら、前記読み出し動作を複数回実行するようにしていた。

図１は、前記した従来のフレームメモリに対するデータの書き込みタイミングおよび読み出しタイミングを説明するものである。図１に示すようにフレームメモリに対する書き込み動作は、１フレーム期間の全てをかけて実行される。したがって、図１に示すように１フレーム期間の最後において、当該フレームに対応する新しい表示データ（図１では新フレームと表記）に全てが書き替えられる。

また、フレームメモリからの読み出し動作は、図１に符号ａ〜ｈで示すように１フレーム期間内において複数回にわたって実行される。この結果、図１に示すように表示データの書き込み動作が、読み出し動作を追い越してしまうことにより、読み出し動作で読み出される表示データが、１つ前のフレームの表示データ（図１では旧フレームと表記）と、新しい表示データ（新フレーム）とが混在するデータとなる。この結果、画面が上下に分割されたり、画面にゆがみやちらつきを伴うティアリング現象が発生する。

前記したような不具合を防止するためには、２画面分の画像メモリを使用し、前記した追い越しが生じないように表示データの書き込みタイミングと読み出しタイミングを制御することが、特許文献１に提案されている。また、２画面分以上の画像メモリを利用して表示データの書き込みタイミングと読み出しタイミングを単純化する手段も特許文献２に提案されている。
特開昭６２−１１８８９号公報 特開平１０−１６１８４２号公報

しかしながら、前記した特許文献１および２に開示の構成においては、少なくとも２画面分の画像メモリを用意しなければならず、前記した携帯電話機やＰＤＡの画像表示装置には、コスト等の問題から採用し難い問題を抱えている。

一方、この種の表示装置においては、表示すべき映像信号の平均輝度レベルＡＰＬ（＝Ａｖｅｒａｇｅ Ｐｉｃｔｕｒｅ Ｌｅｖｅｌ）を求めて、この平均輝度レベルにより表示装置における表示輝度を制御するＰＬＥ（Ｐｅａｋ Ｌｕｍｉｎａｎｃｅ Ｅｎｈａｎｃｅｍｅｎｔ）制御手段を備えることで、表示装置の低消費電力化を実現させることが期待できる。

このＰＬＥ制御は例えば１フレームの画面全体に対応する映像信号の平均輝度レベル（ＡＰＬ）を検出し、この平均輝度レベルに基づいて実際に画像表示させるための輝度レベルである表示輝度レベルを設定するようになされる。

この場合、前記ＰＬＥ制御では同じ輝度レベルの映像信号であっても、平均輝度レベルが小さい場合（画像全体が暗い場合）には、表示輝度レベルを高く設定して高輝度な表示が行われるようにされる。これに対して平均輝度レベルが大きい場合（画像全体が明るい場合）には、表示輝度レベルを下げて電力消費量を抑制するようにされる。このようにしてＰＬＥ制御が行われることにより、低消費電力化を実現させることができると共に、コントラストの良好な画像を表示させることが可能となる。

前記したように、表示すべき映像信号の平均輝度レベルＡＰＬを求め、このＡＰＬにより表示輝度を制御するＰＬＥ制御手段を備えた表示装置は、次に示す特許文献３および４などに示されている。
特開平９−２８１９２７号公報 特開２００１−１７５２２０号公報

ところで、前記したＰＬＥ制御においても、１つのフレームメモリを利用してＡＰＬを算出しようとした場合、１フレーム前の表示データに基づいてＡＰＬを算出し、その結果に応じて次のフレームの輝度の制御を行うことになり、ＡＰＬ値の算出結果が輝度制御に反映されるのに１フレームのずれが生ずる結果となる。

また、すでに説明したように１フレーム期間を複数のサブフレームに別けて階調制御を行う表示装置においては、ＡＰＬ値の算出結果が輝度制御に反映されるのに１サブフレームのずれが生ずることになる。すなわち、図２に示したように、例えば符号ａで始まるタイミングにおいてＡＰＬ値を算出した場合には、次の符号ｂから始まるサブフレームにおいてＰＬＥ制御が実現されることになる。

同様に、例えば符号ｂで始まるタイミングにおいてＡＰＬ値を算出した場合には、次の符号ｃから始まるサブフレームにおいてＰＬＥ制御が実現されることになる。この結果、１つ前のフレーム（旧フレーム）のデータと、新しいフレーム（新フレーム）のデータとが混在したデータに基づいてＡＰＬを算出することになるため、ＡＰＬの算出結果が正確ではないという問題があった。

この発明は、前記した問題点に着目してなされたものであり、少ない容量の映像メモリを利用しつつ、前記したようなティアリングの発生を防止することができる表示パネルの駆動装置および駆動方法を提供することを第１の課題とするものである。

またこの発明は、同じく少ない容量の映像メモリを利用しつつ、前記したティアリングの発生を防止させると共に、表示しようとする１フレームのデータに基づくＡＰＬの算出値に基づいて、当該フレームのＰＬＥ制御を実現させることができる表示パネルの駆動装置および駆動方法を提供することを第２の課題とするものである。

前記した第１の課題を解決するためになされたこの発明にかかる表示パネルの駆動装置は、請求項１に記載のとおり、１フレーム期間内で、フレームメモリに対して表示データを書き込む書き込み動作と、前記フレームメモリに書き込まれた前記表示データを読み出す読み出し動作とが実行される表示パネルの駆動装置であって、前記読み出し動作の実行開始タイミングは、前記書き込み動作の実行開始タイミングよりも後であり、かつ前記読み出し動作の実行終了タイミングは、前記書き込み動作の実行終了タイミング以後であり、前記読み出し動作は、１フレーム期間内で複数回実行されるように構成される。

また、前記した第２の課題を解決するためになされたこの発明にかかる表示パネルの駆動装置は、請求項４に記載のとおり、前記した請求項１に記載の構成に加えて、１フレーム期間内で、フレームメモリに書き込まれた表示データの平均輝度レベルを算出するＡＰＬ算出動作が、少なくとも１回実行されるように構成される。

また、前記した第１の課題を解決するためになされたこの発明にかかる表示パネルの駆動方法は、請求項８に記載のとおり、１フレーム期間内で、フレームメモリに対して表示データを書き込む書き込み動作と、前記フレームメモリに書き込まれた前記表示データを読み出す読み出し動作とが実行される表示パネルの駆動方法であって、前記読み出し動作の実行開始タイミングは、前記書き込み動作の実行開始タイミングよりも後であり、かつ前記読み出し動作の実行終了タイミングは、前記書き込み動作の実行終了タイミング以後であり、前記読み出し動作は、１フレーム期間内で複数回実行される点に特徴を有する。

さらに、前記した第２の課題を解決するためになされたこの発明にかかる表示パネルの駆動方法は、請求項１１に記載のとおり、前記した請求項８に記載の駆動方法に加えて、１フレーム期間内で、フレームメモリに書き込まれた表示データの平均輝度レベルを算出するＡＰＬ算出動作が、少なくとも１回実行される点に特徴を有する。

以下、この発明にかかる表示パネルの駆動装置について、図３〜図６に示す実施の形態に基づいて説明する。まず、図３はその基本構成をブロック図によって示したものであり、これは表示パネルの画素に有機ＥＬ（エレクトロルミネッセンス）素子を用いたアクティブマトリクス型表示パネルを対象とした表示駆動装置の例を示している。

図３において、符号Ａは発光制御手段を示し、符号Ｂは表示パネルを含む映像表示手段を示しており、これらＡ，Ｂによりこの発明にかかる表示パネルの駆動装置が構成されている。前記発光制御手段Ａには、中央制御回路として機能する発光制御回路１１が具備されており、この発光制御回路１１に対して、Ａ／Ｄ（アナログ／デジタル）変換回路１２、映像メモリ１３、輝度設定テーブル１４が接続されている。

そして、この図３に示す実施の形態においてはアナログ映像信号が発光制御回路１１およびＡ／Ｄ変換回路１２に供給されるように構成されている。前記発光制御回路１１はアナログ映像信号中における水平および垂直同期信号に基づいて、前記Ａ／Ｄ変換回路１２に対するクロック信号ＣＫ、前記映像メモリ１３に対する書き込み制御信号Ｗおよび読み出し制御信号Ｒを生成する。

また、発光制御回路１１は前記した映像信号中における水平および垂直同期信号に基づいて、映像表示手段Ｂにおける走査ドライバ２１、データドライバ２２および消去ドライバ２３に対する同期信号を生成するように作用する。

前記Ａ／Ｄ変換回路１２は、発光制御回路１１から供給されるクロック信号ＣＫに基づいて、入力されるアナログ信号をサンプリングし、これを１画素ごとの表示データに変換して映像メモリ１３に供給するように作用する。前記映像メモリ１３は前記発光制御回路１１からの書き込み制御信号ＷによってＡ／Ｄ変換回路１２から供給される各表示データを映像メモリ１３に順次書き込むように動作する。

前記映像メモリ１３は、１フレーム分の表示データを書き込むことができるフレームメモリとして機能する。すなわち、前記した書き込み動作によって、後述する表示パネルにおける一画面分（１フレーム分）のデータの書き込みが行われ、続いて、次の１フレーム分の表示データが順次書き替えられつつ格納（オーバライト）されるように動作する。

これと同時に映像メモリ（以下、フレームメモリとも言う。）１３に書き込まれた表示データは、発光制御回路１１から供給される読み出し制御信号Ｒによって前記メモリ１３より順次読み出され、後述するようにサブフレーム法による表示制御ならびにＰＬＥによる輝度制御を受けた状態で、表示パネルにおいて画像表示される。

なお、前記発光制御回路１１は、後述する各サブフレーム期間に同期してフレームメモリ１３に書き込まれている表示データを読み出して、前記データドライバ２２に対して表示データ信号を供給すると共に、フレームメモリ１３に書き込まれている表示データよりＡＰＬを算出するように動作する。この場合、前記ＡＰＬは前記フレームメモリ１３に書き込まれた表示データから、後述する表示パネル３１において発光制御させる画素及び輝度及び階調値の割合（点灯率）を算出することで得るようになされる。したがって、発光制御回路１１は点灯率算出手段としての機能も果たす。

また、発光制御回路１１は、算出された点灯率に基づいて前記輝度設定テーブル１４を参照し、ＰＬＥ動作を実行するように作用する。このＰＬＥ動作にあたっては、前記点灯率に基づいて輝度設定テーブル１４を参照し、映像表示手段Ｂを構成するデータドライバ２２および消去ドライバ２３に対する適切な制御信号を生成するように動作する。なお、この時のデータドライバ２２および消去ドライバ２３の動作については、後で詳細に説明する。

次に、映像表示手段Ｂにおける符号３１は有機ＥＬ素子をそれぞれに含む多数の画素３２をマトリクス状に配列した表示パネルを示している。この表示パネル３１には、前記した走査ドライバ２１、データドライバ２２、および消去ドライバ２３にそれぞれ接続される走査線３３、データ線３４および消去信号線３５が配列されており、これらの交差位置に前記ＥＬ素子を含む画素３２がそれぞれ配置されている。なお、前記各画素３２には、電源供給回路２４より画素の点灯駆動用電圧が電源供給線３６を介して、それぞれ供給されるように構成されている。

図４は前記した表示パネル３１に配置された１つの画素３２に対応する回路構成を示すものであり、この画素３２には前記データドライバ２２からの表示指令信号に対応したデータ信号Ｖｄａｔａが、表示パネルに配列されたデータ線３４を介して制御用ＴＦＴ、すなわちデータ書き込みトランジスタＴｒ１のソースに供給されるように構成されている。

前記データ書き込みトランジスタＴｒ１のゲートには、走査ドライバ２１に接続された走査線３３を介して走査信号Ｓｅｌｅｃｔ（これを書き込みパルスとも言う。）が供給されるように構成されている。前記データ書き込みトランジスタＴｒ１のドレインは、点灯駆動用ＴＦＴ、すなわち点灯駆動トランジスタＴｒ２のゲートに接続されると共に、電荷保持用キャパシタＣ１の一方の端子に接続されている。

また、点灯駆動トランジスタＴｒ２のソースは、前記キャパシタＣ１の他方の端子に接続されると共に、電源供給線３６を介して駆動電圧Ｖｃｃが供給されるように構成されている。前記点灯駆動トランジスタＴｒ２のドレインは、有機ＥＬ素子Ｅ１のアノード端子に接続され、この有機ＥＬ素子Ｅ１のカソード端子は、基準電位点（グランド）に接続されている。

さらに、消去用ＴＦＴとしての消去トランジスタＴｒ３のゲートには、消去信号線３５を介して消去ドライバより消去信号Ｅｒａｓｅ（これを消去パルスとも言う。）が供給されるように構成されている。そして、消去トランジスタＴｒ３のソースおよびドレインが、前記キャパシタＣ１の両端部にそれぞれ接続されている。

なお、図４に示す画素３２の回路構成においては、駆動トランジスタＴｒ２のみがｐチャンネル型ＴＦＴにより構成され、他はｎチャンネル型ＴＦＴにより構成されている。そして、前記した構成による画素３２は、図３に示したように行および列方向にマトリクス状に多数配置されて表示パネル３１が構成されている。

図４に示した画素３２の構成において、制御トランジスタＴｒ１のゲートには、アドレス期間において走査ドライバ２１より走査信号としての書き込みパルスＳｅｌｅｃｔが供給される。これにより、制御トランジスタＴｒ１のソース・ドレインを介して、データドライバ２２から供給されるデータ信号Ｖｄａｔａに対応した電流がキャパシタＣ１に流れ、キャパシタＣ１は充電される。そして、その充電電圧が駆動トランジスタＴｒ２のゲートに供給されて、トランジスタＴｒ２はそのゲート電圧とドレインに供給される駆動電圧Ｖｃｃに対応した電流を前記ＥＬ素子Ｅ１に流し、これによりＥＬ素子Ｅ１は発光する。

前記制御トランジスタＴｒ１のゲートに対する前記書き込みパルスの印加が停止されると、トランジスタＴｒ１はいわゆるカットオフとなる。しかしながら、キャパシタＣ１に蓄積された電荷により駆動トランジスタＴｒ２のゲート電圧が保持され、これによりＥＬ素子Ｅ１への駆動電流が維持される。したがって、ＥＬ素子Ｅ１は次のアドレス動作に至る期間（後述する１サブフレーム期間）において、前記データ信号Ｖｄａｔａに対応した点灯状態を継続することができる。

一方、前記ＥＬ素子Ｅ１の点灯期間の途中（１サブフレーム期間の途中）において、前記消去ドライバ２３より消去トランジスタＴｒ３をオンさせる消去パルスＥｒａｓｅが供給される。これにより、キャパシタＣ１にチャージされている電荷を瞬時にして消去（放電）させることができる。この結果、駆動トランジスタＴｒ２はカットオフ状態となり、ＥＬ素子Ｅ１は直ちに消灯される。換言すれば、消去ドライバ２３からの消去パルスＥｒａｓｅの出力タイミングを制御することで、ＥＬ素子Ｅ１の１サブフレームにおける点灯期間が制御され、これにより所定のガンマ特性およびディマー特性を実現することができる。

図５は、図３および図４に示した構成によってなされるＰＬＥ制御を説明するものである。このＰＬＥ制御を実現させるにあたって、この実施の形態においては前記したとおり１フレーム期間を複数のサブフレームに分割し、このサブフレームにおける画素の点灯期間の累計により階調制御を実現する階調制御手段が採用されている。

すなわち図５に示す例は、説明を単純化するために１フレーム期間を７つのサブフレーム（ＳＦ１〜ＳＦ７）に分割し、１フレーム期間における各サブフレームを選択することで、８つの階調表現（１００％非点灯も１つの階調と見なすことができ、７＋１の階調表現）を実現する例を示している。

図５（ａ）および（ｂ）は、表示パネル３１に配列された前記した画素３２の点灯率（前記したメモリ１３に書き込まれた画素の点灯率）に応じて、サブフレームごとの点灯期間と非点灯期間の割合を制御する例を示したものである。すなわち、（ａ）はサブフレームごとの点灯期間の割合が大きく、また（ｂ）はサブフレームごとの点灯期間の割合が小さい場合を示している。なお、前記（ａ）および（ｂ）は共に階調特性のガンマ値が同一で、ディマー特性が変更される例を示している。

ここで、画素の点灯率が低い場合（換言すればＡＰＬが小さい場合）においては、図５（ａ）に示す点灯制御が実行され、画素の点灯率が高い場合（ＡＰＬが大きい場合）においては図５（ｂ）に示す点灯制御が実行されるように制御される。要するに画素の点灯率の程度に応じて、サブフレームごとの点灯期間の割合が図５（ａ）と（ｂ）の間で変化するように制御される。これにより、特に画素の点灯率が高い場合においては１フレーム期間内における画素の点灯期間の累計が低く抑えられ、各画素に供給される駆動電流値を抑制することができる。

図５（ｃ）および（ｄ）は、図５（ｂ）に示した点灯制御を実現させる場合の前記した書き込みパルスおよび消去パルスの発生タイミングを説明するものである。すなわち、図５に示す例においては、各サブフレームのスタートに同期して（ｃ）に示す書き込みパルスが発生し、これにより画素は点灯状態にされる。そして、そのサブフレームの経過途中において（ｄ）に示す消去パルスが発生し、これにより画素は非点灯状態にされる。

ここで、例えば階調“８”を実現しようとした場合には、１フレーム期間において、画素は図５（ａ）または（ｂ）に示す一連の点灯パターンが実行される。また例えば階調“５”を実現しようとした場合には、図５（ａ）または（ｂ）に示すＳｆ１〜Ｓｆ４の期間において点灯駆動動作が実行され、それ以降の各サブフレームの期間Ｓｆ５〜Ｓｆ７は全て消灯状態にされる。これにより、１フレーム期間における画素の点灯期間の累計にしたがった発光輝度を得ることができる。

図５（ｄ）に示す消去パルスは、次に説明する図６に示す構成によって生成することができる。図６における符号１５はサブフレームカウンタを、符号１６は論理演算ユニットを、さらに符号１４は図３に示した輝度設定テーブルを示している。すなわち、前記輝度設定テーブル１４が図３に示したように発光制御回路１１に対して外付けになされ、サブフレームカウンタ１５および論理演算ユニット１６は、発光制御回路１１に内蔵された構成にされている。

前記輝度設定テーブル１４には、前記した点灯率に対応して各サブフレームごとの点灯期間がパラメータとして格納されている。そして、サブフレームカウンタ１５より、点灯制御されるべきサブフレームナンバが論理演算ユニット１６に供給された場合、論理演算ユニット１６はテーブル１４をアクセスし、サブフレームナンバに対応して格納されている点灯時間のパラメータに基づいて、前記消去パルスの出力タイミング信号を生成するように動作する。

これは図５（ｄ）に示したように画素の点灯率にそれぞれ対応してサブフレームごとの消去パルスの出力タイミング信号として生成される。このタイミング信号は前記した消去ドライバ２３に供給され、消去ドライバ２３からは前記したとおり、各サブフレームごとに消去パルスを出力するように動作する。

図７は、図３〜図６に示した構成において実行される表示データの書き込みおよび読み出し動作の第１の実施の形態を説明するタイミング図である。この図７に示す表示データの書き込み動作は、１フレーム期間の例えば前半において完了するように動作する。すなわち、図７において符号Ｗｓは表示データの書き込み動作の実行開始タイミングを示しており、符号Ｗｅは表示データの書き込み動作の実行終了タイミングを示している。

これは、図３に示したＡ／Ｄ変換回路１２の動作およびフレームメモリ１３へのデータ書き込み動作を早めること、すなわち図１に示した動作例に対して、より高速の動作クロックを用いることで実現させることができる。

そして、前記１フレーム期間における表示データの最初の読み出し動作の実行開始は、図７に符号ａで示すタイミングにおいてなされ、その読み出し動作の実行終了は符号ａ′で示すタイミングとなる。このように読み出し動作の実行開始タイミングａは、前記書き込み動作の実行開始タイミングＷｓよりも後であり、かつ前記読み出し動作の実行終了タイミングａ′は、前記書き込み動作の実行終了タイミングＷｅ以後になされる。これに続いて、前記読み出し動作は、ｂ，ｂ′〜ｈ，ｈ′に示すように１フレーム期間内において複数回実行される。

すなわち、表示データの読み出し動作は前記サブフレームの数に応じた回数実行されるようになされる。そして、複数回にわたってフレームメモリ１３より読み出される表示データは、前記表示パネル３１において各サブフレームごとに表示すべく、図３に示した発光制御回路１１よりデータドライバ２２に対して表示データ信号を供給するように動作する。

図７に示した表示データの書き込みおよび読み出し動作によると、読み出し動作が書き込み動作を追い越さないように設定されており、したがって、すでに説明したティアリングの発生を防止することができる。

次に図８は、図３〜図６に示した構成において実行される表示データの書き込みおよび読み出し動作の第２の実施の形態を説明するタイミング図である。この図８に示す表示データの書き込み動作も、１フレーム期間の例えば前半において完了するようになされ、これは図７に示した例と同様である。

そして、図８に示す例においては、１フレーム期間における表示データの最初の読み出し動作の実行開始は、図８に符号ａで示すタイミングにおいてなされ、その読み出し動作の実行終了は符号ａ′で示すように、書き込み動作の実行終了タイミングＷｅと同一となるように設定されている。そして、表示データの読み出し動作は、ｂ，ｂ′〜ｉ，ｉ′に示すように１フレーム期間内において複数回実行される。

複数回にわたってフレームメモリ１３より読み出された表示データは、前記表示パネル３１において各サブフレームごとに表示すべく、図３に示した発光制御回路１１よりデータドライバ２２に対して表示データ信号を供給するように動作する。この点においては、図７に示したタイミング図の動作と同様となる。

図８に示した表示データの書き込みおよび読み出し動作においても、読み出し動作が書き込み動作を追い越さないように設定されており、したがって、すでに説明したティアリングの発生を防止することができる。

図９は、図３〜図６に示した構成において実行される表示データの書き込みとＡＰＬ算出動作との関係についての好ましい第１の例を説明するタイミング図である。この図９に示す表示データの書き込み動作（Ｗｓ，Ｗｅ）も、１フレーム期間の例えば前半において完了するようになされ、これはすでに説明した図７および図８に示した例と同様である。

そして、図９に示す例においては、１フレーム期間内でフレームメモリ１３に書き込まれた表示データの平均輝度レベルを算出するＡＰＬ算出動作が、少なくとも１回実行される。この場合、ＡＰＬ算出動作の実行開始タイミングは図９に符号Ａで示されており、その実行終了のタイミングは符号Ａ′で示されている。

そして、表示データの最初の読み出し動作は、図９に符号ａで示すタイミングにおいてなされ、その読み出し動作の実行終了は符号ａ′で示すタイミングとなる。これに続く表示データの読み出し動作は、ｂ，ｂ′〜ｈ，ｈ′に示すように１フレーム期間内において複数回実行され、前記したように読み出しデータに基づいて各サブフレームごとに表示動作がなされる。

図９に示されているように前記ＡＰＬ算出動作の実行開始タイミングＡは、データの書き込み動作の実行開始タイミングＷｓ以後で、かつデータの読み出し動作の実行開始タイミングａよりも前であり、前記ＡＰＬ算出動作の実行終了タイミングＡ′は、前記データ書き込み動作の実行終了タイミングＷｅ以後で、かつ前記読み出し動作の実行開始タイミングａ′以前となるように設定されている。なお、図９に示した例においては、ＡＰＬ算出動作の実行終了タイミングＡ′は、データ書き込み動作の実行終了タイミングＷｅと同一となるように設定されている。

そして、前記符号Ａ，Ａ′の期間において算出したＡＰＬ値は、１フレーム期間において前記したＰＬＥ制御のために用いられる。なお、前記ＡＰＬ値を利用したＰＬＥ制御については、図５および図６に基づいてすでに説明したとおりである。

図９に示したタイミングによってなされるＡＰＬ算出動作によると、１フレーム期間に対応するフレームメモリへの表示データの書き込み動作の後で、かつフレームメモリからの表示データの読み出し動作の前にＡＰＬ算出動作を実行するように動作するので、各フレームごとに、当該フレームに対応した表示データに基づいてＡＰＬを算出することができる。したがって、各フレームごとの表示データにしたがったＡＰＬ値を利用し、これを当該フレームの表示に際して正確にＰＬＥ制御に反映させることができる。

図１０は、図３〜図６に示した構成において実行される表示データの書き込みとＡＰＬ算出動作との関係についての好ましい第２の例を説明するタイミング図である。この図１０に示す表示データの書き込み動作（Ｗｓ，Ｗｅ）も、１フレーム期間の例えば前半において完了するようになされ、これはすでに説明した図９に示した例と同様である。

この図１０に示す例においては、表示データの書き込み動作（Ｗｓ，Ｗｅ）と同時に、ＡＰＬの算出動作（Ａ，Ａ′）を実行するようにしている。なお、表示データの読み出し動作は、図９に符号ａ，ａ′〜ｈ，ｈ′に示すように１フレーム期間内において複数回実行され、前記したように読み出しデータに基づいて各サブフレームごとに表示動作がなされる。

したがって、この図１０に示す例においても図９に示した例と同様に、各フレームごとの表示データにしたがったＡＰＬ値を算出することができ、これを当該フレームの表示に際して正確にＰＬＥ制御に反映させることができる。

従来のフレームメモリに対する表示データの書き込みおよび読み出し動作を説明するタイミング図である。 従来のＡＰＬ算出動作を説明するタイミング図である。 この発明を採用することができる駆動装置の実施の形態を示したブロック図である。 図３に示す表示パネルに配列された画素の構成例を示した回路構成図である。 図３に示す駆動装置におけるＰＬＥ動作を説明するタイミング図である。 図３に示す構成において利用される輝度設定の機能を説明するブロック図である。 この発明にかかる表示データの書き込みおよび読み出し動作の第１の例を説明するタイミング図である。 同じく第２の例を説明するタイミング図である。 この発明にかかるＡＰＬ算出動作の第１の例を説明するタイミング図である。 同じく第２の例を説明するタイミング図である。

符号の説明

１１ 発光制御回路
１２ Ａ／Ｄ変換回路
１３ 映像メモリ（フレームメモリ）
１４ 輝度設定テーブル
１５ サブフレームカウンタ
１６ 論理演算ユニット
２１ 走査ドライバ
２２ データドライバ
２３ 消去ドライバ
２４ 電源供給回路
３１ 表示パネル
３２ 表示画素
３３ 走査線
３４ データ線
３５ 消去信号線
３６ 電源供給線
Ａ 発光制御手段
Ｂ 映像表示手段
Ｃ１ 電荷保持用キャパシタ
Ｅ１ 有機ＥＬ素子
Ｔｒ１ データ書き込みトランジスタ
Ｔｒ２ 点灯駆動トランジスタ
Ｔｒ３ 消去トランジスタ

Claims (14)

1. １フレーム期間内で、フレームメモリに対して表示データを書き込む書き込み動作と、前記フレームメモリに書き込まれた前記表示データを読み出す読み出し動作とが実行される表示パネルの駆動装置であって、
   前記読み出し動作の実行開始タイミングは、前記書き込み動作の実行開始タイミングよりも後であり、
   かつ前記読み出し動作の実行終了タイミングは、前記書き込み動作の実行終了タイミング以後であり、
   前記読み出し動作は、１フレーム期間内で複数回実行されることを特徴とする表示パネルの駆動装置。
2. １フレーム期間に複数のサブフレームを有することを特徴とする請求項１に記載された表示パネルの駆動装置。
3. 前記読み出し動作は、前記サブフレームの数に応じた回数実行されることを特徴とする請求項２に記載された表示パネルの駆動装置。
4. １フレーム期間内で、フレームメモリに書き込まれた表示データの平均輝度レベルを算出するＡＰＬ算出動作が、少なくとも１回実行されることを特徴とする請求項１ないし請求項３のいずれか１項に記載された表示パネルの駆動装置。
5. 前記ＡＰＬ算出動作の実行開始タイミングは、前記書き込み動作の実行開始タイミング以後で、かつ前記読み出し動作の実行開始タイミングよりも前であり、
   前記ＡＰＬ算出動作の実行終了タイミングは、前記書き込み動作の実行終了タイミング以後で、かつ前記読み出し動作の実行開始タイミング以前であることを特徴とする請求項４に記載された表示パネルの駆動装置。
6. 前記ＡＰＬ算出動作は、前記書き込み動作と同時に実行されることを特徴とする請求項４に記載された表示パネルの駆動装置。
7. 前記読み出し動作に同期したタイミングで、表示パネルに画像を表示する表示動作が実行されることを特徴とする請求項１ないし請求項６のいずれか１項に記載された表示パネルの駆動装置。
8. １フレーム期間内で、フレームメモリに対して表示データを書き込む書き込み動作と、前記フレームメモリに書き込まれた前記表示データを読み出す読み出し動作とが実行される表示パネルの駆動方法であって、
   前記読み出し動作の実行開始タイミングは、前記書き込み動作の実行開始タイミングよりも後であり、
   かつ前記読み出し動作の実行終了タイミングは、前記書き込み動作の実行終了タイミング以後であり、
   前記読み出し動作は、１フレーム期間内で複数回実行されることを特徴とする表示パネルの駆動方法。
9. １フレーム期間に複数のサブフレームを有することを特徴とする請求項８に記載された表示パネルの駆動方法。
10. 前記読み出し動作は、前記サブフレームの数に応じた回数実行されることを特徴とする請求項９に記載された表示パネルの駆動方法。
11. １フレーム期間内で、フレームメモリに書き込まれた表示データの平均輝度レベルを算出するＡＰＬ算出動作が、少なくとも１回実行されることを特徴とする請求項８ないし請求項１０のいずれか１項に記載された表示パネルの駆動方法。
12. 前記ＡＰＬ算出動作の実行開始タイミングは、前記書き込み動作の実行開始タイミング以後で、かつ前記読み出し動作の実行開始タイミングよりも前であり、
    前記ＡＰＬ算出動作の実行終了タイミングは、前記書き込み動作の実行終了タイミング以後で、かつ前記読み出し動作の実行開始タイミング以前であることを特徴とする請求項１１に記載された表示パネルの駆動方法。
13. 前記ＡＰＬ算出動作は、前記書き込み動作と同時に実行されることを特徴とする請求項１１に記載された表示パネルの駆動方法。
14. 前記読み出し動作に同期したタイミングで、表示パネルに画像を表示する表示動作が実行されることを特徴とする請求項８ないし請求項１３のいずれか１項に記載された表示パネルの駆動方法。

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