JP2007234993A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】エピタキシャル成長層からなるエクステンション部を有し、かつ、ゲート長の短い半導体装置の製造方法を提供する。
【解決手段】本実施形態に係る半導体装置の製造方法は、半導体基板１上に、第１ゲート２２を形成する工程と、少なくとも第１ゲート２２の表面を窒化処理して、第１ゲートを保護する窒化膜２４を形成する工程と、窒化処理において半導体基板１上に形成された窒化膜２４を選択的に除去する工程と、第１ゲート２２の両側における半導体基板１上に、エピタキシャル成長層を形成する工程とを有する。
【選択図】図５
【解決手段】本実施形態に係る半導体装置の製造方法は、半導体基板１上に、第１ゲート２２を形成する工程と、少なくとも第１ゲート２２の表面を窒化処理して、第１ゲートを保護する窒化膜２４を形成する工程と、窒化処理において半導体基板１上に形成された窒化膜２４を選択的に除去する工程と、第１ゲート２２の両側における半導体基板１上に、エピタキシャル成長層を形成する工程とを有する。
【選択図】図５
Description
本発明は、半導体装置の製造方法に関し、特に、エレベーテッドソース／ドレインエクステンション構造を有する半導体装置の製造方法に関する。
トランジスタの高集積化、高速化は、スケーリング則に基づき、トランジスタの微細化によって実現してきている。トランジスタの微細化に伴い問題となっているショートチャネル効果を抑制するために、ソース／ドレイン、ソース／ドレインエクステンション（以下、単にエクステンション部と称する）を、浅く形成する必要が生じている。そのため、不純物をドーピングした選択エピタキシャル法（In situ doped Epi）を用いたエレベーテッドソース／ドレインおよびエレベーテッドソース／ドレインエクステンション構造が注目されている(例えば、特許文献１，２参照)。
特開２００２−２３１９４２号公報
特開２００４−１２８３１４号公報
エクステンション部を選択エピタキシャル成長法で形成する際、ポリシリコンダミーゲート側壁を起点としたエピタキシャル成長を防ぐためにゲート側壁に窒化膜からなる保護膜を形成する。この窒化膜は現在ＣＶＤ膜で形成しているが、エピタキシャル成長の選択性確保のために６ｎｍの厚さが必要である。６ｎｍの厚さが必要である理由は、ＣＶＤプロセスでは成膜初期の数ｎｍは不安定な膜となるため、膜が薄いと選択性確保が困難となるからである。この結果、ゲート長がもとのゲート長よりも１２ｎｍ長くなるため微細化に対して限界がある。
本発明は上記の事情に鑑みてなされたものであり、その目的は、エピタキシャル成長層からなるエクステンション部を有し、かつ、ゲート長の短い半導体装置の製造方法を提供することにある。
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上に、第１ゲートを形成する工程と、少なくとも前記第１ゲートの表面を窒化処理して、前記第１ゲートを保護する窒化膜を形成する工程と、前記窒化処理において前記半導体基板上に形成された前記窒化膜を選択的に除去する工程と、前記第１ゲートの両側における前記半導体基板上に、エピタキシャル成長層を形成する工程とを有する。
上記の本発明では、第１ゲートを起点とするエピタキシャル成長を防止するため、窒化処理により第１ゲートを保護する窒化膜を形成する。窒化処理では、第１ゲートの表面の材料を消費して窒化膜が形成される。このため、第１ゲートをゲート電極として用いる場合には、最終的なゲート長は、もとの第１ゲートのゲート長よりも短くなる。あるいは、第１ゲートをダミーゲートとして用いて、後に第２ゲートを形成する場合には、第１ゲートのゲート長に対する第２ゲートのゲート長の増加が抑制される。
本発明によれば、エピタキシャル成長層からなるエクステンション部を有し、かつ、ゲート長の短い半導体装置を製造することができる。
以下に、本発明の半導体装置の実施の形態について、図面を参照して説明する。本実施形態では、ｎ型のＭＩＳトランジスタを例として図面を参照して述べる。なお、ｐ型のＭＩＳトランジスタについては、適宜導電型を逆にすることによって、以下の記述が同様に適用される。
図１は、本実施形態に係る半導体装置の断面図である。
例えばシリコン基板からなる半導体基板１には、活性領域を区画する例えばＳＴＩ（Shallow Trench Isolation）からなる素子分離絶縁膜２が形成されている。なお、半導体基板１の材料は、Ｓｉ以外に、ＳｉＧｅ、ＳｉＣを用いても良い。素子分離絶縁膜２が形成されていない活性領域に、チャネルの反転層が形成されるｐ型ウェル３が形成されている。
半導体基板１上には、エクステンション部となる２つの第１エピタキシャル成長層６が所定間隔だけ離れて形成されている。第１エピタキシャル成長層６は、ｎ型不純物を含有するＳｉ層である。半導体基板１としてＳｉＧｅあるいはＳｉＣを用いた場合には、第１エピタキシャル成長層６は、ｎ型不純物を含有するＳｉＧｅ層あるいはＳｉＣ層からなる。
各第１エピタキシャル成長層６は、その対向側に傾斜端面を有している。第１エピタキシャル成長層６の傾斜端面の角度や曲率は、トランジスタの性能に影響する。このため、第１エピタキシャル成長層６の傾斜端面の角度や曲率は、短チャネル効果を抑制しつつ、駆動電流が最も大きくなるように最適化する。ただし、第１エピタキシャル成長層６は傾斜端面を有していなくても良い。
２つの第１エピタキシャル成長層６の間における半導体基板１上には、ゲート絶縁膜４を介してゲート電極５が形成されている。本例では、ゲート電極（第２ゲート）５は、第１エピタキシャル成長層６の傾斜端面にオーバーラップして形成されている。第１エピタキシャル成長層６の傾斜端面に対してゲート電極５がオーバーラップしていることで、トランジスタを駆動させる際に、第１エピタキシャル成長層６により構成されるエクステンション部に蓄積層ができ、チャネルへのキャリアの注入量が大幅に増加する。ただし、ゲート電極５が第１エピタキシャル成長層６にオーバーラップしていない構造であってもよい。
ゲート絶縁膜４は、例えば、酸化シリコン膜、あるいは酸化シリコン膜よりも誘電率の高いＨｆＯ２膜やＨｆＳｉＯＮ膜などの高誘電率膜からなる。ゲート電極５は、ポリシリコンあるいは金属材料からなる。金属材料として、例えば、Ｔｉ，Ｖ，Ｃｒ，Ｚｒ，Ｎｂ，Ｍｏ，Ｈｆ，ＴａあるいはＷが使用される。ｐＭＯＳの場合には、金属材料として、Ｆｅ，Ｃｏ，Ｎｉ，Ｃｕ，Ｒｕ，Ｒｈ，Ｐｄ，Ａｇ，Ｏｓ，Ｉｒ，ＰｔあるいはＡｕが使用される。
ゲート電極５の側面が、第１エピタキシャル成長層６上に形成されたサイドウォール絶縁膜７により覆われている。サイドウォール絶縁膜７は、例えば、窒化シリコン膜７ａと、酸化シリコン膜７ｂにより形成されている。
サイドウォール絶縁膜７に覆われていない第１エピタキシャル成長層６上には、ソースあるいはドレインとなる第２エピタキシャル成長層８が形成されている。第２エピタキシャル成長層８は、ｎ型不純物を含有するＳｉ層である。半導体基板１としてＳｉＧｅあるいはＳｉＣを用いた場合には、第２エピタキシャル成長層８は、ｎ型不純物を含有するＳｉＧｅ層あるいはＳｉＣ層からなる。ただし、第２エピタキシャル成長層８を形成せずに、半導体基板１に不純物をイオン注入することによりソース・ドレイン部を形成してもよい。サイドウォール絶縁膜７は、ゲート電極５と第２エピタキシャル成長層８との距離を確保するために設けられている。
第２エピタキシャル成長層８の表面には、シリサイド層１０が形成されている。シリサイド層１０は、コンタクト抵抗を低減するために設けられる。シリサイド層１０は、例えばコバルトシリサイドや、ニッケルシリサイドからなる。
上記のＭＩＳトランジスタを被覆して全面に層間絶縁膜１２が形成されている。図示はしないが、層間絶縁膜１２には、シリサイド層１０に接続するコンタクトが埋め込まれ、層間絶縁膜１２上には当該コンタクトに接続する配線が形成されている。
上記の本実施形態に係る半導体装置は、半導体基板１上に形成された第１エピタキシャル成長層６により主としてエクステンション部が構成される、いわゆるエレベーテッドソース／ドレインエクステンション構造を採用する。
これにより、第１エピタキシャル成長層６中の不純物が基板内（ｐ型ウェル３内）に拡散した場合においても、基板面に対するエクステンション部の実効的な接合深さを浅くすることができる。
この結果、エクステンション部の厚さを確保した状態で、半導体基板面からのエクステンション部の接合深さを浅くすることができることから、短チャネル効果を抑制することができる。
また、第１エピタキシャル成長層６の傾斜端面に対するゲート電極５のオーバーラップ幅や、第１エピタキシャル成長層６の傾斜端面の曲率および角度を制御することにより、駆動電流を向上させることができる。
次に、上記の半導体装置の製造方法について、図２〜図１１を参照して説明する。
まず、図２（ａ）に示すように、例えばＳＴＩ技術を用いて、半導体基板１に素子間分離のための素子分離絶縁膜２を形成する。
次に、図２（ｂ）に示すように、半導体基板１にボロンなどのｐ型不純物をイオン注入し、さらに必要に応じて閾値電圧調整を行うためのイオン注入を行った後、活性化アニールを行うことにより、ｐ型ウェル３を形成する。
次に、図３（ａ）に示すように、半導体基板１上に、例えば熱酸化法により１０ｎｍ程度の膜厚の酸化シリコン膜２１ａを形成する。酸化シリコン膜２１ａは、後のゲート加工のエッチングストッパとなり、本発明のエッチングストッパ膜の一例である。続いて、酸化シリコン膜２１ａ上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、１５０ｎｍ程度の膜厚のポリシリコン層２２ａを形成する。後述するポリシリコン層２２ａの加工時の型崩れを防止するために、必要に応じてアニール処理を行う。なお、ポリシリコン層２２ａに代えて、アモルファスシリコン層や、不純物を導入したアモルファスシリコン層を形成してもよい。
次に、図３（ｂ）に示すように、ポリシリコン層２２ａ上に例えばＣＶＤ法により窒化シリコン膜を堆積させ、リソグラフィ技術およびエッチング技術により窒化シリコン膜を加工して、ゲート電極に対応したパターンのハードマスク２３を形成する。ハードマスク２３の厚さは、例えば５０ｎｍである。
次に、図４（ａ）に示すように、ハードマスク２３をエッチングマスクとして、ポリシリコン層２２ａをドライエッチングすることにより、ダミーゲート２２を形成する。その際、エッチングストッパとなる酸化シリコン膜２１ａを５ｎｍ程度残す。ダミーゲート２２は、本発明の第１ゲートの一例である。
次に、図４（ｂ）に示すように、窒化処理を行う。窒化処理としては、例えば、プラズマドーピング、プラズマ窒化、チルトインプラなどを用いる。Ｎ２／Ｈｅガス系によるプラズマドーピングもしくはプラズマ窒化処理を用いた場合には、等方的に窒化膜２４が形成される。プラズマドーピングを用いる場合の条件は、例えば、ＲＦパワー：１００Ｗ〜４００Ｗ、プロセス圧力：０．０１３〜１３．３Ｐａ（０．１〜１００ｍＴｏｒｒ）、プロセスガス：Ｎ２／Ｈｅ混合ガス、基板温度：室温〜５００℃とする。なお、超高真空における超低エネルギーイオン注入で５０ｅＶ以下のチルトインプラが可能であればインプラによってゲート側壁に窒素を導入しても良い。
例えば、３ｎｍの膜厚の窒化膜２４を形成するとする。この場合、Ｓｉ３Ｎ４の組成から、シリコンの消費は１．２８ｎｍであり、ゲート側壁増加分は３−１．２８＝１．７２ｎｍとなる。両側をあわせたゲート長増加は３．４４ｎｍであり４ｎｍ以下とすることができる。なお、窒化膜２４の組成は、ダミーゲート２２の側壁ではＳｉＮであるが、酸化シリコン膜２１ａの表面においてはＳｉＯＮに近い組成となる。
導入した窒素とダミーゲート２２のポリシリコンを反応させ、安定したＳｉ３Ｎ４膜を形成するためアニールを行う。このアニール処理は、Ｓｉ３Ｎ４膜の安定化および窒素の拡散を抑制するために、極短時間であることが望まれる。このため、レーザーアニールもしくはフラッシュランプアニールなどの高温短時間アニールを用いる。レーザーアニール条件は、例えば、レーザー波長：３０８ｎｍ〜１０６４ｎｍ、照射エネルギー：０．５〜１．５Ｊ／ｃｍ２、基板温度：室温〜４００℃である。
上記の窒化処理において、半導体基板１上にも窒化膜２４が形成される。後のエピタキシャル成長のためには、半導体基板１の清浄面を露出させる必要があるため、半導体基板１上の窒化膜２４を除去する必要がある。このため、図５（ａ）に示すように、半導体基板１上に形成された窒化膜２４を除去する。窒化膜２４を異方性エッチングしても、窒化膜２４を異方性酸化処理してもよい。窒化膜２４を酸化した場合には、後にダミーゲート絶縁膜２１と一緒に除去される。
例えば、窒化膜２４の除去において、原料ガスとしてＯ２を用いた異方性のＲＩＥ（Reactive Ion Etching）により、半導体基板１上の窒化膜（ＳｉＯＮ）を酸化する。これにより、半導体基板１上には酸化シリコン膜２１ａのみが残る。ＲＩＥ条件は、例えば、ＲＦパワー：１００Ｗ〜４００Ｗ、プロセス圧力：０．０１３〜１３．３Ｐａ（０．１〜１００ｍＴｏｒｒ）、Ｏ２流量：８０ｓｃｃｍ、基板温度：室温である。
あるいは、原料ガスとしてＡｒを用いた異方性のＲＩＥにより、Ｓｉ−Ｎの結合を切った後、高温アッシングによって酸化を促進しても良い。高温アッシングは、例えば、ＲＦパワー：１００Ｗ〜１０００Ｗ、プロセス圧力：１３．３〜１３３３Ｐａ（０．１〜１０Ｔｏｒｒ）、Ｏ２流量：２００ｓｃｃｍ、基板温度：２５０℃である。
次に、図５（ｂ）に示すように、希フッ酸を用いて酸化シリコン膜２１ａを除去する。これにより、酸化シリコン膜２１ａはゲートパターンのダミーゲート絶縁膜２１となり、半導体基板１の清浄面が露出する。
次に、図６（ａ）に示すように、半導体基板１上に、エピタキシャル成長法により、不純物が混入したシリコン含有層（Ｓｉ，ＳｉＧｅ，ＳｉＣ）からなる第１エピタキシャル成長層６を形成する。ｎＭＯＳの場合には砒素などのｎ型不純物をドープし、ｐＭＯＳの場合にはボロンなどのｐ型不純物をドープする。エクステンション部となる第１エピタキシャル成長層６の厚さは、例えば４０〜５０ｎｍである。このときの不純物濃度は、例えば１×１０１８〜１×１０２０／ｃｍ３である。
このエピタキシャル成長は、８００℃以下の低温プロセスで行われるため、成長中に導入された不純物は半導体基板１（ｐ型ウェル３）内にほとんど拡散しないことから、第１エピタキシャル成長層６とｐ型ウェル３との間に急峻な濃度勾配をもつｐｎ接合を形成することができる。さらに、不純物は活性化しているために、その後の工程で活性化のための熱処理を行う必要がないことから、半導体基板１への不純物拡散をさらに抑制することができる。これにより、低抵抗の第１エピタキシャル成長層６を形成しつつ、トランジスタの短チャネル効果を抑制することができる。ただし、ノンドープの第１エピタキシャル成長層６を形成した後に、不純物をイオン注入してもよい。
エピタキシャル成長における成長条件に応じて、ダミーゲート構造体２０側における第１エピタキシャル成長層６には傾斜端面が形成される。この傾斜端面が基板面とのなす角度（ファセット）が、２０〜７０°の範囲で一定の値をもつ。この角度が小さすぎる場合は、第１エピタキシャル成長層６の寄生抵抗が増大してしまう。また、角度が大きすぎる場合にはゲート電極と第１エピタキシャル成長層６との間の寄生容量が大きくなり、あるいは、後述するようにゲート電極と傾斜端面とをオーバーラップさせるときの余裕が小さくなる。このため、この角度は、上記範囲内に制御することが好ましい。
次に、図６（ｂ）に示すように、加熱した燐酸などを用いて、ダミーゲート２２の側壁の窒化膜２４を除去する。
次に、図７（ａ）に示すように、ダミーゲート２２を被覆するように半導体基板１上に、例えばＣＶＤ法により酸化シリコン膜を堆積した後に、異方性のドライエッチング（エッチバック）を行うことにより、ダミーゲート２２の側壁に側壁スペーサ２５を形成する。側壁スペーサ２５は後に除去されるため、後に形成するサイドウォール絶縁膜７の窒化シリコン膜７ａに比べてエッチング選択比が高い酸化シリコン膜などの材料を用いる。側壁スペーサ２５の膜厚は、後のゲート電極が第１エピタキシャル成長層６の傾斜端面に重なる幅を規定するものであることから、窒化膜２４よりも厚くする。例えば、側壁スペーサ２５の膜厚は、４〜６ｎｍの範囲で設定される。
次に、図７（ｂ）に示すように、ダミーゲート２２を被覆するように第１エピタキシャル成長層６上に、窒化シリコン膜７ａおよび酸化シリコン膜７ｂを堆積した後、異常性ドライエッチング（エッチバック）を行うことにより、ダミーゲート２２の両側面に側壁スペーサ２５を介して、サイドウォール絶縁膜７を形成する。窒化シリコン膜７ａは例えば２０ｎｍの膜厚で堆積させ、酸化シリコン膜７ｂは例えば５０ｎｍの膜厚で堆積させる。窒化シリコン膜７ａは、後の側壁スペーサ２５のエッチングの際のエッチングストッパとして機能する。
次に、図８（ａ）に示すように、エピタキシャル成長法により、第１エピタキシャル成長層６上に選択的に、不純物が混入したシリコン含有層（Ｓｉ，ＳｉＧｅ，ＳｉＣ）からなる第２エピタキシャル成長層８を形成する。ｎＭＯＳの場合には砒素、リンなどのｎ型不純物をドープし、ｐＭＯＳの場合にはボロンなどのｐ型不純物をドープする。ソースあるいはドレインとなる第２エピタキシャル成長層８の厚さは、例えば２０〜４０ｎｍである。
第２エピタキシャル成長層８の形成では、不純物を含有しないシリコン含有層をエピタキシャル成長させた後に、当該シリコン含有層に不純物をイオン注入してもよい。あるいは、第１エピタキシャル成長層６と同様に、シリコン含有層のエピタキシャル成長時に不純物を導入してもよい。さらに、第２エピタキシャル成長層８を形成せずに、イオン注入により半導体基板１内にソース／ドレインを形成してもよい。
次に、図８（ｂ）に示すように、第２エピタキシャル成長層８の表面に、シリサイド層１０を形成する。シリサイド層１０は、ソースあるいはドレインとなる第２エピタキシャル成長層８の抵抗を下げるために形成され、例えばコバルトシリサイド（ＣｏＳｉ２）あるいはニッケルシリサイド（ＮｉＳｉ２）である。このシリサイド層１０の形成は、コバルトまたはニッケルからなる金属膜を形成した後に熱処理して、金属膜と接触する部分の第２エピタキシャル成長層８をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。
次に、図９（ａ）に示すように、シリサイド層１０およびダミーゲート２２上に、例えばプラズマＣＶＤ法により酸化シリコン膜を堆積して、層間絶縁膜１２を形成する。
次に、図９（ｂ）に示すように、ハードマスク２３が露出するまで層間絶縁膜１２をエッチバックする。このとき、酸化シリコンからなる側壁スペーサ２５の上部も若干エッチングされる。
次に、図１０（ａ）に示すように、エッチングされ難い窒化シリコンからなるハードマスク２３およびサイドウォール絶縁膜７の上部をＣＭＰ法により除去する。ＣＭＰ後には、ダミーゲート２２が露出する。
次に、図１０（ｂ）に示すように、露出したダミーゲート２２をエッチングにより除去し、ゲート開口部２６を形成する。より詳細には、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液などのアルカリ溶液によるウェットエッチング、あるいは、ドライエッチングによってポリシリコンからなるダミーゲート２２を除去する。
次に、図１１（ａ）に示すように、例えば、フッ酸を含む溶液などを用いたウェットエッチングにより、ゲート開口部２６内の側壁スペーサ２５およびダミーゲート絶縁膜２１を除去する。これにより、ゲート開口部２６の底面にｐ型ウェル３の表面が露出する。また、ゲート開口部２６の底部に、第１エピタキシャル成長層６の傾斜端面が露出する。このとき、サイドウォール絶縁膜７を構成する窒化シリコン膜７ａがエッチングストッパとして機能し、傾斜端面の露出幅が一定に制御される。
次に、図１１（ｂ）に示すように、ゲート開口部２６の内壁を被覆するように層間絶縁膜１２上に、ゲート絶縁膜４を形成する。続いて、ゲート開口部２６内を埋め込むように、ゲート絶縁膜４上にゲート電極層５ａを形成する。ゲート絶縁膜４の形成では、ＡＬＤ（Atomic Layer Deposition）法によりＨｆＯ２膜やＨｆＳｉＯＮ膜などの高誘電率膜を形成する。ゲート絶縁膜４の形成において熱酸化を使用しないことにより、第１エピタキシャル成長層６中の不純物の熱拡散を防止することができる。ゲート電極層５ａとして、Ｔｉ，Ｖ，Ｃｒ，Ｚｒ，Ｎｂ，Ｍｏ，Ｈｆ，ＴａあるいはＷを含む金属層を形成する。また、ｐＭＯＳの場合には、ゲート電極層５ａとして、Ｆｅ，Ｃｏ，Ｎｉ，Ｃｕ，Ｒｕ，Ｒｈ，Ｐｄ，Ａｇ，Ｏｓ，Ｉｒ，ＰｔあるいはＡｕを含む金属層を形成する。
次に、例えばＣＭＰ法により層間絶縁膜１２上の余分なゲート電極層５ａおよびゲート絶縁膜４を除去する。これにより、ゲート開口部２６内にゲート絶縁膜４を介してゲート電極５が形成される（図１参照）。ゲート電極５は、本発明の第２ゲートの一例である。
以降の工程としては、層間絶縁膜１２を積み増した後に、ゲート電極５およびシリサイド層１０に接続するコンタクトを形成し、上層配線の形成を行うことにより、半導体装置が完成する。
次に、上記の本実施形態に係る半導体装置の製造方法の効果について説明する。
本実施形態では、ダミーゲート２２の側壁を起点としたエピタキシャル成長を抑制するため、ダミーゲート２２の側壁保護膜として、ＣＶＤ法ではなく、窒化処理により窒化膜２４を形成する。ダミーゲート２２のダミーゲート長をＬ０とし（図４（ａ）参照）、窒化膜形成後のダミーゲート長をＬ１とする（図４（ｂ）参照）。最終的なゲート長Ｌｇ（図１参照）は、ダミーゲート長Ｌ１よりも長くなるため、このダミーゲートＬ１を短くすることが微細化に適している。
ここで、仮にＣＶＤ法により窒化膜２４を形成する場合には、安定性を考慮すると、６ｎｍ以上の膜厚の窒化膜２４を形成する必要があり、この場合、ダミーゲート長Ｌ１は、ダミーゲート長Ｌ０よりも最低１２ｎｍ長くなる。このため、微細化に対して限界がある。
これに対して、窒化処理により窒化膜２４を形成した場合には、安定性を考慮しても、３ｎｍ以上の膜厚の窒化膜２４を形成すれば足りる。また、ダミーゲート長Ｌ０に対するダミーゲート長Ｌ１の増加分は、上述したように、４ｎｍ以下となる。このため、ゲート長Ｌｇの微細化に適している。
なお、上記の例では、ダミーゲート２２を一旦除去して、オーバーラップしたゲート電極５を形成する例について説明したが、ダミーゲート２２をそのままゲート電極として用いても良い。この場合には、窒化処理によりダミーゲート２２の側壁保護膜として窒化膜２４を形成することにより、最終的なゲート長（図６（ｂ）のゲート長Ｌ２に相当）が、リソグラフィの解像限界で定まるゲート長Ｌ０よりも短くなるという利点がある。
また、ダミーゲート２２の側壁保護膜として窒化膜２４を形成する場合には、窒化処理の等方性から半導体基板１上にも窒化膜２４が形成される（図４（ｂ）参照）。半導体基板１の表面が窒化されると、半導体基板１の表面に窒素導入に起因するダメージが入る。その結果、エピタキシャル層の結晶性が悪くなり、トランジスタ特性を悪化する。
これを防止するため、本実施形態では、ダミーゲート２２の加工時に酸化シリコン膜２１ａを半導体基板１上に残すことにより、窒化処理において、半導体基板１の表面を保護している。半導体基板１上の酸化シリコン膜２１ａを除去すると、半導体基板１の清浄面が現れることから、結晶性の良い第１エピタキシャル成長層６を形成することができる。従って、トランジスタ特性が向上した半導体装置を製造することができる。
窒化膜２４の保護膜としての特性を確保するためには、窒化処理において導入したＮとＳｉとを結合させて安定した窒化膜を形成する必要がある。また、半導体基板１の窒化を防止するため、Ｎの拡散を防止する必要がある。本実施形態では、高温短時間アニールを施すことにより、これらの要求を満たすことができる。
本発明は、上記の実施形態の説明に限定されない。例えば、ダミーゲート２２をゲート電極として用いてもよい。また、第１エピタキシャル成長層６は傾斜面をもたなくてもよい。また、第２エピタキシャル成長層８によりソース／ドレインを形成せずに、基板にイオン注入することによりソース／ドレインを形成してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
１…半導体基板、２…素子分離絶縁膜、３…ｐ型ウェル、４…ゲート絶縁膜、５…ゲート電極、６…第１エピタキシャル成長層、７…サイドウォール絶縁膜、７ａ…窒化シリコン膜、７ｂ…酸化シリコン膜、８…第２エピタキシャル成長層、１０…シリサイド層、１２…層間絶縁膜、２１…ダミーゲート絶縁膜、２１ａ…酸化シリコン膜、２２…ダミーゲート、２２ａ…ポリシリコン層、２３…ハードマスク、２４…窒化膜、２５…側壁スペーサ、２６…ゲート開口部
Claims (4)
- 半導体基板上に、第１ゲートを形成する工程と、
少なくとも前記第１ゲートの表面を窒化処理して、前記第１ゲートを保護する窒化膜を形成する工程と、
前記窒化処理において前記半導体基板上に形成された前記窒化膜を選択的に除去する工程と、
前記第１ゲートの両側における前記半導体基板上に、エピタキシャル成長層を形成する工程と
を有する半導体装置の製造方法。 - 前記第１ゲートを形成する工程の前に、前記半導体基板上にエッチングストッパ膜を形成する工程をさらに有し、
前記窒化膜を選択的に除去する工程の後、前記エピタキシャル成長層を形成する工程の前に、前記エッチングストッパ膜を除去して、前記半導体基板を露出させる工程をさらに有する
請求項１記載の半導体装置の製造方法。 - 前記エッチングストッパ膜として、酸化シリコン膜を形成する
請求項２記載の半導体装置の製造方法。 - 前記エピタキシャル成長層を形成する工程の後に、
前記第１ゲートおよび前記窒化膜を除去する工程と、
前記エピタキシャル成長層の端部にオーバーラップする第２ゲートを前記半導体基板上に形成する工程と
を有する請求項１記載の半導体装置の製造方法。
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