JP2007220218A - 半導体記憶装置およびその制御方法 - Google Patents

Abstract

【課題】待機電流を小さく抑えた半導体記憶装置を提供する。
【解決手段】ＲＯＭ装置１は、ビットラインＢＬ０，ＢＬ１に接続される端子Ｂとソース端子Ｓとの間のインピーダンスに応じて、データが読み出されるメモリセルＭ００〜Ｍ１ｎと、ソース端子Ｓに接続されるソース電源ラインＳＬ０，ＳＬ１と、を備えている。このＲＯＭ装置１では、読み出しの際、選択されるメモリセルＭ００〜Ｍ１ｎの端子間にバイアス電圧が印加される。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特にＲＯＭ（Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）やＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）などの読み出しを主体とする半導体記憶装置に関する。

図８は、従来技術のＲＯＭ装置１００の構成を示す回路図である。ＲＯＭ装置１００は、マスク製造時に予めデータがプログラムされるマスクＲＯＭであり、メモリセルＭ００〜Ｍ０ｎ,Ｍ１０〜Ｍ１ｎと、メモリセルＭ００〜Ｍ０ｎに接続されるビットラインＢＬ０およびメモリセルＭ１０〜Ｍ１ｎに接続されるビットラインＢＬ１と、各メモリセルのロウ選択トランジスタを行方向（図８中水平方向）に接続するワードラインＷＬ０〜ＷＬｎと、を備えている。このうちメモリセルＭ００は、ソースがビットラインＢＬ０に接続されるロウ選択トランジスタＴＲ００と、一端がロウ選択トランジスタＴＲ００のドレインに接続されるデータスイッチＳＷ００を含んでいる。データスイッチＳＷ００は、製造時のマスクパターンに応じて、他端が開放されるか、もしくはＶＳＳに接続されるように構成される。

ビットラインＢＬ０には、プリチャージスイッチＳＷＰ０と、カラム選択スイッチＳＷＣ０とが接続される。なお、ビットラインＢＬ１など他のビットラインについてもビットラインＢＬ０と同様である。さらに、カラム選択スイッチＳＷＣ０の他端は、他のビットラインに接続されるカラム選択スイッチの他端と共に、センスアンプＡＭＰの入力に接続される。

また、カラム選択スイッチは、対応するカラム選択信号により導通制御される。例えば、カラム選択スイッチＳＷＣ０は、カラム選択信号ＣＬ０がローレベルに遷移すると導通に制御される。また、対応するカラム選択信号は、ビットラインごとに、排他に制御されている。これにより、特定のカラム選択信号を活性化すると、対応するビットラインのレベルがセンスアンプＡＭＰの入力に伝達することになる。

次いで、ＲＯＭ装置１００の読み出し動作について説明する。
読み出し待機の際には、ワードラインＷＬ０〜ＷＬｎをローレベルに保った状態で、プリチャージ制御信号ＢＬＲをローレベルにされる。これにより、プリチャージスイッチＳＷＰ０〜ＳＷＰｍが導通されて、ビットラインＢＬ０〜ＢＬｍの寄生容量がハイレベルに充電される（この動作をビットラインのプリチャージとも言う）。

その後、データを読み出すメモリセルに対応するワードラインをハイレベルに、対応するカラム選択信号をローレベルに変化させることで読み出しを行なうことができる。
例えば、メモリセルＭ００のデータを読み出す場合には、ワードラインＷＬ０をハイレベルに、カラム選択信号ＣＬ０をローレベルに変化させることで、ロウ選択トランジスタＴＲ００およびカラム選択スイッチＳＷＣ０が導通し、センスアンプＡＭＰの入力にはローレベルが出力されることとなる。

なおこのようなＲＯＭ装置に関連するものとして、特許文献１および特許文献２に開示される技術が挙げられる。
特開平９−７３８２ 特開２００４−１５８１１１

ところで、ＲＯＭ装置をシステムＬＳＩに搭載する場合には、ＲＯＭ装置には初期プログラムや初期データなどが格納されて、一度読み出しが完了すれば、その後はほとんどアクセスされることなく待機状態が続くこととなる。このような場合には、ＲＯＭ装置の消費電流について、読み出しにかかる動作電流に比して、待機時の電流である待機電流が大きな割合を占めることとなる。

しかしながら、上述のＲＯＭ装置１００では、読み出し待機の際、ビットラインにプリチャージレベルが印加されるため、ローレベルがプログラムされたメモリセルではＳ−Ｄ間リークによるリーク電流が発生することになる。特に近年の低電源電圧化された半導体装置では、Ｓ−Ｄ間リークが大きくなる傾向にあり、このリーク電流による待機電流がより大きくなり問題となる。

本発明は前記背景技術の課題に鑑みてなされたものであって、待機電流を小さく抑えた半導体記憶装置を提供することを目的とする。

その解決手段は、ビットラインに接続される端子とソース端子との間のインピーダンスに応じて、データが読み出されるメモリセルと、前記メモリセルの前記ソース端子に接続されるソース電源ラインと、を備え、読み出しの際、選択される前記メモリセルの端子間にバイアス電圧が印加される、ことを特徴とする半導体記憶装置である。

また、別の解決手段は、ビットラインに接続される端子とソース端子との間のインピーダンスに応じて、データが読み出されるメモリセルを有する半導体記憶装置の制御方法であって、読み出しの際、前記メモリセルの端子間にバイアス電圧を印加するステップと、読み出し待機の際、前記メモリセルの端子間にバイアス電圧を印加しないステップと、を備えることを特徴とする半導体記憶装置の制御方法である。

本発明では、読み出し待機の際、メモリセルのビットライン端子には第１電位が印加されるが、ソース端子には第２電位が印加されない。従って、Ｓ−Ｄ間リークの発生しやすいメモリセルを用いたとしても、読み出し待機の際には、リーク電流が発生しないため、待機電流を小さく抑制することができる。

第１電位および第２電位は、相補なレベルの電位であり、例えば、具体的には、電源電位および接地電位が挙げられる。第２電位を接地電位とするとき、第１電位を電源電位からＮＭＯＳトランジスタの閾値電圧分低下させた電位としてもよい。この場合には電圧レベルの振幅が抑制されるため、読み出しを高速にすることができ好ましい。

メモリセルは、ビットライン端子およびソース端子間のインピーダンスに応じて、データ読み出し動作ができるものであればよく、例えば、具体的には、マスクＲＯＭやＥＰＲＯＭが挙げられる。

本発明を適用することにより、待機電流を小さく抑えた半導体記憶装置を提供することができる。

以下、本発明の実施にかかる半導体記憶装置について具体化した実施形態を図１〜図７を参照しつつ詳細に説明する。

図１は、第１実施形態のＲＯＭ装置１を示す回路ブロック図である。ＲＯＭ装置１は、従来技術のＲＯＭ装置１００と同様のマスクＲＯＭである。ＲＯＭ装置１００と同様に、メモリセルＭ００〜Ｍ０ｎ,Ｍ１０〜Ｍ１ｎと、メモリセルＭ００〜Ｍ０ｎに接続されるビットラインＢＬ０およびメモリセルＭ１０〜Ｍ１ｎに接続されるビットラインＢＬ１と、各メモリセルのロウ選択トランジスタを行方向（図１中水平方向）に接続するワードラインＷＬ０〜ＷＬｎと、を備えている。

また、ＲＯＭ装置１は、各メモリセルのソース端子Ｓを、行方向に接続するソース電源ラインＳＬ０〜ＳＬｎと、ワードラインＷＬ０〜ＷＬｎを入力としソース電源ラインＳＬ０〜ＳＬｎを出力するドライブ回路Ｄ１〜Ｄｎとをさらに備えている。

ドライブ回路Ｄｎの具体例を図２に示す。ドライブ回路Ｄｎは、ＮＭＯＳトランジスタＴＲＤ１ｎおよびＰＭＯＳトランジスタＴＲＤ２ｎからなるインバータと、そのインバータの電源側および電源電位ＶＤＤの間に設けられ、ゲートが電源電位ＶＤＤに接続されるＮＭＯＳトランジスタＴＲＤ３ｎとを備えている。この回路構成により、ドライブ回路Ｄｎは、ゲートにハイレベルが入力されると、ローレベルを出力し、ゲートにローレベルが入力されると、電源電位ＶＤＤ−閾値電圧Ｖｔｈｎの電位のプリチャージレベルが出力されることになる。

また、ドライブ回路Ｄｎとしては、図３を用いることもできる。ドライブ回路Ｄｎは、ＮＭＯＳトランジスタＴＲＤ１ｎを備え、ゲートにハイレベルが入力されると、ローレベルを出力し、ゲートにローレベルが入力されると、ハイインピーダンスを出力する。

上記ドライブ回路Ｄｎ（図２および図３の回路）のいずれの場合も、読み出し動作時では、ワードラインＷＬｎがハイレベルとなり、メモリセルのソース端子Ｓにローレベルが供給される。
また、読み出し待機時（プリーチャージ）では、ワードラインＷＬがローレベルとなり、図２のドライブ回路Ｄｎを用いる場合には、プリチャージレベルが出力され、図３のドライブ回路Ｄｎを用いる場合には、ハイインピーダンスが出力される。前者の場合には、ビットライン側の電位と等しくなるため、後者の場合には、電流経路が遮断されるため、いずれの場合もメモリセル内に電流が流れないこととなる。

次いで、図１に戻って説明を続ける。ビットラインＢＬ０および電源電位ＶＤＤの間には、ゲートに電源電位ＶＤＤが接続されるＮＭＯＳトランジスタＴＲＣ０と、ゲートにビットライン制御信号ＢＬＲが接続されるプリチャージスイッチＳＷＰ０とが設けられている。ＮＭＯＳトランジスタＴＲＣ０およびプリチャージスイッチＳＷＰ０の接続点の電位は、電源電位ＶＤＤ−閾値電圧Ｖｔｈｎとなる。ここで、閾値電圧Ｖｔｈｎは、ＮＭＯＳトランジスタＴＲＣ０の閾値電圧である。従って、ビットライン制御信号ＢＬＲがローレベルに遷移し、プリチャージスイッチＳＷＰ０が導通すると、ビットラインＢＬ０は、電源電位ＶＤＤ−閾値電圧Ｖｔｈｎの電圧が印加され、この電圧でプリチャージされることとなる。さらに、ビットラインＢＬ０には、ゲートにカラム制御信号ＣＬ０が接続されるカラムスイッチＳＷＣ０の一端が接続されている。

また、ビットラインＢＬ１および電源電位ＶＤＤの間には、ゲートに電源電位ＶＤＤが接続されるＮＭＯＳトランジスタＴＲＣ１と、ゲートにビットライン制御信号ＢＬＲが接続されるプリチャージスイッチＳＷＰ１とが設けられている。さらに、ビットラインＢＬ１には、ゲートにカラム制御信号ＣＬ１が接続されるカラムスイッチＳＷＣ１の一端が接続されている。ビットラインＢＬ１もビットラインＢＬ０と同様に、ビットライン制御信号ＢＬＲがローレベルになると、ビットラインＢＬ１が電源電位ＶＤＤ−閾値電圧Ｖｔｈｎの電圧でプリチャージされることとなる。

また、カラムスイッチＳＷＣ０およびカラムスイッチＳＷＣ１の他端は、接続点Ｎ１で、互いに接続されている。これにより、カラムスイッチＳＷＣ０およびＳＷＣ１は、カラム制御信号ＣＬ０またはカラム制御信号ＣＬ１がローレベルにされた側のカラムスイッチが導通し、対応するビットラインの電位を接続点Ｎ１に伝播させる選択スイッチを形成する。

図１中、破線枠で囲まれて表示されるセンスアンプ部ＡＭＰは、破線枠中、上半分のリファレンスセル部と、下半分のラッチ型アンプ部から構成されている。
リファレンスセル部では、電源電位ＶＤＤおよび接地電位ＶＳＳの間に、ＮＭＯＳトランジスタＴＲＲ３と、スイッチＴＲＲ２と、容量Ｃ１とが設けられている。また、スイッチＴＲＲ２および容量Ｃ１の接続点Ｎ２には、ゲートにカラム制御信号ＣＬ０〜ＣＬ１の論理和信号であるカラム信号ＣＬが接続されるスイッチＴＲＲ１の一端と、容量Ｃ２の一端とが接続されている。容量Ｃ２の他端は、カラム信号ＣＬに接続されている。

リファレンスセル部は、データの読み出しにおいて、容量Ｃ１およびＣ２の接続点Ｎ２の電位が、ビットラインのハイレベルおよびローレベルの中間の電位となるように、容量Ｃ１およびＣ２の容量値が設定されている。

また、アンプ部は第１アンプＡ１および第２アンプＡ２の入力と出力がクロクカップル接続されており、第２アンプＡ２の入力側が、カラムスイッチＳＷＣ０およびＳＷＣ１の接続点Ｎ１に接続され、第１アンプＡ１の入力側が、スイッチＴＲＲ１の他端側にも接続される接続点Ｎ３に接続されている。ラッチ信号ＬＡＴＣＨがローレベルからハイレベルに遷移すると、トランジスタＴＲＡ０が導通により、第１アンプＡ１および第２アンプＡ２の制御入力がローレベルとなる。これにより、第１アンプＡ１および第２アンプＡ２はラッチとして機能するため、接続点Ｎ１および接続点Ｎ３の電位が保持される。さらに、保持された接続点Ｎ１もしくは接続点Ｎ３の電位は、図示しないバッファ回路を介して外部に読み出しデータとして出力される。

次いで、図４のタイミングチャートを参照してＲＯＭ装置１の動作について説明する。
まず、（１）では、ビットライン制御信号ＢＬＲがローレベルの状態であるため、ＮＭＯＳトランジスタＴＲＣ０,ＴＲＣ１,ＴＲＲ３が導通し、ビットラインＢＬ０,ＢＬ１および接続点Ｎ２が、電源電位ＶＤＤ−閾値電圧Ｖｔｈｎの電圧でプリチャージされる。

（２）において、ビットライン制御信号ＢＬＲおよびワードラインＷＬ０がハイレベルに遷移する。また、ソース電源ラインＳＬ０は、ドライブ回路Ｄ１が反転論理となっているため、ワードラインＷＬ０とは相補なレベルであるローレベルに遷移することとなる。ビットラインＢＬ０には、メモリセルＭ００のデータが出力され、ビットラインＢＬ１には、メモリセルＭ０１のデータが出力される。ビットラインＢＬ０では、メモリセルＭ００において、ロウ選択トランジスタＴＲ００が導通するが、データスイッチＳＷ００が非導通状態であるため、プリチャージの電圧レベル（ＶＤＤ−Ｖｔｈｎ）が保持されることとなる。一方、ビットラインＢＬ１では、メモリセルＭ０１において、ロウ選択トランジスタＴＲ０１およびデータスイッチＳＷ０１が導通するため、プリチャージの電圧レベルから徐々に接地電位ＶＳＳに向って、電圧レベルが降下することとなる。
なお、ビットラインＢＬ０,ＢＬ１の波形において、破線は接続点Ｎ２の電位を示す。接続点Ｎ２の電位は、ビットライン制御信号ＢＬＲがハイレベルに遷移すると、プリチャージの電圧レベルから容量Ｃ１およびＣ２で分圧されるＣ２／（Ｃ１＋Ｃ２）×ＶＤＤの電位に向って降下することとなる。

以下、（３Ｌ）（４Ｌ）はビットラインＢＬ０を読み出す場合の波形、（３Ｈ）（４Ｈ）はビットラインＢＬ１を読み出す場合の波形をそれぞれ示す。

（３Ｌ）において、カラム制御信号ＣＬ０がローレベルに遷移すると、カラムスイッチＳＷＣ０が導通する。また、ラッチ信号ＬＡＴＣＨが、ローレベルに遷移すると、トランジスタＴＲＡ０が非導通になるため、第１アンプＡ１および第２アンプＡ２はそれぞれハイインピーダンス状態となる。これにより、接続点Ｎ１にはビットラインＢＬ０の電圧レベルが出力され、接続点Ｎ３には接続点Ｎ２の電圧レベルがそれぞれ出力されることとなる。

また、（３Ｈ）の場合には、（３Ｌ）と同様に、カラム制御信号ＣＬ１およびラッチ信号ＬＡＴＣＨがローレベルに遷移してカラムスイッチＳＷＣ１が導通し、第１アンプＡ１および第２アンプＡ２がハイインピーダンス状態となる。これにより、接続点Ｎ１にはビットラインＢＬ１の電圧レベルが出力され、接続点Ｎ３には接続点Ｎ２の電圧レベルがそれぞれ出力されることとなる。

（４Ｌ）および（４Ｈ）において、ラッチ信号ＬＡＴＣＨがハイレベルに遷移すると、トランジスタＴＲＡ０が導通し、第１アンプＡ１および第２アンプＡ２がラッチとして機能する。接続点Ｎ１および接続点Ｎ３は、ラッチとして機能する時点におけるそれぞれの電圧レベルの状態に応じて決定される。すなわち（４Ｌ）の場合には、接続点Ｎ１は、接続点Ｎ３よりも電圧レベルが低いため接続点Ｎ１の電位は、ローレベルに保持される。一方、（４Ｈ）の場合には、接続点Ｎ１は、接続点Ｎ３よりも電圧レベルが高いため、接続点Ｎ１の電位はハイレベルに保持される。

（５）において、ビットライン制御信号ＢＬＲがローレベルに遷移すると、プリチャージスイッチＳＷＰ０,ＳＷＰ１が導通し、カラムスイッチＳＷＣ０およびＳＷＣ１が非導通にされるため、ビットラインＢＬ０,ＢＬ１の電位は再びプリチャージレベル（ＶＤＤ−Ｖｔｈｎ）にされる。また、ソース電源ラインＳＬ０〜ＳＬｎもプリチャージレベルに等しい電圧レベルにされる。

第１実施形態にかかるＲＯＭ装置１では、（１）および（５）で示されるような待機の際に、ソース電源ラインＳＬ０〜ＳＬｎの電圧レベルはプリチャージレベルと同電位にされ、ひいては、メモリセルＭ００〜Ｍ１ｎのビットライン端子Ｂおよびソース端子Ｓには電位が互いに等しくなる。従って、メモリセル内のデータスイッチが導通状態であり、ロウ選択トランジスタにＳ−Ｄ間リークが発生し易い場合であったとしても、ビットライン端子Ｂおよびソース端子Ｓの間に電流が流れない。すなわち、本発明にかかるＲＯＭ装置１では、待機の際には、リーク電流が発生しないため、待機電流を小さく抑制することができる。

次いで、図５を参照して第２実施形態にかかるＲＯＭ装置１Ａについて説明する。ＲＯＭ装置１Ａは、行列上に配置されるメモリセルＭ０００〜Ｍ１Ｆ７を備えている。メモリセルＭ０００〜Ｍ１Ｆ７は、第１実施形態におけるメモリセルと同様の内部回路を有し、列方向（図５中上下方向）に８個、行方向（図５中左右方向）に３２個、それぞれ配置されてメモリアレイＡＲＲＡＹ１Ａを構成している。また、第１実施形態と同様に、カラムセレクタから出力に至るプリチャージ回路やセンスアンプ回路を有しているが、記載を省略する。

メモリアレイＡＲＲＡＹ１Ａでは、ビットラインＢＬ００〜ＢＬ１Ｆが同一列のメモリセルに、ワードラインＷＬ００〜ＷＬ１３が同一行のメモリセルに接続されている。また、ワードラインＷＬ００〜ＷＬ０３が接続されるメモリセルには、ソース電源ラインＳＬ０が、ワードラインＷＬ１０〜ＷＬ１３が接続されるメモリセルには、ソース電源ラインＳＬ１がそれぞれ行方向に接続されている。また、行方向１６メモリセルごとに、列方向にソース電源ラインＳＬ０を接続する列方向接続ラインＬＣ１〜３、および、列方向にソース電源ラインＳＬ１を接続する列方向接続ラインＬＣ４〜６が配置されている。

また、ＲＯＭ装置１Ａは、第１ロウデコーダ２０と、第２ロウデコーダ３０と、ゲート回路１０〜１３、１５〜１８と、ドライブ回路１４、１９とをさらに備えている。
第１ロウデコーダ２０は、アドレスＡＤ０,ＡＤ１を入力とし、デコード信号Ａ０〜Ａ３を出力する。図６は、第１ロウデコーダ２０の具体例を示す回路図である。第１ロウデコーダ２０は、インバータ２１,２２と、ゲート回路２３〜２６とを備えている。ゲート回路２３〜２６には、アドレスＡＤ０,ＡＤ１およびそれらがインバータ２１,２２を介して反転された信号の組み合わせが入力されている。これにより、アドレスＡＤ０,ＡＤ１のビットの全ての組み合わせに対応するデコード信号Ａ０〜Ａ３が出力される。

第２ロウデコーダ３０は、アドレスＡＤ３およびビットライン制御信号ＢＬＲを入力とし、デコード信号Ｂ０,Ｂ１を出力する。図７は、第２ロウデコーダ３０の具体例を示す回路図である。第２ロウデコーダ３０は、インバータ３１と、ゲート回路３２,３３とを備えている。ゲート回路３２では、アドレスＡＤ２およびビットライン制御信号ＢＬＲの論理積が演算され、その結果がデコード信号Ｂ０に出力される。ゲート回路３３では、アドレスＡＤ２の反転信号およびビットライン制御信号ＢＬＲの論理積が演算され、その結果がデコード信号Ｂ１に出力される。

図５に示すように、ゲート回路１０〜１３には、デコード信号Ｂ０と、デコード信号Ａ０〜Ａ３とが入力され、それぞれの組み合わせの論理積が、ワードラインＷＬ００〜ＷＬ０３に出力される。ゲート回路１５〜１８には、デコード信号Ｂ１と、デコード信号Ａ０〜Ａ３との組み合わせが入力され、それぞれの組み合わせの論理積が、ワードラインＷＬ１０〜ＷＬ１３に出力される。
また、ドライブ回路１４,１９は、第１実施形態におけるドライブ回路Ｄｎと同様の内部構成を有する。ドライブ回路１４は、デコード信号Ｂ０を入力とし、反転した論理をソース電源ラインＳＬ０に出力する。ドライブ回路１９は、デコード信号Ｂ１を入力とし、反転した論理をソース電源ラインＳＬ１に出力する。すなわち、ソース電源ラインＳＬ０,ＳＬ１は、デコード信号Ｂ０,Ｂ１とは相補なレベルで動作することとなる。

第２実施形態のＲＯＭ装置１Ａでは、アドレスＡＤ０，ＡＤ１に対する上位アドレスＡＤ２をデコードする第２ロウデコーダ３０を備え、第２ロウデコーダ３０の出力であるデコード信号Ｂ０,Ｂ１の反転論理により、ソース電源ラインＳＬ０,ＳＬ１が駆動される。すなわち、ソース電源ラインＳＬ０,ＳＬ１の生成に第２ロウデコーダ３０の出力を用いているため、ソース電源ラインＳＬ０,ＳＬ１の生成を簡易な回路で済ませることができ、回路規模の増大を防止することができる。

また、メモリセルＭ０００〜メモリセルＭ００３を先頭とするそれぞれの行に配置される４つのソース電源ラインＳＬ０は、互いに隣り合うように配置されており、メモリセルＭ００４〜メモリセルＭ００７を先頭とするそれぞれの行に配置される４つのソース電源ラインＳＬ１も、互いに隣り合うように配置されている。これにより、ソース電源ラインＳＬ０およびソース電源ラインＳＬ１が重複することなく配線されるため、レイアウトを簡素にすることができる。

また、ＲＯＭ装置１Ａは、ソース電源ラインＳＬ０，ＳＬ１を互いに接続する、列方向接続ラインＬＣ１〜３を備えている。これにより、行が異なるソース電源ラインＳＬ０の伝達インピーダンスを均一にすることができ、例えば、メモリセル内のデータスイッチが導通にされたローデータが同一行に多く含まれる場合でも、特定の行だけリードの際にソース電源ラインの電圧レベルが上昇することを防止することができる。これにより、より確実に動作するＲＯＭ装置１Ａとなし得る。
また、ソース電源ラインＳＬ１についても、ソース電源ラインＳＬ０の場合と同様に列方向接続ラインＬＣ４〜６により列方向に接続されている。このため、ソース電源ラインＳＬ０の場合と同様の効果を奏することとなる。

なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
第１実施形態では、接続点Ｎ２の電位を生成するために容量Ｃ１，Ｃ２を按分して電位を生成していた。これに代わり抵抗素子を用いた按分回路を構成して、接続点Ｎ２の電位を生成してもよい。
第１実施形態では、ＮＭＯＳトランジスタで構成されるロウ選択トランジスタＴＲ００を用いた例を示した。これに代わりＰＭＯＳトランジスタで、ロウ選択トランジスタを構成してもよい。

なお、ＮＭＯＳトランジスタＴＲＣ０,ＴＲＣ１は第１ＮＭＯＳトランジスタの一例、ＮＭＯＳトランジスタＴＲＤ３ｎは第２ＮＭＯＳトランジスタの一例、デコード信号Ｂ０，Ｂ１は中間デコード信号の一例である。

ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１） ビットラインに接続される端子とソース端子との間のインピーダンスに応じて、データが読み出されるメモリセルと、前記メモリセルの前記ソース端子に接続されるソース電源ラインと、を備え、読み出しの際、選択される前記メモリセルの端子間にバイアス電圧が印加される、ことを特徴とする半導体記憶装置。
（付記２） 付記１に記載の半導体記憶装置であって、前記メモリセルは、前記ビットラインに接続される端子および前記ソース端子の間に設けられる、ワードラインにより導通制御されるロウ選択トランジスタと、予め導通または非導通が設定されるデータスイッチと、を含むことを特徴とする半導体記憶装置。
（付記３） 付記１に記載の半導体記憶装置であって、読み出し待機の際、前記ソース電源ラインと、前記ビットラインとが、同電位にされることを特徴とする半導体記憶装置。
（付記４） 付記３に記載の半導体記憶装置であって、電源電位から前記ビットラインに至る経路に設けられ、ゲートが高電位側端子に接続される第１ＮＭＯＳトランジスタと、前記電源電位から前記ソース電源ラインに至る経路に設けられ、ゲートが高電位側端子に接続される第２ＮＭＯＳトランジスタと、を備えることを特徴とする半導体記憶装置。
（付記５） 付記１に記載の半導体記憶装置であって、読み出し待機の際、前記ソース電源ラインがハイインピーダンスにされることを特徴とする半導体記憶装置。
（付記６） 付記１に記載の半導体記憶装置であって、読み出しの際、前記ソース電源ラインには、前記メモリセルを選択するワードラインと相補なレベルが印加されることを特徴とする半導体記憶装置。
（付記７） 付記１に記載の半導体記憶装置であって、ワードラインを識別するアドレス群のうち一部のアドレス群をデコードするソース電源ラインデコーダを備え、前記ソース電源ラインデコーダにより前記ソース電源ラインが選択されることを特徴とする半導体記憶装置。
（付記８） 付記７に記載の半導体記憶装置であって、前記一部のアドレス群は、最上位ビットから連続するビット列であることを特徴とする半導体記憶装置。
（付記９） 付記７または付記８に記載の半導体記憶装置であって、選択された前記ソース電源ラインは、物理的に互いに隣あって配置されることを特徴とする半導体記憶装置。
（付記１０） 付記９に記載の半導体記憶装置であって、選択された複数の前記ソース電源ラインを互いに接続するソース電源接続ラインを備えることを特徴とする半導体記憶装置。
（付記１１） ビットラインに接続される端子とソース端子との間のインピーダンスに応じて、データが読み出されるメモリセルを有する半導体記憶装置の制御方法であって、読み出しの際、前記メモリセルの端子間にバイアス電圧を印加するステップと、読み出し待機の際、前記メモリセルの端子間にバイアス電圧を印加しないステップと、を備えることを特徴とする半導体記憶装置の制御方法。
（付記１２） 付記１１の半導体記憶装置の制御方法であって、読み出し待機の際、前記メモリセルの端子間にバイアス電圧を印加しないステップは、前記ソース端子と、前記ビットラインとを同電位にするステップを含むことを特徴とする半導体装置の制御方法。
（付記１３） 付記９の半導体記憶装置の制御方法であって、読み出し待機の際、前記メモリセルの端子間にバイアス電圧を印加しないステップは、前記ソース端子を、ハイインピーダンスにするステップを含むことを特徴とする半導体装置の制御方法。

第１実施形態にかかるＲＯＭ装置の構成を示す回路図である。 ドライブ回路の具体例を示す回路図である。 ドライブ回路の別例を示す回路図である。 第１実施形態にかかるＲＯＭ装置の動作を示すタイミングチャートである。 第２実施形態にかかるＲＯＭ装置の構成を示す回路ブロック図である。 第１ロウデコーダの具体例を示す回路図である。 第２ロウデコーダの具体例を示す回路図である。 従来技術のＲＯＭ装置の構成を示す回路図である。

符号の説明

１，１Ａ，１００ ＲＯＭ装置
１４，１９，Ｄｎ ドライブ回路
Ｂ０，Ｂ１ デコード信号
ＢＬ０，ＢＬ１，ＢＬ００〜ＢＬ１Ｆ ビットライン
ＢＬＲ ビットライン制御信号
ＣＬ０〜ＣＬ１ カラム制御信号
ＬＣ１〜６ 列方向接続ライン
Ｍ００〜Ｍ０ｎ，Ｍ０００〜Ｍ１Ｆ７ メモリセル
Ｖｔｈｎ 閾値電圧

Claims (10)

1. ビットラインに接続される端子とソース端子との間のインピーダンスに応じて、データが読み出されるメモリセルと、
   前記メモリセルの前記ソース端子に接続されるソース電源ラインと、
   を備え、
   読み出しの際、選択される前記メモリセルの端子間にバイアス電圧が印加される、
   ことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置であって、
   前記メモリセルは、
   前記ビットラインに接続される端子および前記ソース端子の間に設けられる、
   ワードラインにより導通制御されるロウ選択トランジスタと、
   予め導通または非導通が設定されるデータスイッチと、
   を含む
   ことを特徴とする半導体記憶装置。
3. 請求項１に記載の半導体記憶装置であって、
   読み出し待機の際、前記ソース電源ラインと、前記ビットラインとが、同電位にされることを特徴とする半導体記憶装置。
4. 請求項１に記載の半導体記憶装置であって、
   読み出し待機の際、前記ソース電源ラインがハイインピーダンスにされることを特徴とする半導体記憶装置。
5. 請求項１に記載の半導体記憶装置であって、
   読み出しの際、前記ソース電源ラインには、前記メモリセルを選択するワードラインと相補なレベルが印加される
   ことを特徴とする半導体記憶装置。
6. 請求項１に記載の半導体記憶装置であって、
   ワードラインを識別するアドレス群のうち一部のアドレス群をデコードするソース電源ラインデコーダを備え、
   前記ソース電源ラインデコーダにより前記ソース電源ラインが選択される
   ことを特徴とする半導体記憶装置。
7. 請求項６に記載の半導体記憶装置であって、
   前記一部のアドレス群は、最上位ビットから連続するビット列である
   ことを特徴とする半導体記憶装置。
8. 請求項６または請求項７に記載の半導体記憶装置であって、
   選択された前記ソース電源ラインは、物理的に互いに隣あって配置される
   ことを特徴とする半導体記憶装置。
9. 請求項８に記載の半導体記憶装置であって、
   選択された複数の前記ソース電源ラインを互いに接続するソース電源接続ラインを備える
   ことを特徴とする半導体記憶装置。
10. ビットラインに接続される端子とソース端子との間のインピーダンスに応じて、データが読み出されるメモリセルを有する半導体記憶装置の制御方法であって、
    読み出しの際、前記メモリセルの端子間にバイアス電圧を印加するステップと、
    読み出し待機の際、前記メモリセルの端子間にバイアス電圧を印加しないステップと、
    を備えることを特徴とする半導体記憶装置の制御方法。

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