JP2007201889A

JP2007201889A - ビット誤り率測定器

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Publication number: JP2007201889A
Application number: JP2006019070A
Authority: JP
Inventors: Kazuyuki Suzuki; 和幸鈴木; Kazuhiro Furukawa; 和洋古川
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2006-01-27
Filing date: 2006-01-27
Publication date: 2007-08-09
Anticipated expiration: 2026-01-27
Also published as: JP4882393B2

Abstract

【課題】本発明は、ビット誤り率測定器に関し、クロック位相のオートサーチに要する時間を短縮し、低コストのコストバランスのとれたビット誤り率測定器を提供することを目的としている。
【解決手段】クロックをディレイ回路１により遅延させ、このクロックのタイミングにより、データを再生しそのデータのビットエラー数又はビットエラーレートを求めるビット誤り率測定器において、前記クロックの周波数を測定してその周期を求める周波数モニタ１０と、該周波数モニタ１０で求めた周期と前記ビットエラー数又はビットエラーレートによりクロックの位相の最適値を求める位相演算部１１と、該位相演算部１１で求めた前記最適値により、前記ディレイ回路１の遅延量を設定するディレイコントローラ２と、を有して構成される。
【選択図】図１

Description

本発明はビット誤り率測定器に関する。

データを伝送するシステムにおいて、そのデータ伝送システムの性能監視にあたり、ＢＥＲ（ＢｉｔＥｒｒｏｒＲａｔｅ：ビットエラーレート＝ビット誤り率）を測定することが行われる。図８はビット誤り率測定器の構成例を示すブロック図であり、クロック位相オートサーチ回路が含まれている（詳細後述）。図に示す回路には、データ（Ｄａｔａ）とそのデータとタイミングをとるためのクロック（Ｃｌｏｃｋ）が入力される。

ここで、データとクロックについて説明する。図９はデータとクロックの関係を説明する図である。パルスパターンジェネレータ（ＰＰＧ）３０からはパターンデータとこれに同期したクロックが出力される。ＰＰＧ３０から出力されたパターンデータは被試験機器（ＤＵＴ）３１に入り、該ＤＵＴ３１を通過したデータがビット誤り率測定器（ＥＤ）３２に入力される。一方、ＰＰＧ３０から出力されたクロックは、そのまま、或いはＤＵＴ３１を通過した（図中破線で示す）後、ＥＤ３２に入力される。このＥＤ３２に入力されるデータとクロックが、図８に示すデータとクロックになる。ＤＵＴ３１に入ったデータは、該ＤＵＴ３１を通過する間にその位相がクロックに対して変動したり、歪んだりする。ＥＤ３２はこのデータのデータ伝送の正確さの程度を測定することになる。

再び図８の説明に戻る。図において、１はクロックを受けてその遅延量を可変するディレイ回路、２は該ディレイ回路１の遅延量（タイミング）を制御するディレイコントローラである。ここでは、該ディレイコントローラ２がクロック位相オートサーチ回路を構成している。３はデータをそのＤ入力端子に、ディレイ回路１の出力をそのクロック入力端子に受けるＤタイプフリップフロップ（以下、Ｄ−ＦＦと略す）、４はＤ−ＦＦ３に入力されるデータに対応した基準データパターンを発生する基準データパターン発生器である。Ｄ−ＦＦ３は、データ入力端子に入力されたデータをクロックの立ち上がりでラッチする。前記基準データパターン発生器４は、ＰＰＧ３０（図９参照）から出力されるパターンデータと同じパターンデータを発生するようになっている。

５はその一方の入力端子にＤ−ＦＦ３の出力を、他方の入力端子に基準データパターン発生器４の出力を受けてその排他的論理和をとるエクスクルーシブオアゲート（以下、ＸＯＲゲートと略す）、６は該ＸＯＲゲート５の出力をカウントしてビットエラーレート（ビット誤り率：ＢＥＲ）を算出するビットエラーカウンタである。該ビットエラーカウンタ６の出力は、前記ディレイコントローラ２に入力されている。そして、ビットエラーカウンタ６の出力がビット誤り率測定器（ＢＥＲＴ）の出力となる。このように構成された回路の動作を説明すれば、以下の通りである。

図に示す回路の動作は、基本的にはＤ−ＦＦ３において入力データを入力クロックでラッチし、その出力をＸＯＲゲート５で基準パターンと比較するものである。ビット誤り率測定器では、データはＤ−ＦＦ３のデータ入力端子に入力され、クロックはパターンデータとの位相を調整するためのディレイ回路１を通った後にＤ−ＦＦ３のクロック入力端子に入力される。

Ｄ−ＦＦ３の出力は、ＸＯＲゲート５の一方の入力端子に入力され、一方基準データパターン発生器４の出力はＸＯＲゲート５の他方の入力端子に入力される。入力データと基準データが同じ場合（ＤＵＴによるエラー付加がない）でも、Ｄ−ＦＦ３への入力データとクロックの位相が狂うとＸＯＲゲート５の出力は“１”になる。この“１”を続くビットエラーカウンタ６でカウントする。ビットエラーカウンタ４は、ＸＯＲ５の出力をカウントしてＢＥＲを算出する。ＢＥＲの算出方法は以下の通りである。ＸＯＲゲート５の出力が例えば１００００個のクロックの内、１個が“１”になったものとすると、そのＢＥＲは１０^-4となる。

クロック位相の可変範囲の中で、ビットエラーが最小となるところにクロックの位相を決定し、固定することをクロック位相オートサーチという。クロック位相オートサーチの動作は以下の通りである。図１０に示すようにディレイコントロール２により入力データに対してクロックの位相をＣｌｏｃｋ（ａ）、Ｃｌｏｃｋ（ｂ）、Ｃｌｏｃｋ（ｃ）、Ｃｌｏｃｋ（ｄ）という具合に少しずつ変えながら、ＢＥＲを測定する。この測定されたＢＥＲは、ビットエラーカウンタ６からディレイコントローラ２に通知される。該ディレイコントローラ２は、ビットエラーカウンタ６から与えられるＢＥＲが最小となるクロック位相を求め、そのクロック位相値をディレイコントローラ２に設定する（クロック位相オートサーチ）。

このようにして、ＢＥＲが最小値となるクロックの位相が決定されたら、実際の被試験機器を接続してそのＢＥＲを測定する。つまり、図８について説明した動作は、実際のＢＥＲを測定するための前処理を示している。このような処理を行なわない場合、正確なＢＥＲ測定をすることはできない。

ビット誤り率測定器では、入力されたデータとクロックの位相条件の初期値は分からないため、ビットエラーが最小になる箇所を特定するためには、クロックの位相を２周期以上可変する必要がある。クロックの２周期あれば、データの１周期分を測定することができる。

従来のこの種の技術としては、ＢＥＲが小さくて測定不能な時における受信決定回路におけるＳＮＲ（Ｓ／Ｎ比）を予想する技術が知られている（例えば非特許文献１参照）。また、データのみでＢＥＲ測定が可能なＣＤＲ（ＣｌｏｃｋａｎｄＤａｔａＲｅｃｏｖｅｒｙ）機能を内蔵したビット誤り率測定器が開発されている（例えば非特許文献２参照）。
Margin Measurement In Optical Amplifier（IEEE PHOTONICS TECHNOLOGY LETTERS,VOL.5,NO3,MARCH 1993）横河技報、Ｖｏｌ４９、Ｎｏ．２（２００５）、ｐ６７−７０

従来の技術では、前述したようにクロックの位相を２周期可変しながらＢＥＲを測定するため、クロック位相のオートサーチに要する時間が長くなるという問題がある。クロックの位相を変化させる手段として、フェーズシフタ（移相器）があるが、値段が高価である。そして、一般的なフェーズシフタの可変範囲は１周期であるため、クロックの位相を２周期可変するためには、２個のフェーズシフタが必要となり、装置の価格上昇につながるという問題がある。

本発明はこのような課題に鑑みてなされたものであって、クロック位相オートサーチを１周期のクロック位相の可変範囲で実現することにより、クロック位相のオートサーチに要する時間を短縮し、低コストのコストバランスのとれたビット誤り率測定器を提供することを目的としている。

（１）請求項１記載の発明は、クロックをディレイ回路により遅延させ、このクロックのタイミングにより、データを再生しそのデータのビットエラー数又はビットエラーレートを求めるビット誤り率測定器において、前記クロックの周波数を測定してその周期を求める周波数モニタと、該周波数モニタで求めた周期と前記ビットエラー数又はビットエラーレートによりクロックの位相の最適値を求める位相演算部と、該位相演算部で求めた前記最適値により、前記ディレイ回路の遅延量を設定するディレイコントローラと、を有することを特徴とする。

（２）請求項２記載の発明は、データを入力端子に受けてクロックによりそのデータを再生するデータ再生回路と、クロックを遅延させて前記データ再生回路のクロック入力端子に与えるディレイ回路と、該ディレイ回路の遅延量を制御するディレイコントローラと、入力データに対応する基準データパターンを発生する基準データパターン発生器と、前記データ再生回路の出力をその一方の入力端子に、前記基準データパターン発生器からの基準データパターンを他方の入力端子に受けてその排他的論理和をとる論理回路と、該論理回路の出力をカウントするビットエラーカウンタと、該ビットエラーカウンタの出力を受けてクロック位相の最適値を計算し、その出力を前記ディレイコントローラに与える位相演算部と、前記クロックを入力して求めた周波数から周期を算出し、その周期を前記ディレイコントローラ及び前記位相演算部に与える周波数モニタと、を有することを特徴とする。

（３）請求項３記載の発明は、前記位相演算部は、ビットエラーレートの近似直線が所定の閾値を上から下へ、及び下から上へ横切る点を基にクロック位相の最適値を算出することを特徴とする。

（４）請求項４記載の発明は、前記位相演算部は、ビットエラーレートからＱ値を算出し、算出したＱ値からクロックの位相を求めることを特徴とする。
（５）請求項５記載の発明は、前記位相演算部は、Ｑ値に基づき互いに交わる２つの近似直線を求め、これら得られた２つのＱ値の近似直線が互いに交わる点のクロック位相を基にクロック位相の最適値を算出することを特徴とする。

（１）請求項１記載の発明によれば、クロック位相オートサーチを１周期のクロック位相の可変範囲で実現することにより、クロック位相のオートサーチに要する時間を短縮し、低コストのコストバランスのとれたビット誤り率測定器を提供することができる。

（２）請求項２記載の発明によれば、クロック位相オートサーチを１周期のクロック位相の可変範囲で実現することにより、クロック位相のオートサーチに要する時間を短縮し、低コストのコストバランスのとれたビット誤り率測定器を提供することができる。

（３）請求項３記載の発明によれば、前記位相演算部によりビットエラーレートが最小となるクロック位相の最適値を算出することができる。
（４）請求項４記載の発明によれば、Ｑ値からビットエラーレートが最小となるクロック位相を求めることができる。

（５）請求項５記載の発明によれば、Ｑ値を求めることにより得られた２つのＱ値の近似直線からビットエラーレートが最小となるクロック位相を求めることができる。

以下、図面を参照して本発明の実施の形態例を詳細に説明する。図１は本発明の第１の実施の形態例を示すブロック図である。図において、図８と同一のものは、同一の符号を付して示す。図において、１はクロックを受けてその遅延量を可変するディレイ回路、２は該ディレイ回路１の遅延量（データをラッチするタイミング）を制御するディレイコントローラである。３はデータをそのＤ入力端子に、ディレイ回路１の出力をそのクロック入力端子に受けるＤ−ＦＦ、４は入力データに対応する基準データパターンを発生する基準データパターン発生器である。該基準データパターン発生器４から発生される基準データパターンは、パルスパターンジェネレータ３０（図９参照）から発生されるデータパターンと予め同じパターンのデータとなるように設定される。Ｄ−ＦＦ３は、データ入力端子に入力されたデータをクロックの立ち上がりでラッチするようになっている。

５はその一方の入力端子にＤ−ＦＦ３の出力を、他方の入力端子に基準データパターン発生器４の出力を受けてその排他的論理和をとるＸＯＲゲート、６は該ＸＯＲゲート５の出力をカウントしてＢＥＲを算出するビットエラーカウンタである。そして、ビットエラーカウンタ６の出力がビット誤り率測定器の出力となる。ディレイコントローラ２は、ディレイ回路１に与える遅延制御信号を少しずつ可変し、１周期分クロックの位相を変化させるようになっている。

１０は入力クロックを受け、クロック周波数ｆを測定し、その周波数ｆから周期Ｔを算出する周波数モニタである。１１はビットエラーカウンタ６の出力と、周波数モニタ１０の出力である周期を受けて１周期分のクロック位相を計算する位相演算部である。前記周波数モニタ１０は周期Ｔを、ディレイコントローラ２と位相演算部１１に与える。前記位相演算部１１は、ビットエラーレートと周波数モニタから得た周期から最適なクロック位相を算出し、前記ディレイコントローラ２に設定する。

本発明は、図８に示す従来回路と比較して、従来回路に加えて周波数モニタ１０と位相演算部１１を追加したものである。位相演算部１１はハードウェア、ソフトウェア何れでも実現が可能である。そして、周波数モニタ１０と、ディレイコントローラ２と、位相演算部１１とでクロック位相オートサーチ回路を構成している。このように構成された回路の動作を説明すれば、以下の通りである。

データはＤ−ＦＦ３のデータ入力端子に、クロックはディレイ回路１を介してＤ−ＦＦ３のクロック入力端子に入力される。Ｄ−ＦＦ３の出力は、ＸＯＲゲート５の一方の入力端子に入力され、一方基準データパターン発生器４の出力はＸＯＲゲート５の他方の入力端子に入力される。基準データパターン発生器４からは予め入力されるデータと同じ値の基準データが出力されるようになっている。そして、ＸＯＲゲート５の出力は、ビットエラーカウンタ６でカウントされ、ビットエラーレートが求まる。

このような一連の動作において、ディレイコントローラ２は、周波数モニタ１０から与えられる周期Ｔに基づき、１周期分のクロックの位相を少しずつずらすための制御信号をディレイ回路１に与える。この結果、該ディレイ回路１からは少しずつ位相が変わったクロックが出力され、Ｄ−ＦＦ３にラッチパルスとして入力される。

そして、このディレイクロックによりラッチされたＤ−ＦＦ３の出力はＸＯＲゲート５の一方の入力端子に入力される。一方、該ＸＯＲゲート５の他方の入力端子には、基準データパターン発生器４から基準データパターンが与えられる。そして、ＸＯＲゲート５はこれら入力されたデータの排他的論理和をとり、その結果をビットエラーカウンタ６に与える。該ビットエラーカウンタ６からはＢＥＲが求まる。また、該ビットエラーカウンタ６の出力は、位相演算部１１に与えられており、該位相演算部１１は、ビットエラーカウンタ６から与えられたＢＥＲと周波数モニタ１０から与えられた周期を基に、ＢＥＲが最小となるクロック位相を算出し、前記ディレイコントローラ２にそのクロック位相最適値を設定する。この初期設定処理により、図に示す回路は、正確にＢＥＲを測定することができるようになる。

図２はこのようにして求めたクロック位相対ＢＥＲの第１の例を示す図である。縦軸はＢＥＲ、横軸はクロック位相（Ｐｈａｓｅ）である。ここでは、ＢＥＲの最小値を１．０Ｅ−１０、閾値を１．０Ｅ−０６に設定している。この閾値は予め、位相演算部１１に与えられるようになっている。ここでは、この閾値は１．０Ｅ−０６に設定されている。

クロック位相を少しずつ変えながらＢＥＲを求めていくと、そのＢＥＲの値は図２に示すように変化する。ＢＥＲ特性は、ＢＥＲ最大値である１．０Ｅ−０２から漸次減少し、予め設定した最小値１．０Ｅ−１０以下となる。そして、位相が一定の幅にある間はＢＥＲは最小値をとる。更にクロック位相が大きくなると、ＢＥＲは図に示すように漸次増加していく。

図２に示すように、クロック位相の小さい方から見た時に、閾値を最初に越えた点が一つ前のポイントよりもＢＥＲが小さい場合、閾値を最初に越えたポイントをＡとする。そして、クロック位相の小さい方から見た時に、閾値を越えた点が一つ前のポイントよりもＢＥＲが大きい場合、そのポイントをＢとする。位相演算部１１は、ポイントＡとポイントＢの間の測定ポイントの中心を求め、その中心のクロック位相がＢＥＲが最小となる値と判定し、ディレイコントローラ２に当該クロック位相を最適値として設定する。

図２のＢＥＲ特性を見ると、ポイントＡを含む曲線はクロック位相が大きくなるにつれてＢＥＲが小さくなる方に変化し、ある点で最小値をとり次に漸次増加していき、ポイントＢを含む曲線につながることが予想される。従って、ＢＥＲの最小値はポイントＡとポイントＢの中間付近にあると予測できる。以上の原理に基づいてクロック位相最適値を求めている。以後、図に示す回路は、被試験機器のビット誤り率を正確に測定することができるようになる。

図３はクロック位相対ＢＥＲの第２の例を示す図である。この例は、クロック位相が小さい間はＢＥＲが最小値以下を示し、それからある値になると、ＢＥＲが最小値よりも漸次増大していく特性を示している。ＢＥＲが最大値（ここでは、１．０Ｅ−０２）に達したら所定の区間最大値をとり、クロック位相を更に増加させていくと、ＢＥＲは最大値から漸次減少していく。

ここで、クロック位相の小さい方から見た時に、閾値を最初に越えた点が一つ前のポイントよりもＢＥＲが大きい場合、閾値を最初に越えたポイントをＡとする。そして、クロック位相の小さい方から見た時に、閾値を越えた点が一つ前のポイントよりもＢＥＲが小さい場合、そのポイントをＢとする。

そして、位相演算部１１はポイントＡとＢの間の測定ポイントの中心を求める。この場合、中心値がクロック位相最適値ではない。次に周波数モニタ１０から得られる周期Ｔの１／２を引いた値を位相の最適値として、ディレイコントローラ２にクロック位相最適値を設定する。但し、周期Ｔの１／２を引いた値が０以下になる場合には、周期Ｔの１／２を足した値をクロック位相の最適値として、ディレイコントローラ２に設定する。

図３の特性を見ると、ポイントＡを含む曲線は、ＢＥＲが大きくなる方向に変化しており、実際のＢＥＲが最小値となるクロック位相は、ポイントＡを含む曲線よりもクロック位相の小さい領域にあることが予測される。そこで、ポイントＡとＢの間の測定ポイントの中心位置よりもクロック位相が小さい方へ周期Ｔの１／２を引いた付近にＢＥＲが最小値をとるクロック位相が存在すると予測できる。以上の原理に基づいてクロック位相最適値を求めている。以後、図に示す回路は、被試験機器のビット誤り率をより正確に測定することができるようになる。

以上、説明したように、本発明によれば、クロック位相オートサーチを１周期のクロック位相の可変範囲で実現することにより、クロック位相のオートサーチに要する時間を短縮し、低コストのコストバランスのとれたビット誤り率測定器を提供することができる。

上述の実施の形態例では、ビットエラーカウンタでビットエラーレートを算出する場合を例にとって説明した。しかしながら、本発明はこれに限るものではなく、ＸＯＲゲート５の出力をカウントしたカウント値（ビットエラー数）を用いるようにすることもできる。例えば、ビットエラーカウンタ６からカウント値を位相演算部１１に与える。位相演算部１１では、予めビットエラーカウンタ６のカウント値の分母となるべきデータを保持しており、ビットエラーカウンタ６からのカウント値を入力して、このカウント値から前記分母を用いた演算を行なってビットエラーレートを算出することができる。

図４は本発明の他の実施の形態例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。図４に示す実施の形態例は、図１のビットエラーカウンタ６と位相演算部１１の間に、ビットエラーカウンタ６の出力を受けてＱ値を出力するＱファクタ変換器１２を設けたものである。その他の構成は、図１に示す回路と同じである。ここで、周波数モニタ１０と、ディレイコントローラ２と、Ｑファクタ変換器１２と、位相演算部１１とでクロック位相オートサーチ回路を構成している。

ここで、ＱファクタのＱ値について説明する。Ｑ値は、バイナリ信号の“０”と“１”の振幅は雑音等でばらつくが、その広がりの大きさ（標準偏差）と平均振幅の差から定義される。Ｑファクタ変換器１２は、ビットエラーカウンタ６の出力を受けてＢＥＲからＱファクタへの変換を行なうものである。このように構成された回路の動作を説明すれば、以下の通りである。

ディレイコントローラ２によりクロックの位相を１周期可変させ、ビットエラーレート（ＢＥＲ）を測定してグラフ化すると、図５に示すようなものとなる。（ａ）は例１を、（ｂ）は例２をそれぞれ示す。横軸は位相、縦軸はＢＥＲである。入力されたデータとクロックの位相条件によって、（ａ），（ｂ）に示すように特性の異なるＢＥＲが得られる。

このようなＢＥＲ特性をＱファクタ変換器１２によりＱ値に変換する。ＢＥＲからＱ値への変換は非特許文献１を参考にして求めた。図６は得られたＱ値の例を示す図で、クロック位相対Ｑ値の例を示す図である。横軸はクロック位相、縦軸はＱ値である。図６の（ａ）は図５の（ａ）に、図６の（ｂ）は図５の（ｂ）にそれぞれ対応している。

位相演算部１１では、上述のようにして得られたＱ値の線形近似直線を求める。図６の（ａ）に示すように、クロック位相の小さい方の近似直線の傾きが正、クロック位相の大きい方の近似直線の傾きが負の場合には、近似直線の交点（図の点Ｍ）をクロック位相の最適値としてディレイコントローラ２にクロック位相最適値を設定する。

これに対して図６の（ｂ）に示すようにクロック位相の小さい方の近似直線の傾きが負、クロック位相の大きい方の近似直線の傾きが正の場合には、近似直線の交点Ｎを求め、周波数モニタ１０から得られる周期の１／２を引いた値をクロック位相の最適値として、ディレイコントローラ２にクロック位相最適値を設定する。但し、周期Ｔの１／２を引いた値が負になる場合には、周期Ｔの１／２を足した値をクロック位相の最適値として、ディレイコントローラ２に当該クロック位相最適値を設定する。

Ｑ値を用いるようにすれば、図７の（ａ）に示すようにクロック位相に対するＢＥＲに歪みのある場合でも、図７の（ｂ）に示すようにＱ値に変換すれば、近似直線でフィッティングできるため、その交点からクロック位相の最適値を算出することができる。

この実施の形態例によれば、クロック位相に対するＢＥＲに歪みのある場合でも、ＢＥＲをＱ値に変換しているので、近似直線でフィッティングすることができため、クロック位相の最適値を容易に算出することができる。

上述の実施の形態例では、位相クロックに同期してデータを伝送する場合におけるＢＥＲを算出する場合について説明したが、本発明はこれに限らず、クロックのタイミングでデータを再生する回路全てに応用することができる。

以上、説明したように、本発明によれば、可変範囲１周期のディレイ回路１個でクロック位相オートサーチを実現することができる。また、クロック位相オートサーチ時間を短縮することができる。

本発明の一実施の形態例を示すブロック図である。クロック位相対ＢＥＲの第１の例を示す図である。クロック位相対ＢＥＲの第２の例を示す図である。本発明の他の実施の形態例を示すブロック図である。クロック位相対ＢＥＲの例を示す図である。クロック位相対Ｑ値の例を示す図である。ＢＥＲとＱ値の関係を示す図である。ビット誤り率測定器の構成例を示すブロック図である。データとクロックの関係を説明する図である。Ｄ−ＦＦに入力されるデータとクロックのタイミングを示す図である。

符号の説明

１ディレイ回路
２ディレイコントローラ
３Ｄタイプフリップフロップ（Ｄ−ＦＦ）
４基準データパターン発生器
５ＸＯＲゲート
６ビットエラーカウンタ
１０周波数モニタ
１１位相演算部

Claims

クロックをディレイ回路により遅延させ、このクロックのタイミングにより、データを再生しそのデータのビットエラー数又はビットエラーレートを求めるビット誤り率測定器において、
前記クロックの周波数を測定してその周期を求める周波数モニタと、
該周波数モニタで求めた周期と前記ビットエラー数又はビットエラーレートによりクロックの位相の最適値を求める位相演算部と、
該位相演算部で求めた前記最適値により、前記ディレイ回路の遅延量を設定するディレイコントローラと、
を有することを特徴とするビット誤り率測定器。
データを入力端子に受けてクロックによりそのデータを再生するデータ再生回路と、
クロックを遅延させて前記データ再生回路のクロック入力端子に与えるディレイ回路と、
該ディレイ回路の遅延量を制御するディレイコントローラと、
入力データに対応する基準データパターンを発生する基準データパターン発生器と、
前記データ再生回路の出力をその一方の入力端子に、前記基準データパターン発生器からの基準データパターンを他方の入力端子に受けてその排他的論理和をとる論理回路と、
該論理回路の出力をカウントするビットエラーカウンタと、
該ビットエラーカウンタの出力を受けてクロック位相の最適値を計算し、その出力を前記ディレイコントローラに与える位相演算部と、
前記クロックを入力して求めた周波数から周期を算出し、その周期を前記ディレイコントローラ及び前記位相演算部に与える周波数モニタと、
を有することを特徴とするビット誤り率測定器。
前記位相演算部は、ビットエラーレートの近似直線が所定の閾値を上から下へ、及び下から上へ横切る点を基にクロック位相の最適値を算出することを特徴とする請求項１又は２記載のビット誤り率測定器。
前記位相演算部は、ビットエラーレートからＱ値を算出し、算出したＱ値からクロックの位相を求めることを特徴とする請求項１又は２記載のビット誤り率測定器。
前記位相演算部は、Ｑ値に基づき互いに交わる２つの近似直線を求め、これら得られた２つのＱ値の近似直線が互いに交わる点のクロック位相を基にクロック位相の最適値を算出することを特徴とする請求項４記載のビット誤り率測定器。