JP2007151340A

JP2007151340A - 昇降圧型スイッチングレギュレータ

Info

Publication number: JP2007151340A
Application number: JP2005344177A
Authority: JP
Inventors: Koichi Hagino; 浩一萩野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2005-11-29
Filing date: 2005-11-29
Publication date: 2007-06-14
Also published as: CN101018014B; US7619400B2; CN101018014A; US20070120546A1

Abstract

【課題】１つのＰＷＭコンパレータと１つの誤差増幅回路で構成してコストの低減を図ることができる昇降圧型スイッチングレギュレータを得る。
【解決手段】入力側切換回路３、出力側切換回路６及び検出回路７を備えることによって、降圧動作モードで作動している状態で、出力電圧Ｖｏｕｔが低下した場合は、ＰＷＭコンパレータ５の出力信号ＩＬＸＢがローレベルのパルス幅を増加して降圧用の第１のスイッチング素子Ｍ１のオン時間が長くなるようにすることで出力電圧Ｖｏｕｔを上昇させるように作動し、第１のスイッチング素子Ｍ１を１００％オンにしてもまだ不足の場合は、前記したように昇圧動作モードに自動的に切り換わり、更に出力電圧Ｖｏｕｔを上昇させるようにした。
【選択図】図１

Description

本発明は、各種電子機器に一定電圧の直流電力を供給するスイッチングレギュレータに関し、特に入力電圧の変化に応じて昇圧動作と降圧動作を自動的に切り換えて行う昇降圧型スイッチングレギュレータに関する。

従来、降圧型ＤＣ−ＤＣコンバータと昇圧型ＤＣ−ＤＣコンバータを備え、入力電圧が出力電圧より大きい場合は降圧型ＤＣ−ＤＣコンバータを作動させ、入力電圧が出力電圧より小さい場合は昇圧型ＤＣ−ＤＣコンバータを作動させるようにして、入力電圧の如何にかかわらず、常に所定の電圧を出力するようにしたいわゆる昇降圧型スイッチングレギュレータが知られている。
図５は、従来の昇降圧型スイッチングレギュレータの例を示した回路図であり（例えば、特許文献１参照。）、図６は、図５の各部の波形例を示したタイミングチャートである。
図５及び図６において、信号Ａは、図示されていない誤差増幅回路から出力された信号であり、基準電圧と出力電圧に比例した電圧の差分を増幅したエラー信号である。信号Ｂは電圧Ｖ２であり、信号Ｃは該電圧Ｖ２よりも小さい電圧Ｖ１である。発振回路１１０は、図６に示すように、電圧Ｖ１を下限に電圧Ｖ２を上限にした三角波信号Ｇを発生する。

演算増幅回路１１６は、三角波信号Ｇの上限電圧Ｖ２を基準電圧とした反転増幅回路を構成している。抵抗Ｒ１０１とＲ１０２の値を同じにすると、信号Ｄの波形は、図６に示すように、電圧Ｖ２を基準に前記エラー信号Ａを反転した信号波形となる。
ＰＷＭコンパレータ１１２の一方の入力端にはエラー信号Ａが入力されており、他方の入力端には発振回路１１０の出力信号である三角波信号Ｇが入力されている。また、ＰＷＭコンパレータ１１４の一方の入力端には演算増幅回路１１６の出力信号Ｄが入力されており、他方の入力端には、ＰＷＭコンパレータ１１２と同様、発振回路１１０からの三角波信号Ｇが入力されている。

スイッチングレギュレータが降圧動作を行う場合は、ＮＭＯＳトランジスタＳ１０２はオフしており、ＮＭＯＳトランジスタＳ１０１だけがオン／オフ動作を行う。また、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも大きいほどＮＭＯＳトランジスタＳ１０１がオンする時間は短く、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔに近づくに連れてＮＭＯＳトランジスタＳ１０１がオンする時間は長くなる。
また、スイッチングレギュレータが昇圧動作を行う場合は、ＮＭＯＳトランジスタＳ１０１はオンしており、ＮＭＯＳトランジスタＳ１０２だけがオン／オフ動作を行う。また、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも小さいほどＮＭＯＳトランジスタＳ１０２がオンする時間は長く、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔに近づくに連れてＮＭＯＳトランジスタＳ１０２がオンする時間は短くなる。

ＰＷＭコンパレータ１１２は、エラー信号Ａと三角波信号Ｇの電圧を比較する。エラー信号Ａが三角波信号Ｇよりも電圧が大きい場合はハイレベルの信号Ｆを、エラー信号Ａが三角波信号Ｇよりも電圧が小さい場合はローレベルの信号Ｆをそれぞれ出力する。ＰＷＭコンパレータ１１４は、演算増幅回路１１６の出力信号Ｄと三角波信号Ｇとの電圧を比較する。三角波信号Ｇの電圧が出力信号Ｄよりも大きい場合はハイレベルの信号Ｅを、三角波信号Ｇの電圧が出力信号Ｄよりも小さい場合はローレベルの信号Ｅをそれぞれ出力する。
エラー信号Ａが三角波信号Ｇの電圧範囲内に有る場合は、ＰＷＭコンパレータ１１２の出力信号Ｆとしてパルス信号が出力され、ＮＭＯＳトランジスタＳ１０１をオン／オフ制御して降圧動作を行う。なお、この期間では、演算増幅回路１１６の出力信号Ｄは三角波信号Ｇの上限電圧Ｖ２を超えているため、ＰＷＭコンパレータ１１４の出力信号Ｅはローレベルとなり、ＮＭＯＳトランジスタＳ１０２はオフしている。

エラー信号Ａが三角波信号Ｇの上限電圧Ｖ２以上になると、ＰＷＭコンパレータ１１２の出力信号Ｆはハイレベルになり、ＮＭＯＳトランジスタＳ１０１をオンさせるのに対して、演算増幅回路１１６の出力信号Ｄが三角波信号Ｇの電圧範囲内に入ることから、ＰＷＭコンパレータ１１４は、出力信号Ｅがパルス信号となりＮＭＯＳトランジスタＳ１０２をオン／オフ制御して昇圧動作を行う。
このように、入力電圧Ｖｉｎに応じて降圧動作と昇圧動作を自動的に切り換えて出力電圧Ｖｏｕｔを所定の電圧に制御することができる。
特許第３４４０３１４号公報

しかし、従来の回路では、降圧用スイッチング素子Ｓ１０１を制御するためのＰＷＭコンパレータ１１２と昇圧用スイッチング素子Ｓ１０２を制御するためのＰＷＭコンパレータ１１４の２つのＰＷＭコンパレータが必要であった。
更に、昇圧用のＰＷＭコンパレータ１１４に入力するために、エラー信号Ａを三角波信号Ｇの上限電圧Ｖ２を基準に反転させるために、通常の誤差増幅回路の他に演算増幅回路１１６を追加する必要であった。
ＰＷＭコンパレータや演算増幅回路はアナログ回路であり、高精度の素子を数多く使用するため、回路規模が大きくなりコストの増大を招く要因となっていた。

本発明は、上記のような問題を解決するためになされたものであり、１つのＰＷＭコンパレータと１つの誤差増幅回路で構成してコストの低減を図ることができる昇降圧型スイッチングレギュレータを得ることを目的とする。

この発明に係る昇降圧型スイッチングレギュレータは、入力された制御信号に応じて入力電圧を昇圧又は降圧して所定の出力電圧を生成し出力する昇降圧部と、該出力電圧に比例した電圧値と所定の基準電圧との電圧差を増幅し、該増幅して得られた電圧と所定の三角波信号とを電圧比較し該比較結果に応じて前記昇降圧部に対して昇圧又は降圧動作を行わせる制御部とを備えた昇降圧型スイッチングレギュレータにおいて、
前記制御部は、
前記比較結果から前記増幅して得られた電圧が前記三角波の上限電圧を超えたか否かの検出を行い、該検出結果を示す制御信号を生成して出力する検出回路部と、
前記比例電圧と前記基準電圧との電圧差を増幅して出力する誤差増幅回路部と、
該誤差増幅回路部の出力信号と前記三角波信号との電圧比較を行い、該比較結果を示す２値の信号を生成して出力する電圧比較回路部と、
前記検出回路部からの制御信号に応じて、前記比例電圧及び前記基準電圧を入れ換えて前記誤差増幅回路部の各入力端に出力する入力側切換回路部と、
前記検出回路部からの制御信号に応じて、前記昇降圧部に対して、電圧比較回路部の出力信号に基づく前記昇圧動作又は降圧動作を切り換えて行わせる出力側切換回路部と、
を備えるものである。

具体的には、前記検出回路部は、前記昇降圧部が降圧動作を行っている際に、前記三角波信号の１周期の間に、前記誤差増幅回路部の出力信号の電圧が前記三角波信号の電圧よりも大きいことを示す信号が前記電圧比較回路部から出力されると、前記入力側切換回路部に対して、入力された前記比例電圧及び前記基準電圧を入れ換えて前記誤差増幅回路部の各入力端に出力させると共に、前記出力側切換回路部に対して、前記昇降圧部の動作モードを降圧動作から昇圧動作に切り換えさせるようにした。

また、前記検出回路部は、前記昇降圧部が昇圧動作を行っている際に、前記三角波信号の１周期の間に、前記誤差増幅回路部の出力信号の電圧が前記三角波信号の電圧よりも大きいことを示す信号が前記電圧比較回路部から出力されると、前記入力側切換回路部に対して、入力された前記比例電圧及び前記基準電圧を入れ換えて前記誤差増幅回路部の各入力端に出力させると共に、前記出力側切換回路部に対して、前記昇降圧部の動作モードを昇圧動作から降圧動作に切り換えさせるようにした。

また、前記検出回路部は、
前記基準電圧と前記比例電圧の電圧比較を行い、該比較結果を示す信号を生成して出力するコンパレータと、
前記三角波信号に同期したクロックパルスを生成して出力するクロックパルス生成回路と、
前記クロックパルスの１周期の間に、前記三角波信号の電圧が前記誤差増幅回路部の出力信号の電圧よりも大きいことを示す信号が前記電圧比較回路部から出力されたか否かの検出を行い、該検出結果を示す信号を生成して前記制御信号として出力する信号検出回路と、
を備え、
前記信号検出回路は、前記クロックパルスの１周期の間に、前記三角波信号の電圧が前記誤差増幅回路部の出力信号の電圧よりも大きいことを示す信号が前記電圧比較回路部から出力されなかった場合は、前記コンパレータの出力信号を前記制御信号として出力するようにした。

また、前記検出回路部、入力側切換回路部及び出力側切換回路部は、デジタル回路で構成されるようにした。

本発明の昇降圧型スイッチングレギュレータによれば、デジタル回路で構成可能な入力側切換回路部、出力側切換回路部及び検出回路部を備えることによって、誤差増幅回路部とＰＷＭコンパレータをなす電圧比較回路部を１つずつ設けることによって昇降圧動作を行うことができるため、アナログ回路で構成しなくてはならない誤差増幅回路とＰＷＭコンパレータを少なくすることができ、集積化を行った場合における回路スペースの縮小及びチップ面積の小型化を図ることができ、コストダウンを図ることができる。

また、前記電圧比較回路部から前記誤差増幅回路部の出力信号の電圧が前記三角波信号の電圧よりも大きいことを示す信号の有無を、三角波信号の１周期の間で検出し、しかも昇降圧動作の切り換えまで行うため、昇降圧動作の切り換えをスムースに行うことができ、該切り換えに伴う出力電圧の変動も小さくすることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における昇降圧型スイッチングレギュレータの回路例を示した図である。
図１において、昇降圧型スイッチングレギュレータ１は、入力電圧として入力端子ＩＮに入力された電源電圧Ｖｄｄを自動的に昇圧又は降圧して所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する。
昇降圧型スイッチングレギュレータ１は、降圧動作時に電源電圧Ｖｄｄの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなる第１のスイッチング素子Ｍ１と、ＮＭＯＳトランジスタからなる降圧動作時における同期整流用の第２のスイッチング素子Ｍ２と、昇圧動作時に電源電圧Ｖｄｄの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなる第３のスイッチング素子Ｍ３と、ＮＭＯＳトランジスタからなる昇圧動作時における同期整流用の第４のスイッチング素子Ｍ４とを備えている。

更に、昇降圧型スイッチングレギュレータ１は、基準電圧発生回路２、出力電圧検出用の抵抗Ｒ１，Ｒ２、インダクタＬ、コンデンサＣ、入力側切換回路３、誤差増幅回路４、発振回路ＯＳＣ、ＰＷＭコンパレータ５、出力側切換回路６及び検出回路７を備えている。なお、第１〜第４の各スイッチング素子Ｍ１〜Ｍ４、インダクタＬ及びコンデンサＣは昇降圧部をなし、基準電圧発生回路２、出力電圧検出用の抵抗Ｒ１，Ｒ２、入力側切換回路３、誤差増幅回路４、発振回路ＯＳＣ、ＰＷＭコンパレータ５、出力側切換回路６及び検出回路７は制御部をなす。また、入力側切換回路３は入力側切換回路部を、誤差増幅回路４は誤差増幅回路部を、ＰＷＭコンパレータ５は電圧比較回路部を、出力側切換回路６は出力側切換回路部を、検出回路７は検出回路部をそれぞれなす。

また、図１の昇降圧型スイッチングレギュレータ１において、インダクタＬ及びコンデンサＣを除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、第１〜第４の各スイッチング素子、インダクタＬ及びコンデンサＣを除く各回路を１つのＩＣに集積するようにしてもよい。
基準電圧発生回路２は、所定の基準電圧Ｖｒｅｆを生成して出力し、出力電圧検出用の抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し出力する。また、入力側切換回路３は、入力された基準電圧Ｖｒｅｆ及び分圧電圧Ｖｆｂを、入力された制御信号に応じた２つの出力端からそれぞれ出力し、誤差増幅回路４は、入力側切換回路３の対応する各出力端に入力端が対応して接続され、入力された分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとの電圧差を増幅して出力信号ＥＡｏを生成し出力する。

また、発振回路ＯＳＣは、所定の三角波信号ＴＲＩＷを生成して出力し、ＰＷＭコンパレータ５は、誤差増幅回路４の出力信号ＥＡｏと該三角波信号ＴＲＩＷからＰＷＭ制御を行うためのパルス信号ＩＬＸＢを生成して出力する。出力側切換回路６は、入力された制御信号に応じて、ＰＷＭコンパレータ５から出力されたパルス信号ＩＬＸＢを、第１及び第２の各スイッチ素子Ｍ１，Ｍ２、又は第３及び第４の各スイッチ素子Ｍ３，Ｍ４にそれぞれ出力する。検出回路７は、誤差増幅回路４の出力信号ＥＡｏの電圧が三角波信号ＴＲＩＷの上限電圧を超えたか否かの検出を行い、出力信号ＥＡｏの電圧が三角波信号ＴＲＩＷの上限電圧を超えているか否かに応じて、入力側切換回路３及び出力側切換回路６の切換制御をそれぞれ行う。

また、出力側切換回路６は、ＮＡＮＤ回路ＮＡ１，ＮＡ２、ＮＯＲ回路ＮＲ１及びインバータＩＮＶ１，ＩＮＶ２で構成され、検出回路７は、第１及び第２の各コンパレータＣＭＰ１，ＣＭＰ２、Ｄフリップフロップである第１〜第３の各フリップフロップＦＦ１〜ＦＦ３、ＮＯＲ回路ＮＲ２及びインバータＩＮＶ３，ＩＮＶ４で構成されている。なお、第１のコンパレータＣＭＰ１はコンパレータを、第２のコンパレータＣＭＰ２及びインバータＩＮＶ３はクロックパルス生成回路を、第１〜第３の各フリップフロップＦＦ１〜ＦＦ３及びＮＯＲ回路ＮＲ２は信号検出回路をそれぞれなす。
電源電圧Ｖｄｄと接地電圧との間には第１及び第２の各スイッチング素子Ｍ１，Ｍ２が直列に接続され、第１及び第２の各スイッチング素子Ｍ１，Ｍ２の接続部と出力端子ＯＵＴとの間には、インダクタＬと第３のスイッチング素子Ｍ３が直列に接続されている。インダクタＬと第３のスイッチング素子Ｍ３との接続部と接地電圧との間には第４のスイッチング素子Ｍ４が接続されている。

出力端子ＯＵＴと接地電圧との間には、コンデンサＣが接続されると共に抵抗Ｒ１及びＲ２が直列に接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧Ｖｆｂが出力される。
入力側切換回路３において、入力端Ａｉには基準電圧Ｖｒｅｆが、入力端Ｂｉには分圧電圧Ｖｆｂがそれぞれ入力され、制御信号入力端Ｓｅには検出回路７からの制御信号ＢＯＳＥＬが入力されている。また、入力側切換回路３において、出力端Ａｏは誤差増幅回路４の非反転入力端に、出力端Ｂｏは誤差増幅回路４の反転入力端にそれぞれ接続されている。

誤差増幅回路４の出力信号ＥＡｏはＰＷＭコンパレータ５の反転入力端に入力され、ＰＷＭコンパレータ５の非反転入力端には発振回路ＯＳＣからの三角波信号ＴＲＩＷが入力されている。ＰＷＭコンパレータ５の出力信号ＩＬＸＢは、出力側切換回路６及び検出回路７にそれぞれ出力される。
ＰＷＭコンパレータ５の出力信号ＩＬＸＢは、ＮＡＮＤ回路ＮＡ１及びＮＡ２の各一方の入力端にそれぞれ入力され、ＮＡＮＤ回路ＮＡ１の他方の入力端には検出回路７からの制御信号ＢＯＳＥＬが入力されている。また、ＮＡＮＤ回路ＮＡ２の他方の入力端には、インバータＩＮＶ１を介して制御信号ＢＯＳＥＬが入力されている。ＮＡＮＤ回路ＮＡ１の出力端はＮＯＲ回路ＮＲ１の一方の入力端に接続され、ＮＯＲ回路ＮＲ１の出力端は、第３及び第４の各スイッチング素子Ｍ３，Ｍ４のゲートにそれぞれ接続されている。ＮＡＮＤ回路ＮＡ２の出力端は、インバータＩＮＶ２を介して第１及び第２の各スイッチング素子Ｍ１，Ｍ２のゲートにそれぞれ接続されている。

検出回路７において、コンパレータＣＭＰ１の非反転入力端には基準電圧Ｖｒｅｆが入力され、コンパレータＣＭＰ１の反転入力端には分圧電圧Ｖｆｂが入力されている。コンパレータＣＭＰ１の出力信号Ｓｏ１は、フリップフロップＦＦ３のデータ入力端Ｄに入力されている。コンパレータＣＭＰ２の反転入力端には三角波信号ＴＲＩＷが入力され、コンパレータＣＭＰ２の非反転入力端には三角波ＴＲＩＷの下限電圧よりも僅かに大きい所定の電圧ＶＤＴＣが入力されており、コンパレータＣＭＰ２の出力端からは、三角波信号ＴＲＩＷに同期したクロック信号ＤＴＣＫが出力される。

クロック信号ＤＴＣＫは、フリップフロップＦＦ２のクロック入力端ＣＫ及びＮＯＲ回路ＮＲ２の一方の入力端に入力されると共に、インバータＩＮＶ３を介してフリップフロップＦＦ１のクロック入力端ＣＫに入力されている。
フリップフロップＦＦ１において、データ入力端Ｄ及びセット入力端ＳＢにはそれぞれ電源電圧Ｖｄｄが入力されており、リセット入力端ＲＢには、インバータＩＮＶ４を介してＰＷＭコンパレータ５の出力信号ＩＬＸＢが入力されている。フリップフロップＦＦ１の出力端ＱＢはフリップフロップＦＦ２のデータ入力端Ｄに接続され、フリップフロップＦＦ２の出力端ＱはＮＯＲ回路ＮＲ２の他方の入力端に接続されている。ＮＯＲ回路ＮＲ２の出力端はフリップフロップＦＦ３のクロック入力端ＣＫに接続され、フリップフロップＦＦ３の出力端Ｑから制御信号ＢＯＳＥＬが出力される。

図２は、入力側切換回路３の内部回路例を示した図である。
図２において、入力側切換回路３は、４つのアナログスイッチＡＳ１〜ＡＳ４及びインバータＩＮＶ５で構成されている。入力端Ａｉと出力端Ａｏとの間にはアナログスイッチＡＳ１が、入力端Ｂｉと出力端Ｂｏとの間にはアナログスイッチＡＳ２がそれぞれ接続されている。また、入力端Ａｉと出力端Ｂｏとの間にはアナログスイッチＡＳ３が、入力端Ｂｉと出力端Ａｏとの間にはアナログスイッチＡＳ４がそれぞれ接続されている。アナログスイッチＡＳ１及びＡＳ２の各制御電極には、インバータＩＮＶ５を介して制御信号ＢＯＳＥＬがそれぞれ入力されている。また、アナログスイッチＡＳ３及びＡＳ４の各制御電極には、制御信号ＢＯＳＥＬがそれぞれ入力されている。

図３は、制御信号ＢＯＳＥＬに対するアナログスイッチＡＳ１〜ＡＳ４の各動作を示した図である。
図３で示しているように、制御信号ＢＯＳＥＬがハイレベルのときはアナログスイッチＡＳ１及びＡＳ２はそれぞれオフして遮断状態になると共にアナログスイッチＡＳ３及びＡＳ４はそれぞれオンして導通状態になる。これに対して、制御信号ＢＯＳＥＬがローレベルのときはアナログスイッチＡＳ１及びＡＳ２はそれぞれオンして導通状態になると共にアナログスイッチＡＳ３及びＡＳ４はそれぞれオフして遮断状態になる。

すなわち、制御信号ＢＯＳＥＬがハイレベルのときは、入力端Ａｉに入力された基準電圧Ｖｒｅｆが出力端Ｂｏから出力されると共に入力端Ｂｉに入力された分圧電圧Ｖｆｂが出力端Ａｏから出力される。このため、誤差増幅回路４において、非反転入力端に分圧電圧Ｖｆｂが、反転入力端に基準電圧Ｖｒｅｆがそれぞれ入力される。また、制御信号ＢＯＳＥＬがローレベルのときは、入力端Ａｉに入力された基準電圧Ｖｒｅｆが出力端Ａｏから出力されると共に入力端Ｂｉに入力された分圧電圧Ｖｆｂが出力端Ｂｏから出力される。このため、誤差増幅回路４において、反転入力端に分圧電圧Ｖｆｂが、非反転入力端に基準電圧Ｖｒｅｆがそれぞれ入力される。

このような構成において、図４は、図１の各部の信号の波形例を示したタイミングチャートであり、図４を参照しながら図１の回路の動作について説明する。
検出回路７におけるコンパレータＣＭＰ２の各入力端には、三角波信号ＴＲＩＷと電圧ＶＤＴＣがそれぞれ対応して入力されており、コンパレータＣＭＰ２の出力端からは、昇降圧動作に関係なく三角波信号ＴＲＩＷに同期したクロック信号ＤＴＣＫが常時出力されている。更に、クロック信号ＤＴＣＫをインバータＩＮＶ３で反転したクロック信号ＤＴＣＫＢも生成されている。
図４の左端からＡ点までは、昇降圧型スイッチングレギュレータ１は、電源電圧Ｖｄｄを降圧して定格電圧を生成する降圧動作モードで安定した動作を行っており、誤差増幅回路４の出力信号ＥＡｏは一定である。この状態では、基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂがほぼ等しくなっており、コンパレータＣＭＰ１の出力信号Ｓｏ１の信号レベルは不定である。

一方、入力電圧である電源電圧Ｖｄｄの低下や出力端子ＯＵＴから出力される出力電流ｉｏの増加等が原因で、出力電圧Ｖｏｕｔが定格出力電圧よりも低下すると、図４のＡ点より右側の領域に移行する。降圧動作モードでは、検出回路７から出力される制御信号ＢＯＳＥＬはローレベルになっており、入力側切換回路３を介して、誤差増幅回路４の非反転入力端には基準電圧Ｖｒｅｆが、誤差増幅回路４の反転入力端には分圧電圧Ｖｆｂがそれぞれ入力されている。このため、分圧電圧Ｖｆｂが低下すると、誤差増幅回路４の出力信号ＥＡｏの電圧は上昇する。

誤差増幅回路４の出力信号ＥＡｏの電圧が上昇するにしたがって、ＰＷＭコンパレータ５の出力信号ＩＬＸＢがローレベルである時間が長くなる。ＮＡＮＤ回路ＮＡ２の一方の入力端は、インバータＩＮＶ１を介して制御信号ＢＯＳＥＬが入力されていることからハイレベルになっている。このため、ＰＷＭコンパレータ５の出力信号ＩＬＸＢは、ＮＡＮＤ回路ＮＡ２とインバータＩＮＶ２を通って第１及び第２の各スイッチング素子Ｍ１，Ｍ２の各ゲートに入力される。すなわち、ＰＷＭコンパレータ５の出力信号ＩＬＸＢがローレベルである期間が長くなると、降圧用スイッチング素子である第１のスイッチング素子Ｍ１のオン時間が長くなり、出力電圧Ｖｏｕｔが上昇する。なお、出力信号ＢＯＳＥＬがローレベルのときは、ＰＷＭコンパレータ４の出力信号ＩＬＸＢに関係なく、ＮＡＮＤ回路ＮＡ１の出力端はハイレベルとなり、該ハイレベルの信号は、ＮＯＲ回路ＮＲ１で信号レベルが反転されて第３及び第４の各スイッチング素子Ｍ３，Ｍ４の各ゲートに入力され、第４のスイッチング素子Ｍ４はオフして遮断状態になり、第３のスイッチング素子Ｍ３はオンして導通状態になる。

フリップフロップＦＦ１は、データ入力端Ｄに電源電圧Ｖｄｄが常時入力されており、クロック入力端ＣＫにインバータＩＮＶ３から三角波信号ＴＲＩＷに同期したクロック信号ＤＴＣＫＢが入力されていることから、クロック信号ＤＴＣＫＢがハイレベルに立ち上がるごとに、出力端ＱＢをローレベルにする。しかし、フリップフロップＦＦ１のリセット入力端ＲＢにはＰＷＭコンパレータ５の出力信号ＩＬＸＢの信号レベルを反転した信号が入力されているため、フリップフロップＦＦ１の出力端ＱＢからは、図４で示すように、クロック信号ＤＴＣＫＢの立ち上がりでローレベルとなり、ＰＷＭコンパレータ５の出力信号ＩＬＸＢの立ち上がりでハイレベルに戻るクロック信号が出力される。

フリップフロップＦＦ２のデータ入力端Ｄには、フリップフロップＦＦ１の出力端ＱＢから出力された信号が入力されており、フリップフロップＦＦ２のクロック入力端ＣＫには、クロック信号ＤＴＣＫが入力されている。図４のＦＦ１のＱＢで示すように、クロック信号ＤＴＣＫが立ち上がる時点では、フリップフロップＦＦ１の出力端ＱＢは、ＰＷＭコンパレータ５の出力信号ＩＬＸＢによって常にハイレベルに戻されている。このため、フリップフロップＦＦ２の出力端Ｑからは図４のＦＦ２のＱで示すようにハイレベルの信号が出力されている。なお、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも小さくなるため、検出回路７のコンパレータＣＭＰ１の出力信号Ｓｏ１はハイレベルになる。

誤差増幅回路４の出力信号ＥＡｏが三角波信号ＴＲＩＷの上限電圧を超えると、ＰＷＭコンパレータ５の出力信号ＩＬＸＢはローレベルのままとなり、フリップフロップＦＦ１の出力端ＱＢをハイレベルに戻すことができなくなる。すなわち、クロック信号ＤＴＣＫがハイレベルに変化する時点のフリップフロップＦＦ１の出力端ＱＢはローレベルである。このため、フリップフロップＦＦ２の出力端Ｑは、クロック信号ＤＴＣＫの立ち上がりでローレベルに反転し、該信号がＮＯＲ回路ＮＲ２を介してフリップフロップＦＦ３のクロック入力端ＣＫに入力される。このことから、フリップフロップＦＦ３の出力端Ｑからは、データ入力端Ｄに入力されているコンパレータＣＭＰ１の出力信号Ｓｏ１の信号レベルが出力される。すなわち、制御信号ＢＯＳＥＬはローレベルからハイレベルに変化して、電源電圧Ｖｄｄを昇圧して定格電圧を生成する昇圧動作モードに移行する。

制御信号ＢＯＳＥＬがハイレベルになると、入力側切換回路３の内部接続が切り換わり、誤差増幅回路４の非反転入力端には分圧電圧Ｖｆｂが、誤差増幅回路４の反転入力端には基準電圧Ｖｒｅｆがそれぞれ入力されることから、誤差増幅回路４の出力信号ＥＡｏは上昇から下降に転じ、三角波信号ＴＲＩＷと交わる電圧領域に戻る。この結果、ＰＷＭコンパレータ５は、パルス信号をなす出力信号ＩＬＸＢを出力するようになる。制御信号ＢＯＳＥＬがハイレベルになると、出力側切換回路６のＮＡＮＤ回路ＮＡ１のゲートが開くため、出力信号ＩＬＸＢは、ＮＡＮＤ回路ＮＡ１とＮＯＲ回路ＮＲ１を通って、昇圧用スイッチング素子である第３及び第４の各スイッチング素子のそれぞれのゲートに入力される。このため、昇降圧型スイッチングレギュレータ１は、昇圧動作を開始する。また、制御信号ＢＯＳＥＬがハイレベルのときは、出力信号ＩＬＸＢに関係なく、ＮＡＮＤ回路ＮＡ２の出力端はハイレベルになり、第１のスイッチング素子Ｍ１はオンして導通状態になり、第２のスイッチング素子Ｍ２はオフして遮断状態になる。

図４のＢ点で出力電圧Ｖｏｕｔが定格電圧に戻ると、基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂはほぼ等しくなるため、コンパレータＣＭＰ１の出力信号Ｓｏ１は再び不定になる。
なお、昇圧動作モード時に誤差増幅回路４の出力信号ＥＡｏが三角波信号ＴＲＩＷの下限電圧以下まで低下した場合は、ＰＷＭコンパレータ５の出力信号ＩＬＸＢはハイレベルになってしまう。昇圧動作モードでは、降圧用スイッチング素子である第１のスイッチング素子Ｍ１はオンしているため、昇圧用スイッチング素子である第４のスイッチング素子Ｍ４のオン状態が継続されると、電源電圧ＶｄｄをインダクタＬで接地電圧にショートさせた状態になる。このような状態の発生を避けるため、ＮＯＲ回路ＮＲ１の他方の入力にはクロック信号ＤＴＣＫが入力されており、ＰＷＭコンパレータ５の出力信号ＩＬＸＢがハイレベルになっても、ＮＯＲ回路ＮＲ１は、三角波信号ＴＲＩＷの１周期に１回、昇圧用スイッチング素子である第４のスイッチング素子Ｍ４をオフさせるパルスを出力する。

また、前記説明では、降圧動作モードから昇圧動作モードに移る過程を例にして説明したが、逆に昇圧動作モード時に、出力電圧Ｖｏｕｔが上昇した場合は、ＰＷＭコンパレータ５の出力信号ＩＬＸＢはハイレベルの時間が短くなり、ハイレベルの時間が０％になっても不足の場合、例えば、三角波信号ＴＲＩＷの１周期の間、該不足した状態が続く場合は降圧動作モードに切り換わるように作動する。ただし、この場合は、コンパレータＣＭＰ１の出力信号Ｓｏ１はローレベルであることから、昇圧動作モードから降圧動作モードに切り換わるときには、制御信号ＢＯＳＥＬはハイレベルからローレベルに立ち下がる。

このように、本第１の実施の形態における昇降圧型スイッチングレギュレータは、入力側切換回路３、出力側切換回路６及び検出回路７を備えることによって、降圧動作モードで作動している状態で、出力電圧Ｖｏｕｔが低下した場合は、ＰＷＭコンパレータ５の出力信号ＩＬＸＢがローレベルのパルス幅を増加して降圧用の第１のスイッチング素子Ｍ１のオン時間が長くなるようにすることで出力電圧Ｖｏｕｔを上昇させるように作動し、第１のスイッチング素子Ｍ１を１００％オンにしてもまだ不足の場合は、前記したように昇圧動作モードに自動的に切り換わり、更に出力電圧Ｖｏｕｔを上昇させるようにした。このことから、誤差増幅回路４とＰＷＭコンパレータ５をそれぞれ１つずつ使用することで昇降圧動作を行うことができ、追加した入力側切換回路３、出力側切換回路６及び検出回路７は、ほとんどがデジタル回路で構成することができるため、集積化した場合の回路スペースはアナログ回路を使用した場合よりも極めて小さくすることができ、チップの小型化と共にコストダウンも図ることができる。

本発明の第１の実施の形態における昇降圧型スイッチングレギュレータの回路例を示した図である。図１の入力側切換回路３の内部回路例を示した図である。制御信号ＢＯＳＥＬに対する図２のアナログスイッチＡＳ１〜ＡＳ４の各動作を示した図である。図１の各部の信号の波形例を示したタイミングチャートである。従来の昇降圧型スイッチングレギュレータの例を示した回路図である。図５の各部の波形例を示したタイミングチャートである。

符号の説明

１昇降圧型スイッチングレギュレータ
２基準電圧発生回路
３入力側切換回路
４誤差増幅回路
５ＰＷＭコンパレータ
６出力側切換回路
７検出回路
Ｍ１第１のスイッチング素子
Ｍ２第２のスイッチング素子
Ｍ３第３のスイッチング素子
Ｍ４第４のスイッチング素子
Ｒ１，Ｒ２抵抗
Ｌインダクタ
Ｃコンデンサ

Claims

入力された制御信号に応じて入力電圧を昇圧又は降圧して所定の出力電圧を生成し出力する昇降圧部と、該出力電圧に比例した電圧値と所定の基準電圧との電圧差を増幅し、該増幅して得られた電圧と所定の三角波信号とを電圧比較し該比較結果に応じて前記昇降圧部に対して昇圧又は降圧動作を行わせる制御部とを備えた昇降圧型スイッチングレギュレータにおいて、
前記制御部は、
前記比較結果から前記増幅して得られた電圧が前記三角波の上限電圧を超えたか否かの検出を行い、該検出結果を示す制御信号を生成して出力する検出回路部と、
前記比例電圧と前記基準電圧との電圧差を増幅して出力する誤差増幅回路部と、
該誤差増幅回路部の出力信号と前記三角波信号との電圧比較を行い、該比較結果を示す２値の信号を生成して出力する電圧比較回路部と、
前記検出回路部からの制御信号に応じて、前記比例電圧及び前記基準電圧を入れ換えて前記誤差増幅回路部の各入力端に出力する入力側切換回路部と、
前記検出回路部からの制御信号に応じて、前記昇降圧部に対して、電圧比較回路部の出力信号に基づく前記昇圧動作又は降圧動作を切り換えて行わせる出力側切換回路部と、
を備えることを特徴とする昇降圧型スイッチングレギュレータ。
前記検出回路部は、前記昇降圧部が降圧動作を行っている際に、前記三角波信号の１周期の間に、前記電圧比較回路部から前記誤差増幅回路部の出力信号の電圧が前記三角波信号の電圧よりも大きいことを示す信号が前記電圧比較回路部から出力されると、前記入力側切換回路部に対して、入力された前記比例電圧及び前記基準電圧を入れ換えて前記誤差増幅回路部の各入力端に出力させると共に、前記出力側切換回路部に対して、前記昇降圧部の動作モードを降圧動作から昇圧動作に切り換えさせることを特徴とする請求項１記載の昇降圧型スイッチングレギュレータ。
前記検出回路部は、前記昇降圧部が昇圧動作を行っている際に、前記三角波信号の１周期の間に、前記誤差増幅回路部の出力信号の電圧が前記三角波信号の電圧よりも大きいことを示す信号が前記電圧比較回路部から出力されると、前記入力側切換回路部に対して、入力された前記比例電圧及び前記基準電圧を入れ換えて前記誤差増幅回路部の各入力端に出力させると共に、前記出力側切換回路部に対して、前記昇降圧部の動作モードを昇圧動作から降圧動作に切り換えさせることを特徴とする請求項１又は２記載の昇降圧型スイッチングレギュレータ。
前記検出回路部は、
前記基準電圧と前記比例電圧の電圧比較を行い、該比較結果を示す信号を生成して出力するコンパレータと、
前記三角波信号に同期したクロックパルスを生成して出力するクロックパルス生成回路と、
前記クロックパルスの１周期の間に、前記三角波信号の電圧が前記誤差増幅回路部の出力信号の電圧よりも大きいことを示す信号が前記電圧比較回路部から出力されたか否かの検出を行い、該検出結果を示す信号を生成して前記制御信号として出力する信号検出回路と、
を備え、
前記信号検出回路は、前記クロックパルスの１周期の間に、前記三角波信号の電圧が前記誤差増幅回路部の出力信号の電圧よりも大きいことを示す信号が前記電圧比較回路部から出力されなかった場合は、前記コンパレータの出力信号を前記制御信号として出力することを特徴とする請求項２又は３記載の昇降圧型スイッチングレギュレータ。
前記検出回路部、入力側切換回路部及び出力側切換回路部は、デジタル回路で構成されることを特徴とする請求項１、２、３又は４記載の昇降圧型スイッチングレギュレータ。