[go: up one dir, main page]

JP2007115958A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2007115958A
JP2007115958A JP2005306953A JP2005306953A JP2007115958A JP 2007115958 A JP2007115958 A JP 2007115958A JP 2005306953 A JP2005306953 A JP 2005306953A JP 2005306953 A JP2005306953 A JP 2005306953A JP 2007115958 A JP2007115958 A JP 2007115958A
Authority
JP
Japan
Prior art keywords
semiconductor device
test pad
electrode
electrically connected
land
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005306953A
Other languages
English (en)
Inventor
Terunao Hanaoka
輝直 花岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2005306953A priority Critical patent/JP2007115958A/ja
Priority to US11/550,992 priority patent/US20070090356A1/en
Publication of JP2007115958A publication Critical patent/JP2007115958A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0392—Methods of manufacturing bonding areas involving a specific sequence of method steps specifically adapted to include a probing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

【課題】小型化が可能で、かつ、信頼性の高い半導体装置を提供する。
【解決手段】半導体装置は、複数の電極１４を有する半導体基板１０と、半導体基板１０の電極１４が形成された面に設けられてなり、半導体基板１０と対向する第１の面１８とは反対側の第２の面１９に凹部１７が形成された樹脂層１５と、電極１４と電気的に接続されてなり、凹部１７の内側に形成されたテストパッド２０と、テストパッド２０に電気的に接続された、樹脂層１５の第２の面１９上を通る、テストパッド２０よりも幅が狭い配線２２，３２と、いずれかのテストパッド２０と電気的に接続されてなり、外部端子４０が形成されるランド３０とを含む。
【選択図】図２

Description

本発明は、半導体装置に関する。
小型化が可能な半導体装置の開発が進んでいるが、同時に、半導体装置の信頼性を確保することが重要である。そして、半導体装置の信頼性を確保するためには、半導体装置に対して電気的な特性検査を行うことが重要である。現在、半導体装置の電気的な特性検査の方法として、プローブ検査が知られている。これは、検査対象にプローブと呼ばれる検査針を接触させて、電気的な特性を検査する検査方法である。信頼性の高いプローブ検査を行うためには、プローブを接触させる対象の面積が広いことが好ましい。
国際公開第０１／７１８０５号パンフレット
本発明の目的は、小型化が可能で、かつ、信頼性の高い半導体装置を提供することにある。
（１）本発明に係る半導体装置は、電極を有する半導体基板と、
前記半導体基板の前記電極が形成された面に設けられてなり、前記半導体基板と対向する第１の面とは反対側の第２の面に凹部が形成された樹脂層と、
前記電極と電気的に接続されてなり、前記凹部の内側に形成されたテストパッドと、
前記テストパッドに電気的に接続された、前記樹脂層の前記第２の面上を通る、前記テストパッドよりも幅が狭い配線と、
いずれかの前記テストパッドと電気的に接続されてなり、外部端子が形成されるランドと、
を含む。本発明によると、電極の外形を小さくした場合でも、電気特性検査を容易に行うことができる。そのため、本発明によると、小型化が可能で、かつ、信頼性の高い半導体装置を提供することができる。
（２）本発明に係る半導体装置は、電極を有する半導体基板と、
前記半導体基板の前記電極が形成された面に設けられてなり、前記半導体基板と対向する第１の面とは反対側の第２の面に穴が形成された樹脂層と、
前記電極と電気的に接続されてなり、前記穴の内側に形成されたテストパッドと、
前記テストパッドに電気的に接続された、前記樹脂層の前記第２の面上を通る、前記テストパッドよりも幅が狭い配線と、
いずれかの前記テストパッドと電気的に接続されてなり、外部端子が形成されるランドと、
を含む。本発明によると、電極の外形を小さくした場合でも、電気特性検査を容易に行うことができる。そのため、本発明によると、小型化が可能で、かつ、信頼性の高い半導体装置を提供することができる。
（３）この半導体装置において、
前記テストパッドの外形は、前記電極よりも大きくてもよい。
（４）この半導体装置において、
前記テストパッドを露出させる開口が形成されたレジスト層をさらに含んでもよい。
（５）この半導体装置において、
前記テストパッドにおける前記開口からの露出部を覆う被覆部をさらに含んでもよい。
（６）この半導体装置において、
前記ランドは、前記テストパッドと前記電極との間に設けられていてもよい。
（７）この半導体装置において、
前記テストパッドは、前記ランドと前記電極との間に設けられていてもよい。
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明は、以下の内容を自由に組み合わせたものを含むものとする。
図１（Ａ）〜図６は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。ここで、図１（Ａ）は、半導体装置１の概略図であり、図１（Ｂ）は、半導体装置１の一部を示す上視図である。また、図１（Ｃ）は、図１（Ｂ）のIC−IC線断面の一部拡大図である。但し、図１（Ｂ）では、説明のため、外部端子４０、レジスト層４２及び補強層５０を省略してある。また、図２（Ａ）は、図１（Ｃ）の一部拡大図であるが、説明のため、補強層５０（被覆部５２）を省略してある。そして、図２（Ｂ）は、図２（Ａ）のIIB−IIB線断面の一部拡大図である。
本実施の形態に係る半導体装置は、半導体基板１０を有する。半導体基板１０は、例えばシリコン基板であってもよい。半導体基板１０は、ウエハ状をなしていてもよい（図１（Ａ）参照）。すなわち、半導体基板１０は、半導体ウエハであってもよい。ウエハ状の半導体基板１０は、複数の半導体装置となる領域１１を含んでいてもよい。ただし、半導体基板１０は、チップ状をなしていてもよい（図示せず）。
半導体基板１０は、１つ又は複数の（半導体チップには１つの、半導体ウエハには複数の）集積回路１２を有する（図１（Ｃ）参照）。集積回路１２は、領域１１毎に形成されていてもよい。集積回路１２の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。
半導体基板１０は、図１（Ｂ）及び図１（Ｃ）に示すように、複数の電極１４を有する。電極１４は、集積回路１２が形成された面に形成されていてもよい。電極１４は、半導体基板１０の内部と電気的に接続されていてもよい。電極１４は、集積回路１２と電気的に接続されていてもよい。あるいは、集積回路１２に電気的に接続されていない電極を含めて、電極１４と称してもよい。電極１４は、アルミニウム又は銅等の金属で形成されていてもよい。なお、電極１４とは、半導体基板１０の内部配線のうち、外部との電気的な接続に利用するために設計されたランド状の領域を指してもよい。あるいは、電極１４とは、半導体基板１０の内部配線のうち、後述するパッシベーション膜１６の開口から露出した領域を指してもよい。
電極１４は、後述するテストパッド２０と電気的に接続されてもよい。このとき、すべての電極１４が、テストパッド２０と電気的に接続されてもよい。あるいは、電極１４は、テストパッド２０と電気的に接続されない電極を含んでいてもよい。例えば、集積回路１２と電気的に接続されていない電極１４は、テストパッド２０と電気的に接続されない電極であってもよい。
半導体基板１０は、パッシベーション膜１６を有してもよい。パッシベーション膜１６は、それぞれの電極１４（例えば、電極１４の中央部であってもよい）を露出させる開口を有する。パッシベーション膜は、例えば、ＳｉＯ２、ＳｉＮ、ポリイミド樹脂等で形成してもよい。
本実施の形態に係る半導体装置は、樹脂層１５を含む（図１（Ｂ）〜図２（Ｂ）参照）。樹脂層１５は、半導体基板１０の電極１４が形成された面に設けられてなる。樹脂層１５は、図１（Ｃ）及び図２（Ａ）に示すように、パッシベーション膜１６上に設けられていてもよい。樹脂層１５は、半導体基板１０と対向する第１の面１８と、第１の面１８とは反対側を向く第２の面１９とを含む。樹脂層１５には、凹部１７が形成されてなる（図１（Ｃ）〜図２（Ｂ）参照）。凹部１７は、半導体基板１０と対向する面とは反対側の面（第２の面１９）に形成されてなる。凹部１７は、樹脂層１５を貫通しない凹部であってもよい。また、凹部１７の代わりに、樹脂層１５を貫通する穴を設けてもよい。凹部１７は、電極１４よりも外形が大きくなっていてもよい。このとき、凹部１７の底面が、電極１４よりも大きな外形をなしていてもよい。また、凹部１７の代わりに樹脂層１５を貫通する穴を設けた場合には、穴は電極１４よりも外形が大きくなっていてもよい。このとき、穴の底面が電極１４よりも大きな外形をなしていてもよい。なお、樹脂層１５は、応力緩和機能を有してもよい。樹脂層１５を、応力緩和層と称してもよい。樹脂層１５の材料は特に限定されないが、例えば、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）、ポリベンゾオキサゾール（ＰＢＯ；polybenzoxazole）等の樹脂を利用してもよい。
本実施の形態に係る半導体装置は、図１（Ｂ）〜図２（Ｂ）に示すように、複数の電極１４に電気的に接続された複数のテストパッド２０を有する。テストパッド２０とは、図３に示すように、プローブ３５を接触させて電気的な特性検査を行うための領域であってもよい。本検査工程では、例えば、集積回路１２の電気特性を検査してもよい。テストパッド２０の外形は、電極１４よりも大きくなっていてもよい（図１（Ｂ）参照）。テストパッド２０は、凹部１７の内側に形成されてなる。テストパッド２０は、図２（Ｂ）に示すように、凹部１７の底面に形成されていてもよい。そして、テストパッド２０は、凹部１７の内壁面によって囲まれていてもよい。テストパッド２０は、表面の少なくとも一部が、樹脂層１５の第２の面１９に対して凹部になっていてもよい。なお、テストパッド２０の配列は特に限定されるものではない。複数のテストパッド２０は、直線状に配列されていてもよく、千鳥配列をなしていてもよい。あるいは、複数のテストパッド２０は、規則性を持たないランダムな配列をなしていてもよい。また、テストパッド２０は後述するランド３０と電極１４の間に設けられていてもよい。
なお、テストパッド２０は、後述するランド３０と電気的に接続されていてもよい。このとき、すべてのテストパッド２０が、いずれかのランド３０と電気的に接続されていてもよい。ただし、テストパッド２０は、ランド３０と電気的に接続されないパッドを含んでいてもよい。
本実施の形態に係る半導体装置は、いずれかのテストパッド２０と電気的に接続されたランド３０を有する。ランド３０は、後述する外部端子４０が搭載される部分であってもよい。ランド３０は、樹脂層１５上（樹脂層１５の第２の面１９上）に設けられていてもよい。また、ランド３０はテストパッド２０と電極１４の間に設けられていてもよい。ランド３０は、いずれかの電極１４と電気的に接続されてなる。なお、本実施の形態に係る半導体装置では、すべてのランド３０が、それぞれ、いずれかのテストパッド２０と電気的に接続されていてもよい。ただし、半導体装置は、いずれかの電極１４と電気的に接続されてなり、かつ、テストパッド２０と電気的に接続されていないランドを含んでいてもよい。
本実施の形態に係る半導体装置は、図１（Ｂ）及び図１（Ｃ）に示すように、テストパッド２０に電気的に接続された配線２２，３２を含む。ここで、配線２２は、テストパッド２０と電極１４とを電気的に接続する配線であってもよい。また、配線３２は、テストパッド２０とランド３０とを電気的に接続する配線であってもよい。配線２２，３２は、樹脂層１５の第２の面１９上を通るように形成されてなる。また、配線２２，３２は、テストパッド２０よりも幅が狭くなっている。
なお、本実施の形態に係る半導体装置では、図１（Ｂ）及び図１（Ｃ）に示すように、テストパッド２０から配線２２，３２が引き出され、それぞれ、電極１４とランド３０とに電気的に接続されていてもよい。ただし、本発明はこれに限られるものではない。例えば、ランド３０から２つの配線が引き出され、それぞれの配線が、電極１４及びテストパッド２０に接続されていてもよい。あるいは、電極１４から２つの配線が引き出され、それぞれの配線が、テストパッド２０及びランド３０に接続されていてもよい。
テストパッド２０とランド３０、及び、配線２２，３２をあわせて、導電パターン２５と称してもよい。導電パターン２５を形成する方法は特に限定されない。たとえば、導電パターン２５は、半導体基板１０上に形成された導電層をパターニングすることによって形成してもよい。導電パターン２５の形状は、パターニングする工程で利用されるレジスト層の形状を調整することで制御してもよい。
本実施の形態に係る半導体装置は、図１（Ｃ）及び図２（Ａ）に示すように、ランド３０に設けられた外部端子４０を有していてもよい。外部端子４０は、ランド３０と電気的に接続されてなる。外部端子４０は、例えば、はんだによって形成されていてもよい。
本実施の形態に係る半導体装置は、図１（Ｃ）及び図２（Ａ）に示すように、レジスト層４２を有していてもよい。レジスト層４２には、テストパッド２０を露出させる開口４４が形成されていてもよい。レジスト層４２は、電極１４及び配線２２，３２を覆うように形成されていてもよい。また、レジスト層４２には、ランド３０を露出させる開口４６が形成されていてもよい。開口４６は、ランド３０の中央領域とオーバーラップするように設けられていてもよい。そして、外部端子４０は、開口４６を利用して、ランド３０と電気的に接続されていてもよい。
本実施の形態に係る半導体装置は、図１（Ｃ）に示すように、外部端子４０の根元を補強する補強層５０を含んでいてもよい。補強層５０の一部は、レジスト層４２の開口４４を充填するように形成されていてもよい。すなわち、補強層５０によって、テストパッド２０におけるレジスト層４２の開口４４からの露出部が覆われていてもよい。なお、補強層５０のうち、テストパッド２０におけるレジスト層４２の開口４４からの露出部を覆う部分を指して、被覆部５２と称してもよい。
本実施の形態に係る半導体装置は、以上の構成をなしていてもよい。但し、レジスト層４２及び外部端子４０が形成されていない半導体装置を指して、半導体装置と称してもよい。あるいは、半導体装置１を個片に分割した状態を、半導体装置２と称してもよい。図４には、半導体装置２が実装された回路基板１０００を示す。そして、半導体装置１を有する電子機器として、図５にはノート型パーソナルコンピュータ２０００を、図６には携帯電話３０００を、それぞれ示す。
本発明によると、小型化が可能で、かつ、信頼性の高い電気特性検査を容易に行うことが可能な半導体装置を提供することができる。以下、この効果について説明する。
半導体装置の電気特性を検査する方法として、プローブ検査が知られている。これは、プローブと呼ばれる検査針を検査対象に接触させて、検査対象の電気特性を検査する方法である。
プローブ検査によって半導体装置の電気特性の検査を行う場合には、プローブは、電極に接触させることがあった。しかし、プローブの位置制御の精度には限界がある。そのため、電極を利用して確実にプローブ検査を行うためには、電極を一定以上の大きさに形成する必要があるが、これによると、電極の大きさの制約が原因で半導体装置（半導体チップ）の小型化が困難になることが予想される。また、現在、集積回路の高集積化が進み、半導体チップ内部の配線の引き回しが困難になっている。しかし、電極を小さくすることができれば、半導体チップの内部配線の引き回しも容易になり、電気的な信頼性の高い半導体チップを設計することが可能になる。
また、プローブ検査によって半導体装置の電気特性の検査を行う手段として、外部端子（ランド）にプローブを接触させることが考えられる。しかし、この方法によると、外部端子（ランド）に接続されていない電極の検査を行うことができなくなる。また、プローブを外部端子に押し当てると、外部端子に力がかかり、外部端子の破損や脱落につながることも予想される。
これに対して、半導体装置１によると、テストパッド２０にプローブを接触させて電気特性検査を行うことができる。そのため、電極１４を電気特性検査に利用する必要がなくなるため、電極１４を小型化しても、電気特性検査が可能である。そして、電極１４を小さくすることができれば、半導体装置（半導体チップ）を小型化することができる。すなわち、本発明によると、電極１４を小型化した場合でも電気特性検査を行うことが可能なことから、電気的な信頼性を確保しつつ、小型化することが可能な半導体装置を提供することができる。特に、テストパッド２０を電極１４よりも大きくすることで、容易に電気特性検査を行うことができる。また、テストパッド２０が、樹脂層１５の凹部１７の内側に形成されることから、プローブ検査の際に、プローブがテストパッド２０から外れることを防止することができる。そのため、信頼性の高い電気特性検査が可能になる。また、本発明によると、外部端子４０が設けられた半導体装置に対して、外部端子４０を利用することなく電気特性検査を行うことができる。そのため、外部端子４０を損傷することなく電気特性検査を行うことができ、かつ、外部端子４０（ランド３０）と電気的に接続されない電極１４に対する電気特性検査が可能になる。なお、半導体装置に対するプローブ検査は、テストパッド２０（導電パターン２５）を形成する工程の後のいずれの段階で行ってもよい。例えば、プローブ検査は、レジスト層４２が形成されていない半導体装置に対して行ってもよい。あるいは、プローブ検査は、レジスト層４２を有する半導体装置に対して行ってもよい。この場合、レジスト層４２の開口４４を利用して、プローブ検査を行ってもよい。あるいは、プローブ検査は、外部端子４０を有する半導体装置に対して行ってもよい。また、プローブ検査は、補強層５０（被覆層５２）を有する半導体装置に対して行ってもよい。この場合、被覆部５２は、レジスト層４２よりも柔らかい材料で形成してもよい。これによると、被覆部５２を形成した後でも、プローブ検査が行いやすくなる。そして、補強層５０が形成された半導体装置に対してプローブ検査を行う場合、製品に近い状態でプローブ検査を行うことが可能になるため、より信頼性の高い電気特性検査を行うことができる。このとき、被覆部５２は、透明の材料で形成してもよい。また、補強層５０は、テストパッド２０とオーバーラップする凹部を有するように形成してもよい。これらの構成によると、根元補強層５０又は被覆部５２を形成する工程の後でも、テストパッド２０の位置を容易に確認することができるため、効率よく確実に、検査工程を行うことができる。
図７（Ａ）及び図７（Ｂ）は、本発明を適用した実施の形態の変形例に係る半導体装置について説明するための図である。
本実施の形態に係る半導体装置は、図７（Ａ）に示すように、樹脂層６０及び樹脂層６６を含んでいてもよい。樹脂層６０，６６は、積層されていてもよい。樹脂層６０には、穴６２が形成されていてもよい。穴６２は、樹脂層６０を貫通する貫通穴であってもよい。すなわち、穴６２は、樹脂層６６を部分的に露出させる穴であってもよい。
本実施の形態に係る半導体装置は、図７（Ｂ）に示すように、テストパッド７０を含む。テストパッド７０は、底部７２と、底部７２の周囲を囲む側壁部７４とを含んでいてもよい。底部７２は、穴６２の底面に形成されていてもよい。すなわち、底部７２は、樹脂層６０の下層に形成された樹脂層６６上に形成されていてもよい。また、側壁部７４は、穴６２の内壁面に形成されていてもよい。底部７２と側壁部７４とは、一体的に形成されていてもよい。なお、本実施の形態に係る半導体装置では、側壁部７４は、穴６２の内側に形成されていてもよい。但し、本実施の形態に係る半導体装置では、側壁部７４の一部は、穴６２の外側に至るように形成されていてもよい。この場合でも、底部７２が側壁部７４に囲まれることから、プローブが底部７２から外れることを防止することができる。そのため、信頼性の高い電気特性検査を行うことが可能になる。なお、本実施の形態では、底部７２のみを指して、テストパッドと称してもよい。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
図１（Ａ）〜図１（Ｃ）は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。 図２（Ａ）及び図２（Ｂ）は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。 図３は、本発明を適用した実施の形態に係る半導体装置を説明するための図である。 図４は、本発明を適用した実施の形態に係る半導体装置が実装された回路基板を示す図である。 図５は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。 図６は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。 図７（Ａ）及び図７（Ｂ）は、本発明を適用した実施の形態の変形例に係る半導体装置について説明するための図である。
符号の説明
１…半導体装置、 ２…半導体装置、 １０…半導体基板、 １１…領域、 １２…集積回路、 １４…電極、 １５…樹脂層、 １６…パッシベーション膜、 １７…凹部、 １８…第１の面、 １９…第２の面、 ２０…テストパッド、 ２２…配線、 ２５…導電パターン、 ３０…ランド、 ３２…配線、 ３５…プローブ、 ４０…外部端子、 ４２…レジスト層、 ４４…開口、 ４６…開口、 ５０…補強層、 ５２…被覆部、 ６０…樹脂層、 ６２…穴、 ６６…樹脂層、 ７０…テストパッド、 ７２…底部、 ７４…側壁部

Claims (7)

  1. 電極を有する半導体基板と、
    前記半導体基板の前記電極が形成された面に設けられてなり、前記半導体基板と対向する第１の面とは反対側の第２の面に凹部が形成された樹脂層と、
    前記電極と電気的に接続されてなり、前記凹部の内側に形成されたテストパッドと、
    前記テストパッドに電気的に接続された、前記樹脂層の前記第２の面上を通る、前記テストパッドよりも幅が狭い配線と、
    いずれかの前記テストパッドと電気的に接続されてなり、外部端子が形成されるランドと、
    を含む半導体装置。
  2. 電極を有する半導体基板と、
    前記半導体基板の前記電極が形成された面に設けられてなり、前記半導体基板と対向する第１の面とは反対側の第２の面に穴が形成された樹脂層と、
    前記電極と電気的に接続されてなり、前記穴の内側に形成されたテストパッドと、
    前記テストパッドに電気的に接続された、前記樹脂層の前記第２の面上を通る、前記テストパッドよりも幅が狭い配線と、
    いずれかの前記テストパッドと電気的に接続されてなり、外部端子が形成されるランドと、
    を含む半導体装置。
  3. 請求項１又は請求項２に記載の半導体装置において、
    前記テストパッドの外形は、前記電極よりも大きい半導体装置。
  4. 請求項１から請求項３のいずれかに記載の半導体装置において、
    前記テストパッドを露出させる開口が形成されたレジスト層をさらに含む半導体装置。
  5. 請求項４記載の半導体装置において、
    前記テストパッドにおける前記開口からの露出部を覆う被覆部をさらに含む半導体装置。
  6. 請求項１から請求項５のいずれかに記載の半導体装置において、
    前記ランドは、前記テストパッドと前記電極との間に設けられている半導体装置。
  7. 請求項１から請求項５のいずれかに記載の半導体装置において、
    前記テストパッドは、前記ランドと前記電極との間に設けられている半導体装置。
JP2005306953A 2005-10-21 2005-10-21 半導体装置 Pending JP2007115958A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005306953A JP2007115958A (ja) 2005-10-21 2005-10-21 半導体装置
US11/550,992 US20070090356A1 (en) 2005-10-21 2006-10-19 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005306953A JP2007115958A (ja) 2005-10-21 2005-10-21 半導体装置

Publications (1)

Publication Number Publication Date
JP2007115958A true JP2007115958A (ja) 2007-05-10

Family

ID=37984493

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005306953A Pending JP2007115958A (ja) 2005-10-21 2005-10-21 半導体装置

Country Status (2)

Country Link
US (1) US20070090356A1 (ja)
JP (1) JP2007115958A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7576152B2 (ja) 2022-06-01 2024-10-30 チャンシン メモリー テクノロジーズ インコーポレイテッド パッケージ構造及びその製作方法、半導体デバイス

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201134317A (en) * 2010-03-29 2011-10-01 Hon Hai Prec Ind Co Ltd Pins assignment for circuit board
US10893605B2 (en) * 2019-05-28 2021-01-12 Seagate Technology Llc Textured test pads for printed circuit board testing

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09330934A (ja) * 1996-06-12 1997-12-22 Toshiba Corp 半導体装置及びその製造方法
WO2000044041A1 (en) * 1999-01-22 2000-07-27 Hitachi, Ltd. Semiconductor integrated circuit and manufacture thereof
TW515064B (en) * 2000-03-23 2002-12-21 Seiko Epson Corp Semiconductor device and its manufacturing method, circuit board and electronic machine
US6429532B1 (en) * 2000-05-09 2002-08-06 United Microelectronics Corp. Pad design
US6534853B2 (en) * 2001-06-05 2003-03-18 Chipmos Technologies Inc. Semiconductor wafer designed to avoid probed marks while testing
US6797537B2 (en) * 2001-10-30 2004-09-28 Irvine Sensors Corporation Method of making stackable layers containing encapsulated integrated circuit chips with one or more overlaying interconnect layers
JP3707481B2 (ja) * 2002-10-15 2005-10-19 セイコーエプソン株式会社 半導体装置の製造方法
TWI225899B (en) * 2003-02-18 2005-01-01 Unitive Semiconductor Taiwan C Etching solution and method for manufacturing conductive bump using the etching solution to selectively remove barrier layer
JP3726906B2 (ja) * 2003-03-18 2005-12-14 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004304152A (ja) * 2003-03-20 2004-10-28 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7576152B2 (ja) 2022-06-01 2024-10-30 チャンシン メモリー テクノロジーズ インコーポレイテッド パッケージ構造及びその製作方法、半導体デバイス

Also Published As

Publication number Publication date
US20070090356A1 (en) 2007-04-26

Similar Documents

Publication Publication Date Title
JP4956128B2 (ja) 電子装置の製造方法
JP4328970B2 (ja) 半導体装置
JP5801989B2 (ja) 半導体装置および半導体装置の製造方法
CN101673694A (zh) 半导体测试探针卡空间变换器的制造方法
JP2008091639A (ja) 電子装置およびその製造方法
US7670859B2 (en) Semiconductor device and method for manufacturing the same
JP2006210438A (ja) 半導体装置およびその製造方法
US7763536B2 (en) Method of manufacturing a semiconductor device
JP4606145B2 (ja) 半導体装置及びその製造方法
US20070090356A1 (en) Semiconductor device
JP4284544B2 (ja) 半導体装置及びその製造方法
JP4269173B2 (ja) 半導体装置及びその製造方法
JP4968424B2 (ja) 半導体装置
JP4145902B2 (ja) 半導体装置及びその製造方法
US7057282B2 (en) Semiconductor device and method for manufacturing the same, circuit board and electronic equipment
JP2009231402A (ja) 半導体装置及び半導体装置の製造方法
JP2006287094A (ja) 半導体装置及びその製造方法
JP6305375B2 (ja) 半導体装置および半導体装置の製造方法
JP4654790B2 (ja) 半導体装置及びその製造方法
JP4352263B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2008160168A (ja) 半導体装置及びその製造方法
JP2007258354A (ja) 半導体装置の製造方法
JP4038691B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2007123426A (ja) 半導体装置及びその製造方法
JP2007012811A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080627

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080910

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081001

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081201

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090325