JP2007087989A - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP2007087989A JP2007087989A JP2005271388A JP2005271388A JP2007087989A JP 2007087989 A JP2007087989 A JP 2007087989A JP 2005271388 A JP2005271388 A JP 2005271388A JP 2005271388 A JP2005271388 A JP 2005271388A JP 2007087989 A JP2007087989 A JP 2007087989A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- actual
- integrated circuit
- semiconductor integrated
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 230000008054 signal transmission Effects 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 58
- 239000011229 interlayer Substances 0.000 description 11
- 238000000034 method Methods 0.000 description 7
- 208000036252 interstitial lung disease 1 Diseases 0.000 description 5
- 208000036971 interstitial lung disease 2 Diseases 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000003780 insertion Methods 0.000 description 3
- 230000037431 insertion Effects 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】本発明は、配線層間の平坦化を図りつつ、同一配線層内に形成された実配線相互間に付随する対向容量の低減し得る半導体集積回路装置を提供することを目的とする。
【解決手段】本発明に係る半導体集積回路装置は、多層配線構造を有して成り、各配線層には、信号伝達経路としての実配線L1、L2と、実配線L1、L2に対して非平行な線状に形成されたダミーパターンD1、D2とが各々形成され、さらに、上下に隣接する配線層に各々形成される各層のダミーパターンD1、D2が互いに非平行とされている。
【選択図】 図1
【解決手段】本発明に係る半導体集積回路装置は、多層配線構造を有して成り、各配線層には、信号伝達経路としての実配線L1、L2と、実配線L1、L2に対して非平行な線状に形成されたダミーパターンD1、D2とが各々形成され、さらに、上下に隣接する配線層に各々形成される各層のダミーパターンD1、D2が互いに非平行とされている。
【選択図】 図1
Description
本発明は、多層配線構造を有する半導体集積回路装置に関するものであり、特に、各配線層におけるダミーパターンの配設レイアウトに関するものである。
従来より、多層配線構造を有する半導体集積回路装置の各配線層には、信号伝達経路としての実配線が形成されるほか、実配線の間隔が広い部分(配設密度が疎な部分)には、実配線と電気的に接続されないダミーパターン(当該配線層の形成プロセスにより、実配線と同時に形成されるダミー配線)が形成されていた。
図3は、従来のダミーパターンを示した配線レイアウト図である。
図3(a)に示す通り、従来のダミーパターンD1は、一般に、これと隣り合う実配線L1に対し、所定の距離を隔てて平行な線状に形成されていた(特許文献1を参照)。
また、従来より、図3(b)に示すように、少なくとも隣り合う実配線L1との間の対向容量が当該実配線L1との平行面を有する直方体に比べて減少される形状(例えば、当該実配線L1に対して非平行となる面を含む多角柱形状)をもって、ダミーパターンD1を形成した半導体集積回路装置も開示・提案されている(特許文献2を参照)。
確かに、各配線層につき、実配線の間隔が広い部分にダミーパターンを形成すれば、当該配線層における配線密度の疎密を低減して、これを平坦化することができるので、各配線層を被覆する層間絶縁膜の段差発生を緩和し、延いては、その上部に形成される配線層の信頼性向上(実配線の断線等の回避)を実現することが可能となる。
しかしながら、ダミーパターンをこれと隣り合う実配線に対して平行な線状に形成した従来構成(図3(a))では、ダミーパターンの両側に隣接する実配線相互間に、ダミーパターンを介して大きな対向容量(寄生容量)が付随しやすく、信号の遅延やノイズの増大といった回路特性の悪化を招くおそれがあった。
なお、上記の課題を解決する最も単純な手法は、実信号配線とダミーパターンとの距離を大きく空けることである。しかしながら、当該手法は、ダミーパターンの挿入率の低下(延いては層間絶縁膜の平坦度低下)を招くため、建設的な解決手段ではなかった。
一方、特許文献2の従来技術(図3(b))であれば、ダミーパターンの挿入率低下を招くことなく、上記の対向容量を低減し、回路特性の悪化を抑制することが可能である。
しかしながら、当該従来技術は、配線層間の平坦化を図りつつ、同一配線層内に形成された実配線相互間に付随する対向容量の低減を目的とするものであるにも関わらず、複数の配線層毎に形成される各層ダミーパターン相互の相対的な配設レイアウトについては、何ら考慮されておらず、当該従来技術に開示されたダミーパターンを複数の配線層にわたって単純に適用した場合には、上下に隣接する配線層相互間において、両層のダミーパターンが互いの端面を一にして重複積層されるケースが少なからず存在した。
図4は、上下各層のダミーパターンが重複積層された状態を説明するための模式的な縦断面図である。本図に示す通り、上下に隣接する配線層相互間において、両層のダミーパターンD1、D2が互いの端面を一にして重複積層されると、層間絶縁膜ILD1、ILD2の平坦度を高めるために挿入されたダミーパターンD1、D2の存在が裏目となり、層間絶縁膜ILD1、ILD2に却って大きな段差dを生じるおそれがあった。
そのため、特許文献1の従来技術を採用する際には、各層ダミーパターンD1、D2相互の重複積層を回避すべく、各層ダミーパターンD1、D2の配設位置を個別的に逐一検討する必要があり、各配線層のレイアウト作業が非常に複雑となる懸念があった。
或いは、特許文献1でも述べられているように、層間絶縁膜ILD1、ILD2の多層化や平坦化(例えば、CMP[Chemical Mechanical Polish]処理)を行い、上下に隣接する配線層の相互依存性を排除する手法も考えられるが、このような手法を採用した場合には、製造工程数の増大やそれに伴うコストアップが懸念される上、ダミーパターンの挿入意義自体が些か希薄となっていた。
なお、上記の段差dは、半導体集積回路装置の積層段数が増すにつれて拡大するため、高集積化や多層化を進める上で、各層ダミーパターンの重複積層を回避することは、極めて重要と考えられる。
本発明は、上記の問題点に鑑み、配線層間の平坦化を図りつつ、同一配線層内に形成された実配線相互間に付随する対向容量の低減することが可能な半導体集積回路装置を提供することを目的とする。
上記の目的を達成するために、本発明に係る半導体集積回路装置は、多層配線構造を有して成り、各配線層には、信号伝達経路としての実配線と、前記実配線に対して非平行な線状に形成されたダミーパターンと、が各々形成され、さらに、上下に隣接する配線層に各々形成される各層のダミーパターンの延伸方向が、互いに非平行とされている。
本発明に係る半導体集積回路装置であれば、上下に隣接する配線層相互間において、両層のダミーパターンが互いの端面を一にして重複積層されるケースを低減することができるので、配線層間の平坦化を図りつつ、同一配線層内に形成された実配線相互間に付随する対向容量の低減することが可能となる。
図1は、本発明に係る半導体集積回路装置の配線レイアウト図(透過上面図)である。なお、説明の便宜上、以下では、紙面の左右方向を「X軸方向」と呼び、紙面の上下方向を「Y軸方向」と呼ぶことにする。これらのX軸方向及びY軸方向については、例えば、半導体基板が切り出されたシリコンウェハのオリエンテーションフラットを基準として定めればよい。
本発明に係る半導体集積回路装置は、2層配線構造を有して成り、第1、第2配線層には、信号伝達経路としての実配線L1、L2と、実配線L1、L2に対して非平行な線状に形成されたダミーパターンD1、D2と、が各々形成されている。
第1配線層の実配線L1は、Y軸方向に伸びる線状に形成されている。一方、第2配線層の実配線L2は、実配線L1に対して直交する方向(すなわち、X軸方向)に伸びる線状に形成されている。従って、実配線L1、L2をコンタクトホール(不図示)で結ぶことにより、信号伝達経路を2次元的に引き回すことが可能となる。
第1、第2配線層のダミーパターンD1、D2は、それぞれ、第1、第2配線層の形成プロセスによって、実配線L1、L2と同時に形成されるダミー配線(実配線L1、L2とは電気的に接続されない導電性配線)であり、実配線L1、L2の間隔が広い部分(配設密度が疎な部分)を補うように形成されている。
このように、実配線L1、L2の間隔が広い部分にダミーパターンD1、D2を形成すれば、当該配線層における配線密度の疎密を低減して、これを平坦化することができるので、各配線層を被覆する層間絶縁膜の段差発生を緩和することが可能となる。特に、ダミーパターンD1の形成によって、第1配線層直上の層間絶縁膜を平坦化することにより、その上部に形成される第2配線層の信頼性向上(実配線L2の断線等の回避)を実現することが可能となる。
また、ダミーパターンD1、D2は、先述したように、実配線L1、L2に対して各々非平行な線状に形成されている。X軸を基準軸(0°)として、より具体的に述べると、ダミーパターンD1は、X軸に対して第1の角度(本実施形態では+45°)をなす線状に形成されており、ダミーパターンD2は、X軸に対して第2の角度(本実施形態では、−45°)をなす線状に形成されている。
このような構成とすることにより、第1配線層につき、ダミーパターンが実配線に対して平行とされた従来構成(図3(a)を参照)と比較してみると、実配線L1とダミーパターンD1との最近接距離を従来値に設定する場合には、ダミーパターンD1の両側に隣接する実配線L1相互間に付随する対向容量(寄生容量)を低減し、回路特性の悪化を抑制することが可能となる。一方、対向容量の低減効果が従来レベルで足りるのであれば、実配線L1とダミーパターンD1との最近接距離をさらに短縮し、ダミーパターンD1の挿入率向上(延いては、層間絶縁膜の平坦度向上)を実現することが可能となる。なお、第2配線層についても上記と同様である。
さらに、本発明に係る半導体集積回路装置では、上下に隣接する第1、第2配線層に各々形成される各層のダミーパターンD1、D2の延伸方向が互いに非平行(本実施形態では、互いに直交)とされている。
このような構成であれば、各層ダミーパターンD1、D2が互いに平行とされた構成と異なり、両者の配設位置を個別的に逐一検討しなくても、図1に示すように、両者が互いの端面を一にして重複積層されるケースを大幅に低減することができる。従って、図2に示すように、各層ダミーパターンD1、D2の重複積層を緩和し、層間絶縁膜ILD1、ILD2の平坦度を高めることが可能となる。
なお、上記の実施形態では、説明の便宜上、2層配線構造を有する半導体集積回路装置に本発明を適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、3層以上の多層配線構造を有する半導体集積回路装置についても、当然に適用することが可能である。
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
例えば、ダミーパターンD1、D2の傾斜角度については、上記実施形態の設定値(±45°)に限定されるものではなく、配線レイアウト作業に際して、適宜設定することが可能である。また、ダミーパターンD1、D2の幅や長さについても、上記と同様、配線レイアウト作業に際して、適宜設定することが可能である。
本発明は、半導体集積回路装置の高集積化や多層化を進める上で有用な技術である。
L1 実信号配線(第1配線層)
L2 実信号配線(第2配線層)
D1 ダミーパターン(第1配線層)
D2 ダミーパターン(第2配線層)
ILD1 層間絶縁膜(第1配線層上)
ILD2 層間絶縁膜(第2配線層上)
L2 実信号配線(第2配線層)
D1 ダミーパターン(第1配線層)
D2 ダミーパターン(第2配線層)
ILD1 層間絶縁膜(第1配線層上)
ILD2 層間絶縁膜(第2配線層上)
Claims (1)
- 多層配線構造を有して成り、各配線層には、信号伝達経路としての実配線と、前記実配線に対して非平行な線状に形成されたダミーパターンと、が各々形成され、さらに、上下に隣接する配線層に各々形成される各層のダミーパターンの延伸方向が、互いに非平行とされていることを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005271388A JP2007087989A (ja) | 2005-09-20 | 2005-09-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005271388A JP2007087989A (ja) | 2005-09-20 | 2005-09-20 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007087989A true JP2007087989A (ja) | 2007-04-05 |
Family
ID=37974712
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005271388A Pending JP2007087989A (ja) | 2005-09-20 | 2005-09-20 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007087989A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114001692A (zh) * | 2020-07-27 | 2022-02-01 | 长鑫存储技术有限公司 | 测量电容之间最短距离的方法及评价电容制程的方法 |
US11933863B2 (en) | 2020-07-27 | 2024-03-19 | Changxin Memory Technologies, Inc. | Method for measuring shortest distance between capacitances and method for evaluating capacitance manufacture procedure |
-
2005
- 2005-09-20 JP JP2005271388A patent/JP2007087989A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114001692A (zh) * | 2020-07-27 | 2022-02-01 | 长鑫存储技术有限公司 | 测量电容之间最短距离的方法及评价电容制程的方法 |
CN114001692B (zh) * | 2020-07-27 | 2023-04-07 | 长鑫存储技术有限公司 | 测量电容之间最短距离的方法及评价电容制程的方法 |
US11933863B2 (en) | 2020-07-27 | 2024-03-19 | Changxin Memory Technologies, Inc. | Method for measuring shortest distance between capacitances and method for evaluating capacitance manufacture procedure |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4642908B2 (ja) | 半導体集積回路装置 | |
JP2010219332A (ja) | 多層配線層の電源配線構造およびその製造方法 | |
JP4916300B2 (ja) | 多層配線基板 | |
JP2006108329A (ja) | 半導体装置 | |
JP2008205165A (ja) | 半導体集積回路装置 | |
KR100610703B1 (ko) | 반도체 집적 회로 장치 | |
JP2006210439A (ja) | 半導体装置 | |
JP2013120838A (ja) | 半導体装置及び半導体チップ | |
JP2009218264A (ja) | 半導体装置 | |
US8030773B2 (en) | Semiconductor integrated circuit device comprising different level interconnection layers connected by conductor layers including conductor layer for redundancy | |
JP2007087989A (ja) | 半導体集積回路装置 | |
US20040188849A1 (en) | Semiconductor device and pattern generating method | |
US20100187698A1 (en) | Semiconductor device and method for manufacturing the same | |
US8405224B2 (en) | Semiconductor device comprising multilayer interconnect structure with overlapping vias | |
JP2008091898A (ja) | 半導体装置 | |
JP2009252806A (ja) | 半導体装置及びそのレイアウト方法 | |
JP2020145279A (ja) | 半導体装置 | |
JP5640438B2 (ja) | 半導体装置 | |
JP4964090B2 (ja) | 差動信号伝送用配線基板 | |
CN101533827B (zh) | 半导体集成电路装置 | |
JP2012164882A (ja) | 半導体装置 | |
JP5552261B2 (ja) | 半導体装置 | |
JP2009111073A (ja) | 半導体装置 | |
US20240063107A1 (en) | Crack arrest features for miultilevel package substrate | |
JP2012222256A (ja) | 半導体集積回路装置 |