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JP2007067189A - 配線基板及びその製造方法 - Google Patents

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JP2007067189A JP2005251608A JP2005251608A JP2007067189A JP 2007067189 A JP2007067189 A JP 2007067189A JP 2005251608 A JP2005251608 A JP 2005251608A JP 2005251608 A JP2005251608 A JP 2005251608A JP 2007067189 A JP2007067189 A JP 2007067189A
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wiring
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Yuichi Taguchi
裕一 田口
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Shinko Electric Industries Co Ltd
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Shinko Electric Industries Co Ltd
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Abstract

【課題】 簡単、短時間かつ安価に、しかも様々な配線デザインが可能であり、高密度配線の要求に対応でき、必要に応じて多層構造も可能な配線基板を提供すること。
【解決手段】 絶縁性の材料からなる基板と、該基板に形成されたビア及び(又は)貫通孔とを備えた配線基板において、基板が、絶縁性材料からなる基板形成性インクを繰り返し印刷することにより形成された少なくとも2層の絶縁性材料の層の積層体からなり、かつビア及び(又は)貫通孔が、絶縁性材料の層の形成の都度絶縁性材料の層と同一平面においてビア及び(又は)貫通孔の形成部位に印刷されたキャビティ形成性インクを積層体の完成後に除去することによって形成されたものであるように、構成する。
【選択図】 図2

Description

本発明は、配線基板に関し、さらに詳しく述べると、様々な配線デザインを実現できる印刷積層体からなる配線基板と、そのような配線基板を印刷法を使用して製造する方法に関する。
配線基板は、電気絶縁性の基板に電気良導体である金属、すなわち、導体金属で配線パターンや電極、外部接続端子などを形成したものであり、LSI等の半導体素子やその他の電子部品を実装するためなどに広く使用されている。
図1は、現在使用されている配線基板の典型例を模式的に示したものである。図示の配線基板において、コアとなる基板101は、プリプレグの加工によって形成されたものであり、貫通孔(スルーホール)102やビア105を形成した後、貫通電極103や配線パターン104を形成している。また、この配線基板の場合、はんだバンプ106を介してLSIチップ120を搭載している。
図示のような配線基板は、いろいろな方法で製造することができるが、一般的には、用意した基板にレーザーやドリルを使用して貫通孔やビアを穴あけする工程が必要である。但し、レーザーなどを使用して穴あけを行う場合、基板に対して垂直方向にしか穴あけをできず、例えば高密度実装を実現するために電極を基板に対して斜めあるいはその他のパターンで形成できないという不具合がある。また、貫通孔やビアに導体金属を充填する工程も必要であるが、この工程は、めっきによって実施することが一般的であり、めっき作業が長時間に及ぶという不具合がある。さらに、配線パターンを形成するため、プリプレグに積層された銅箔をパターニングする工程が必要となるが、この工程は、フォトレジストの塗布、露光、現像、銅箔のエッチングを含む一連の処理プロセスを必要とするため、煩雑であり、また、微細な配線パターンの形成が困難である。
具体例を示すと、特許文献1は、セミアディティブ法を使用してプリント配線板を製造する方法を記載している。この方法によると、プリント配線板は、下記の工程:
基板の上下両面に内層導体回路を形成すること、
めっきレジストを形成し、パターニング(露光及び現像)すること、
パターニングによって形成されたレジスト開口部に電解めっきを行い、引き続いてめっきレジストを除去すること、
層間絶縁樹脂を全面に塗布すること、
層間絶縁樹脂のビアホール形成用の開口部を形成すること(レーザーあるいは露光及び現像による)、
全面に無電解めっきを行うこと、
ドライフィルムレジストをラミネートし、パターニングすること、
ドライフィルムレジストにできた開口部に電解めっきを行うこと、
ドライフィルムレジストを除去し、さらに下地の無電解めっき膜も除去すること、
外層導体回路にソルダーレジスト層を形成すること、
ソルダーレジスト層をパターニングして開口部を形成すること、
開口部に無電解ニッケルめっき及び無電解金めっきを順次行うこと、及び
金めっき層上にはんだペーストを印刷し、はんだバンプを形成すること
によって製造することができる。しかし、この方法は、上述のように数多くの異なる処理工程を必要とし、処理時間も長く、また、それぞれの工程に専門の高価な処理装置が必要である。
特開2000−188446号公報(特許請求の範囲、図5〜図9)
本発明の目的は、従来一般的に使用されるセミアディティブ法やその他の手法を使用しないで、簡単、短時間かつ安価に、しかも様々な配線デザインを実現可能であり、高密度配線の要求に対応でき、必要に応じて多層構造も可能な配線基板を提供することにある。
また、本発明の目的は、上記のような本発明の配線基板を簡単かつ短時間に歩留まりよく製造でき、しかも高価な処理装置を必要としない配線基板の製造方法を提供することにある。
本発明のこれらの目的やその他の目的は、以下の詳細な説明から容易に理解することができるであろう。
本発明者は、上記した課題を解決すべく鋭意研究の結果、製造プロセスを従来のフォトリソグラフィ中心の手法から印刷中心の手法に切り替え、基板を印刷積層体の形で形成することで、多くの課題を同時に解決できるということを発見し、本発明を完成した。
本発明は、絶縁性の材料からなる基板と、該基板に形成されたビア及び(又は)貫通孔とを備えた配線基板であって、その構成要素、例えば基板、ビア、貫通孔、電極、配線等が印刷法に基づいて形成されたものであることを特徴とする配線基板と、そのような印刷法による配線基板の製造方法にある。
特に、本発明は、1つの面において、絶縁性の材料からなる基板と、該基板に形成されたビア及び(又は)貫通孔とを備えた配線基板であって、
前記基板が、絶縁性材料からなる基板形成性インクを繰り返し印刷することにより形成された少なくとも2層の絶縁性材料の層の積層体からなり、かつ
前記ビア及び(又は)貫通孔が、前記絶縁性材料の層の形成の都度、絶縁性材料の層と同一平面において、前記ビア及び(又は)貫通孔の形成部位に印刷されたキャビティ形成性インクを前記積層体の完成後に除去することによって形成されたものであることを特徴とする配線基板にある。
また、本発明は、そのもう1つの面において、絶縁性の材料からなる基板と、該基板に形成されたビア及び(又は)貫通孔とを備えた配線基板を製造する方法であって、
前記基板を、配線基板の完成後に取り除かれる仮の支持体の上で絶縁性材料からなる基板形成性インクを繰り返し印刷することにより、少なくとも2層の絶縁性材料の層の積層体の形で形成すること、及び
前記ビア及び(又は)貫通孔を、前記絶縁性材料の層の形成の都度、絶縁性材料の層と同一平面において、キャビティ形成性インクを前記ビア及び(又は)貫通孔の形成部位に印刷しかつその印刷物を、前記積層体の完成後、その積層体から除去することによって形成すること
を特徴とする配線基板の製造方法にある。
本発明による配線基板及びその製造方法は、本発明の範囲内においていろいろな形態で有利に実施することができる。例えば、基板形成性インク及び前記キャビティ形成性インクを、それぞれ、インクジェット法を用いて有利に印刷することができる。
また、本発明の配線基板において、それに形成されたビアや貫通孔は、それらの開口部の内壁面にさらに導体パターン(本発明では、総称して「配線パターン層」と呼ぶ)を有することが好ましく、また、かかる配線パターン層は、必要に応じてめっきなどの常用の手法を用いて形成したよいが、ナノサイズの粒径をもった導電性金属の微粒子を含む導電性インクを印刷することによって形成することが好ましい。さらに、かかる配線パターン層を形成するための印刷法としては、インクジェット法を有利に使用することができる。
さらに加えて、本発明は、本発明の配線基板と、その配線基板の表面及び(又は)内部に実装された少なくとも1種類の電子部品とを含んでなることを特徴とする電子装置にある。
以下の詳細な説明から理解されるように、本発明によれば、簡単、短時間かつ安価に、しかも様々な配線デザインを実現可能であり、高密度配線の要求に対応でき、必要に応じて多層構造も可能な配線基板を提供することができる。
また、本発明によれば、配線基板の製造に従来一般的に使用されてきたセミアディティブ法を使用しなくても済むので、フォトレジストやドライフィルムレジストの使用に起因した問題を解消することができる。例えば、本発明の配線基板では、配線パターンを直接印刷して形成できるので、解像度や密着性の低下の問題が生じることがなく、また、レジストパターンの倒れやレジスト残りなどの問題も回避することができる。
さらに、本発明によれば、上記のような本発明の配線基板を製造するに当たって、簡単な処理工程のみで短時間にかつ歩留まりよく配線基板を製造することができ、しかもその際に高価な処理装置を使用しないで済むという利点がある。
さらにまた、本発明によれば、様々な配線デザインを備えた本発明の配線基板に半導体素子等の電子部品を実装した小形で高性能な電子装置を提供することができる。
本発明による配線基板及びその製造方法は、それぞれ、いろいろな形態で有利に実施することができる。以下、本発明をその好ましい実施形態について説明する。
本発明は、ビアや貫通孔が形成された基板と、その上面、内部及び(又は)下面に形成された配線パターン層とを備えた配線基板にある。ここで、配線基板は、本発明の要件を満足させる限り、その構成が特に限定されるものではなく、以下に図示して示す一例のほか、常用の配線基板(回路基板、プリント回路板、プリント配線板などとも呼ばれる)で採用されているものに類似の構成を有することができる。また、本発明の配線基板は、各種の機能部品(以下、総称して「電子部品」という)を実装し、支持するためのものであり、実装可能な電子部品の典型例としては、以下に列挙するものに限定されるわけではないけれども、例えばICチップ、LSIチップなどの半導体素子や、コンデンサ素子(キャパシタ)、リアクタ素子、インダクタ素子などを挙げることができる。
本発明の配線基板において、その主体は基板である。基板は、配線基板の構成に応じていろいろな絶縁性材料から形成することができる。本発明の実施に適当な絶縁性材料は、基板が、絶縁性材料を印刷によって塗布し、硬化させること及び2層以上の絶縁性材料の印刷層を積層することによって形成されることを考慮して、例えば、ソルダーレジスト、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂などを包含する。ソルダーレジストは、例えば、熱硬化性又は紫外線硬化性の樹脂、例えば、エポキシ樹脂、アクリル樹脂などである。これらの絶縁性材料は、好ましくは、インク(本発明では、「基板形成性インク」と呼ぶ)の形で用いられる。基板形成性インクは、その印刷法によって変更可能であるが、選ばれた印刷法に好適な組成及び粘度を有することが好ましい。また、基板形成性インクの印刷には、いろいろな印刷法を使用することができるが、汎用性があり、装置も単純で安価であり、微細なパターンも正確にかつ容易に描画することができることから、特にインクジェット印刷法を有利に使用することができる。また、基板形成性インクを用いて印刷を実施するに当たり、所望とする配線デザインに応じて印刷パターンを任意に変更することができる。
本発明の配線基板において、その基板にはビアや貫通孔が形成されている。これらの開口部や、必要に応じて存在していてもよいその他の開口部は、本発明に従い、印刷法によって形成されていることを特徴とし、従来の方法のようにレーザーやドリルを用いて穴あけする工程を必要としない。
ビアや貫通孔などの開口部は、いろいろな手法を使用して形成することができるけれども、絶縁性材料の層を印刷によって形成する都度、すなわち、1枚の絶縁性材料の層を形成するたび毎に、基板形成性インクの印刷の前もしくはその後あるいは基板形成性インクの印刷とほぼ同時に、絶縁性材料の層と同一平面において、後段の処理工程で選択的に除去され(換言すると、絶縁性材料の層のみを残し)、その絶縁性材料の層に島状に開口部を形成可能なインク(本発明では、「キャビティ形成性インク」と呼ぶ)を印刷することによって有利に形成することができる。キャビティ形成性インクは、好ましくは、ビアや貫通孔などの開口部の形成部位に絶縁性材料の層とほぼ同一の厚さで印刷かつその印刷を絶縁性材料の層の印刷と同様に繰り返し実施する。最後に、最終的に得られた、2層以上の絶縁性材料の層からなる積層体からキャビティ形成性インクに由来する印刷物を除去すると、ビアや貫通孔などの開口部が得られる。印刷物の除去は、いろいろな手法によって実施することができるが、例えば、キャビティ形成性インクがエッチングによって除去可能である場合、エッチング、例えばエッチング液を使用したウエットエッチングを有利に利用することができる。
ビアや貫通孔などの開口部の形成のため、いろいろな種類のキャビティ形成性インクを使用することができる。ここで使用するキャビティ形成性インクは、印刷に好適な組成や粘度などを有しており、かつ最終的には絶縁性材料の層から分離されて所望とする開口部を形成できる限り、特に限定されるものではない。本発明の実施に適当なキャビティ形成性インクは、例えば、エッチングレジスト、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂などを包含する。エッチングレジストは、例えば、熱硬化性又は紫外線硬化性の樹脂、例えば、エポキシ樹脂、アクリル樹脂などである。また、キャビティ形成性インクの印刷には、いろいろな印刷法を使用することができるが、汎用性があり、装置も単純で安価であり、微細なパターンも正確にかつ容易に描画することができることから、特にインクジェット印刷法を有利に使用することができる。インクジェット印刷法を使用すれば、複数個のヘッドを備えたプリンタを使用することで、基板形成性インクの印刷とキャビティ形成性インクの印刷を所望とする印刷パターンに応じて任意に連続して印刷し、1つの層を簡単かつ短時間に形成し、直ちに次の層の形成に移行できるからである。なお、インクジェット印刷に使用するインクは、通常、樹脂成分を他の成分とともに溶媒に溶解して調製された溶液であるが、所望ならば、樹脂成分を溶融して得た溶融物であってもよい。また、キャビティ形成性インクを用いて印刷を実施するに当たり、所望とする配線デザインに応じて印刷パターンを任意に変更することが好ましい。
本発明の配線基板において、その基板はさらに配線パターン層を備えている。配線パターン層の形成部位としては、例えば、ビアや貫通孔などの開口部の内壁面、基板の上面や下面、基板の内部などを挙げることができる。すなわち、本発明において使用した場合、「配線パターン層」なる語は、広義で用いられており、この技術分野において常用の用語である「配線回路」、「配線層」、「配線パターン」、「電極」などの他、「貫通電極」、「フィルドビア」、「外部接続端子」なども包含する。配線パターン層は、所望とする導電特性などが得られる限り特に限定されるものではなく、例えば、任意の導体金属、例えば、金、銀、銅、ニッケル、アルミニウム、クロム、パラジウム、インジウム、スズなどあるいはその合金から有利に形成することができる。また、必要ならば、インジウムスズ酸化物(ITO)からこれらの配線パターン層を形成してもよい。
ビアや貫通孔などの開口部の内壁面あるいはその他の場所において配線パターン層を形成する場合、印刷法によって形成することが好ましく、特に、ナノサイズの粒径をもった導電性金属の微粒子を含む導電性インク(いわゆるナノインク)の印刷によって形成することが好ましい。また、ナノインクを使用した印刷法によって配線パターン層を形成する場合、上記したような基板や開口部の形成などにあわせて、印刷法としてインクジェット法を採用することが推奨される。インクジェット法は、汎用性があり、装置も単純で安価であり、微細なパターンも正確にかつ容易に描画することができ、開口部におけるインクの充填も容易に可能であるばかりでなく、基板や開口部の形成などと共通して、同じプリンタを利用できるからである。
ここで、本発明の実施に使用可能なナノインクについて説明する。ナノインクは、上記した通り、ナノサイズの粒径をもった導電性金属の微粒子を含む導電性の液体であり、導電性金属としては、例えば、以下に列挙するものに限定されないが、金、銀、銅、ニッケル、パラジウム、インジウム、ITOなどを挙げることができる。これらの金属種に由来する微粒子は、通常、約2〜200nmの平均粒径を有している。これらの金属の微粒子は、インクを調製するため、分散剤(例えば、アルキルアミン、カルボン酸アミド、アミノカルボン酸塩など)及び溶剤(例えば、トルエン、キシレン、テトラデカン等の有機溶剤、アルコール類、水など)と一緒に用いられる。ナノインク中の金属微粒子の濃度は、広い範囲で変更することができるものの、通常、約60重量%以下であり、好ましくは約5〜55重量%の範囲である。また、ナノインクの粘度は、通常、約5〜20cpsである。
配線パターン層は、上記したように印刷法によって形成するのが好ましいが、必要ならば、簡単な手法で厚膜に形成できるので、めっき法、好ましくは電解めっき法を併用してもよく、必要ならば、無電解めっき法と電解めっき法を組み合わせて使用してもよい。また、もしも許容し得るのであるならば、例えばスパッタリング、蒸着などの常用の薄膜形成法を使用して配線パターン層を形成してもよい。
本発明による配線基板は、いろいろな手法を使用して製造することができるけれども、下記の工程を含むようにして製造するのが有利である。
(1)基板を、配線基板の完成後に取り除かれる仮の支持体の上で絶縁性材料からなる基板形成性インクを繰り返し印刷することにより、少なくとも2層の絶縁性材料の層の積層体の形で形成すること、
(2)ビア及び(又は)貫通孔を、絶縁性材料の層の形成の都度、基板形成性インクの印刷の前もしくはその後あるいは基板形成性インクの印刷とほぼ同時に、絶縁性材料の層と同一平面において、キャビティ形成性インクをビア及び(又は)貫通孔の形成部位に印刷しかつその印刷物を、少なくとも2層の絶縁性材料の層からなる積層体の完成後、その積層体から除去することによって形成すること、及び
(3)ビア及び(又は)貫通孔の内壁面に、ナノサイズの粒径をもった導電性金属の微粒子を含む導電性インク(ナノインク)を印刷することによって配線パターン層を形成すること。
なお、これらの処理工程において、基板形成性インク、キャビティ形成性インク及び導電性インクの印刷は、上記したように、インクジェット法を使用して共通的に実施することが好ましい。
本発明の配線基板の製造方法は、さらに具体的には、例えば、次のようにして有利に実施することができる。
1)配線基板の完成後に取り除かれるべき仮の支持体を用意する。ここで使用する支持体は、基板から支持体を除去するために使用される方法(例えば、エッチング、研削など)に応じて最適なものを選択することができる。例えば、安価であり、加工が容易な点から、銅板、ガラス板、ポリイミド樹脂板などを有利に使用することができる。
2)用意した仮の支持体の上に、絶縁性のインク(基板形成性インク、例えばソルダーレジスト、ポリイミド樹脂など)で第1の基板層を形成する。インクジェット法を使用して、予め定められたパターンで絶縁性のインクを塗布するのが好ましい。
3)第1の基板層の形成段階において、絶縁性のインクを塗布する前、その間あるいはその後に、ビア、貫通孔などの開口部の形成が予定されている部位(絶縁性のインクを塗布しない領域)に、エッチング可能なインク(キャビティ形成性インク、例えばエッチングレジストなど)で第1のキャビティ層を形成する。第1のキャビティ層も、第1の基板層と同様に、インクジェット法を使用して塗布するのが好ましい。また、エッチング可能なインクは、処理の簡略化のため、絶縁性のインクと同時に、すなわち、同一の条件下で、塗布し、硬化可能であることが好ましい。
4)それぞれ塗布したままの第1の基板層及び第1のキャビティ層を同時に硬化させる。例えば、2つの層が紫外線硬化性である場合、紫外線を一括照射して硬化させる。第1のキャビティ層を組み込んだ、所定の厚さを有する第1の基板層が得られる。
5)上記した工程2)〜4)を所定の回数(n回)にわたって繰り返すことで、第1〜第nの基板層からなる積層体(基板前駆体)を形成する。
6)得られた積層体から、第1〜第nのキャビティ層のみを選択的に除去する。ここでキャビティ層の形成に使用されたキャビティ形成性インクは、エッチング可能であるので、例えばエッチング液を使用したウエットエッチングにより残渣を残すことなくキャビティ層のみを完全に除去し、所期の開口部(ビア、貫通孔など)を得ることができる。
なお、得られた開口部は、通常配線や貫通電極などの形成に用いられるが、印刷パターンの調整に応じて開口部の形状やパターンを任意に変更可能であり、したがって、斜めに配置された配線や電極を容易に形成可能である。
7)第1〜第nの基板層からなる積層体に形成された開口部に金属ナノインクを充填する。なお、金属ナノインクの充填は、好ましくはインクジェット印刷又はディップコーティングによって行うことができるが、必要ならば、導電性ペーストの充填や金属めっきによって行ってもよい。
金属ナノインクを開口部に充填する場合、開口部を埋め尽くす形で充填を行った後に金属ナノインクを加熱して金属成分を焼結させてもよいが、焼結効果などを高めるため、金属ナノインクの充填及び加熱を複数回に分けて実施してもよい。すなわち、開口部に金属ナノインクを充填し、加熱する工程を、開口部内の金属層の厚さが所望の厚さになるまで繰り返すことができる。また、もしも金属ナノインクをディップコーティングによって行った場合には、基板表面に余分な金属が付着するので、その金属を例えば化学的機械的研磨法(CMP法)で除去することが推奨される。
8)上記のような一連の処理工程を経て、配線、ビア、貫通孔などが形成された配線基板(例えば、ソルダーレジストの硬化積層体からなる配線基板)が得られる。この配線基板には、常法にしたがって、例えばはんだバンプを介してLSIチップやその他の電子部品を搭載することができる。
上記の製造方法では、工程2)〜4)を繰り返すことで積層体(基板前駆体)を形成しているが、必要に応じて、積層体の形成を途中で中断し、硬化処理によって形成された第1の基板の上に半導体チップやキャパシタなどの電子部品を作り込んでもよい。引き続いて工程2)〜4)を再び繰り返すことで残りの積層体を形成し、最終的には電子部品を内蔵した配線基板を形成することができる。
本発明は、さらに、本発明の配線基板と、その配線基板に実装された少なくとも1種類の電子部品とを含んでなることを特徴とする電子装置にある。ここで、配線基板に実装されるべき電子部品は、以下に列挙するものに限定されるわけではないけれども、例えば前記したように、ICチップ、LSIチップなどの半導体素子や、コンデンサ素子(キャパシタ)、リアクタ素子、インダクタ素子などを包含する。もちろん、これらの電子部品は、配線基板の表面に実装してもよく、配線基板の内部に実装してもよく、あるいは表面と内部に組み合わせて実装してもよい。また、これらの電子部品は、所望とする機能に応じて、単独で使用してもよく、2種以上を組み合わせて使用してもよい。さらに、それぞれの電子部品は、フリップチップ法、ワイヤボンディング法などによって相互に電気的に接続したり、配線基板の配線パターン層や外部接続端子などと相互に電気的に接続することができる。
引き続いて、本発明のいくつかの実施例を添付の図面を参照して説明する。なお、本発明は、これらの実施例によって限定されるものでないことは言うまでもない。
図2は、本発明による配線基板の一例を示した断面図である。配線基板10は、絶縁性の材料からなる基板1と、導体金属を充填された貫通孔、すなわち、貫通電極1Bとを備えている。この配線基板10において、基板1は、絶縁性材料からなる基板形成性インク、すなわち、例えばソルダーレジストのような絶縁性インク1Aを繰り返し印刷することにより形成されたものであり、図示のように、6層の基板層、すなわち、第1の基板層1(1)〜第6の基板層1(6)の積層体からなる。また、貫通電極1Bは、除去可能なキャビティ形成性インクを貫通孔の形成部位に印刷し、さらにそれを除去して貫通孔を形成した後、その貫通孔に金属ナノインクを充填し、硬化させることによって形成されたものである。金属ナノインクは、例えば、銅ナノインクなどである。本例の場合、第1の基板層1(1)〜第6の基板層1(6)を形成する度ごとに、それらの層と同一平面において貫通孔の形成部位に例えばエッチングレジストのようなキャビティ形成性インクを印刷し、第1〜第6の基板層の形成と同時に第1〜第6のキャビティ層を形成し、得られた積層体を硬化させた後、第1〜第6のキャビティ層をエッチングによって選択的に除去することによって貫通孔を形成した。また、本例の場合、貫通孔は、斜めの貫通電極1Bをあわせて形成するため、図から理解されるように、基板1に対して垂直に形成された貫通孔と斜めに形成された貫通孔の2種類を用意した。斜めに形成された貫通孔は、本発明によればいかようなデザインでも配線パターンを形成可能であることを示している。
配線基板10は、その上面に電子部品(本例では、LSIチップ)20を搭載している。LSIチップ20は、配線基板10に予め形成された電極11のところで、はんだバンプ(例えば、Pb/Sn)21を介して搭載されている。電極11は、貫通電極1Bの形成と同時に金属ナノインクから形成してもよく、さもなければ、別の工程で、例えば銅めっきなどによって形成してもよい。また、配線基板10は、その下面に電極12を有している。電極12は、貫通電極1Bの形成と同時に金属ナノインクから形成してもよく、さもなければ、別の工程で、例えば銅めっきなどによって形成してもよい。
図3は、本発明による配線基板のもう1つの例を示した断面図である。配線基板10は、絶縁性の材料からなる基板1と、導体金属を充填された貫通孔、すなわち、貫通電極1Bとを備えている。この配線基板10において、基板1は、図2を参照して先に説明した例と同様に、絶縁性材料からなる基板形成性インク、すなわち、絶縁性インク1Aを繰り返し印刷することにより形成されたものであり、図示されないが、複数の基板層の積層体からなる。また、貫通電極1Bは、除去可能なキャビティ形成性インクを貫通孔の形成部位に印刷し、さらにそれを除去して貫通孔を形成した後、その貫通孔に金属ナノインクを充填し、硬化させることによって形成されたものである。本例の場合も、それぞれの基板層を形成する度ごとに、その層と同一平面において貫通孔の形成部位に例えばエッチングレジストのようなキャビティ形成性インクを印刷し、それぞれの基板層の形成と同時にその基板層に対応したキャビティ層を形成し、得られた積層体を硬化させた後、キャビティ層のみをエッチングによって選択的に除去することによって貫通孔を形成している。また、本例の場合、貫通孔は、基板1に対して垂直に形成したものではなく、所望とする配線パターンに応じて、一方の貫通孔は斜めに段差を設けて、他方の貫通孔は螺旋状に、それぞれ形成している。すなわち、本例のような手法を採用することによって、配線や貫通電極の形状を任意に変更することができ、設計の自由度が格段に増加する。
配線基板10は、その上面に電子部品(本例では、LSIチップ)20を搭載している。LSIチップ20は、配線基板10に予め形成された電極11のところで、はんだバンプ(例えば、Pb/Sn)21を介して搭載されている。電極11は、貫通電極1Bの形成と同時に金属ナノインクから形成してもよく、さもなければ、別の工程で銅めっきなどによって形成してもよい。また、配線基板10は、その下面に電極12を有している。電極12は、貫通電極1Bの形成と同時に金属ナノインクから形成してもよく、さもなければ、別の工程で銅めっきなどによって形成してもよい。さらに、図示の電極12にははんだバンプ(例えば、Pb/Sn)13も備わっている。
図4は、本発明による配線基板のさらにもう1つの例を示した断面図である。配線基板10は、絶縁性の材料からなる基板1と、導体金属を充填された貫通孔、すなわち、貫通電極1Bとを備えている。この配線基板10において、基板1は、図2を参照して先に説明した例と同様に、絶縁性材料からなる基板形成性インク、すなわち、絶縁性インク1Aを繰り返し印刷することにより形成されたものであり、図示されないが、複数の基板層の積層体からなる。また、貫通電極1Bは、除去可能なキャビティ形成性インクを貫通孔の形成部位に印刷し、さらにそれを除去して貫通孔を形成した後、その貫通孔に金属ナノインクを充填し、硬化させることによって形成されたものである。本例の場合も、それぞれの基板層を形成する度ごとに、その層と同一平面において貫通孔の形成部位に例えばエッチングレジストのようなキャビティ形成性インクを印刷し、それぞれの基板層の形成と同時にその基板層に対応したキャビティ層を形成し、得られた積層体を硬化させた後、キャビティ層のみをエッチングによって選択的に除去することによって貫通孔を形成している。但し、本例の場合、配線基板10の内部に電子部品(本例では、チップキャパシタ)30が内蔵されている。チップキャパシタ30は、本例の場合、基板1の形成を2段階で実施することによって、配線基板10の所望の位置に容易に組み込むことができる。すなわち、第1の基板を作製し、その基板の上にチップキャパシタ30を搭載する。内層配線1Cは、第1の基板の貫通配線1Bの形成と同時に形成することができる。次いで、チップキャパシタ30を搭載した後の第1の基板の上に、第1の基板の作製と同様な手法によって第2の基板を作製する。なお、図では1個のチップキャパシタ30が内蔵されているが、内蔵される電子部品の種類や数は限定されるものではない。
配線基板10は、その上面に電子部品(本例では、LSIチップ)20を搭載している。LSIチップ20は、配線基板10に予め形成された電極11のところで、はんだバンプ(例えば、Pb/Sn)21を介して搭載されている。電極11は、貫通電極1Bの形成と同時に金属ナノインクから形成してもよく、さもなければ、別の工程で銅めっきなどによって形成してもよい。また、配線基板10は、その下面に電極12を有している。電極12は、貫通電極1Bの形成と同時に金属ナノインクから形成してもよく、さもなければ、別の工程で銅めっきなどによって形成してもよい。さらに、図示の電極12にははんだバンプ(例えば、Pb/Sn)13も備わっている。
さらに具体的に説明すると、図2に示したタイプの配線基板10は、例えば、図5〜図9に順を追って示すような手法によって有利に製造することができる。なお、図5(A)は、図5(B)の線分A−Aに沿った断面図であり、また、図6(A)は、図6(B)の線分A−Aに沿った断面図である。
まず、図5(A)に示されるように、配線基板の作製中に基盤として使用し、配線基板の完成後に取り除く仮の支持体として、銅板31を用意する。銅板31の大きさは、任意に変更可能である。例えば、銅板31の大きさは、配線基板の1個分の面積にほぼ同じ大きさであってもよく、さもなければ、もしも複数個の配線基板を一括して製造することを意図するのであれば、それらの配線基板の合計面積にほぼ同じ大きさであってもよい。
次いで、用意した銅板31の上に第1の基板層1(1)を形成する。本例の場合、絶縁性のインク(ソルダーレジスト)1aをインクジェットプリンタで予め定められたパターンで印刷して第1の基板層1(1)を形成した。なお、図ではインクジェットプリンタのヘッド32が1個しか示されていないが、実際には、短時間で印刷を完了するとともに、以下に説明するが、キャビティ形成性インクも平行して、ほぼ同時に印刷するため、2個以上のインクジェットヘッドを使用するのが有利である。
本例の場合、2個のインクジェットヘッド32を使用して、ソルダーレジストの印刷と同時に、エッチング可能なキャビティ形成性インク(エッチングレジスト)を印刷し、第1のキャビティ層1bを形成する。第1のキャビティ層1bは、図から理解される通り、貫通孔の形成が予定されている部位(ソルダーレジストが印刷されない領域)に形成される。なお、エッチングレジストの印刷は、上記したように、ソルダーレジストの印刷とほぼ同時に実施するのが好ましいが、必要ならば、第1の基板層1(1)の形成段階において、ソルダーレジストを印刷する前あるいはその後に実施してもよい。
ソルダーレジスト及びエッチングレジストの印刷が完了した後、まだ未硬化の状態にあるこれらのレジストを同時に硬化させる。本例の場合、どちらのレジストも紫外線硬化型であったので、予め定められた量の紫外線を照射して両者を一括して硬化させた。図示のように、第1のキャビティ層1bを貫通孔形成部位に組み込んだ、ソルダーレジスト1aからなる第1の基板層1(1)が得られる。なお、第1の基板層1(1)の厚さは、約3〜10μmである。
第1の基板層1(1)の形成が完了した後、ソルダーレジスト及びエッチングレジストの印刷パターンを変更する違いを除いて、上記と同様な手法に従ってソルダーレジスト及びエッチングレジストを印刷し、第2、第3、・・・の基板層を順次形成する。本例の場合、図示される通り、合計6層の基板層、すなわち、第1の基板層1(1)〜第6の基板層1(6)の積層体を形成した。なお、この積層体は、最終的な基板の形態に至っていないので、本発明では特に「基板前駆体」と呼ぶ。
次いで、得られた基板前駆体から、第1〜第6のキャビティ層1bを構成するエッチングレジストを選択的に除去する。本例では、エッチングレジストに見合ったエッチング液を用意し、ウエットエッチングによりエッチングレジストを除去した。図7に示されるように、レジスト残渣を残すことなく貫通孔1Cが得られた。
引き続いて、図8に示されるように、基板前駆体の開口部1Cに金属ナノインクを充填する。本例では、金属ナノインクとして銅ナノインクを使用し、このインクを、2個のヘッド33を有するインクジェットプリンタで開口部1Cに流し込んだ。また、本例では、開口部における銅ナノインクの充填及び加熱(銅の焼結)を複数回に分けて実施し、開口部1C内に金属層1Bを所望の厚さで充填した。
上記のような一連の処理工程を経て、図9に示されるように、貫通電極1Bが形成された積層構造をもった配線基板(ソルダーレジストの硬化積層体からなる配線基板)10が得られた。この配線基板10には、先に図2を参照して説明したように、LSIチップやその他の電子部品を搭載することができる。
図4に示したチップキャパシタ内蔵タイプの配線基板10も、上記した図2の配線基板10の製造方法と同様な方法によって製造することができる。以下、チップキャパシタ内蔵配線基板10の製造方法を、図10を参照して説明する。
まず、図10(A)に示されるように、銅板31の上に第1の基板層1(1)及び第2の基板層1(2)を順次形成する。本例の場合、絶縁性のインク(ソルダーレジスト)1aをインクジェットプリンタで印刷してこれらの基板層を形成した。また、これらの基板層の形成と同時に、エッチング可能なキャビティ形成性インク(エッチングレジスト)をインクジェットプリンタで印刷し、第1及び第2のキャビティ層1bを形成した。なお、第2のキャビティ層の形成では、貫通電極と同時に内層配線を形成するため、エッチングレジストの印刷パターンを図示のように変更した。また、それぞれの基板層の形成において、ソルダーレジスト及びエッチングレジストの印刷が完了した後、まだ未硬化の状態にあるこれらのレジストを紫外線照射により硬化させた。図示のように、第1のキャビティ層1bを貫通孔形成部位に組み込んだ、ソルダーレジスト1aからなる第1の基板層1(1)と、第1のキャビティ層1bを貫通孔形成部位及び内層配線形成部位に組み込んだ、ソルダーレジスト1aからなる第2の基板層1(2)とを備えた第1の基板前駆体が得られた。
次いで、得られた第1の基板前駆体から、第1及び第2のキャビティ層1bを構成するエッチングレジストを選択的に除去する。本例では、ウエットエッチングによりエッチングレジストを除去した。このようにして第1の基板前駆体の貫通孔形成部位及び内層配線形成部位に開口部を形成した後、図10(B)に示されるように、第1の基板前駆体の開口部に金属ナノインクを充填する。本例では、金属ナノインクとして銅ナノインクを使用し、このインクをインクジェットプリンタ(図示せず)で開口部に流し込んだ。その後、銅ナノインクを加熱し、インク中の銅を焼結させた。
引き続いて、図10(C)に示されるように、第1の基板前駆体の上にAuバンプ(図示せず)を介してチップキャパシタ30を搭載した。なお、Auバンプは、銅ナノインク由来の内層配線(銅)を介して貫通電極(銅)1Bに接続されている。
上記のようにしてチップキャパシタ30を搭載した第1の基板前駆体を形成した後、図10(C)に示されるように、第3の基板層1(3)〜第6の基板層1(6)の積層体らなる第2の基板前駆体を形成する。第2の基板前駆体の形成は、上記した第1の基板前駆体の形成と同様に、ソルダーレジスト及びエッチングレジストの印刷及び硬化の工程を反復することによって実施することができる。
上記のようにして第2の基板前駆体を作製した後、第3〜第6のキャビティ層1bを構成するエッチングレジストを選択的に除去する。次いで、第2の基板前駆体に形成された開口部に、第1の基板前駆体の場合と同様に、銅ナノインクをインクジェットプリンタで流し込み、さらに加熱(銅の焼結)する。図10(E)に示されるように、貫通電極1Bが形成されかつチップキャパシタ30を内蔵した、積層構造をもった配線基板(ソルダーレジストの硬化積層体からなる配線基板)10が得られる。
引き続いて、図10(E)に示されるように、チップキャパシタ30を内蔵した配線基板1にLSIチップ20を搭載する。本例の場合、はんだバンプ(Pb/Sn)21を介してLSIチップ20を搭載した。最後に、不要となった仮の支持体(銅板)31をエッチングによって除去したところ、図10(F)に示されるように、目的とする構造をもったデバイスが得られた。
従来の配線基板の一例を示した断面図である。 本発明による配線基板の好ましい1形態を示した断面図である。 本発明による配線基板のもう1つの好ましい形態を示した断面図である。 本発明による配線基板のさらにもう1つの好ましい形態を示した断面図である。 図2の配線基板の製造プロセス(その1)を順を追って示した断面図である。 図2の配線基板の製造プロセス(その2)を順を追って示した断面図である。 図2の配線基板の製造プロセス(その3)を順を追って示した断面図である。 図2の配線基板の製造プロセス(その4)を順を追って示した断面図である。 図2の配線基板の製造プロセス(その5)を順を追って示した断面図である。 図4の配線基板の製造プロセスを順を追って示した断面図である。
符号の説明
1 基板
10 配線基板
20 LSIチップ
30 チップキャパシタ
31 支持体
32 インクジェットヘッド
33 インクジェットヘッド

Claims (12)

  1. 絶縁性の材料からなる基板と、該基板に形成されたビア及び(又は)貫通孔とを備えた配線基板であって、
    前記基板が、絶縁性材料からなる基板形成性インクを繰り返し印刷することにより形成された少なくとも2層の絶縁性材料の層の積層体からなり、かつ
    前記ビア及び(又は)貫通孔が、前記絶縁性材料の層の形成の都度、絶縁性材料の層と同一平面において、前記ビア及び(又は)貫通孔の形成部位に印刷されたキャビティ形成性インクを前記積層体の完成後に除去することによって形成されたものであることを特徴とする配線基板。
  2. 前記基板形成性インクが、ソルダーレジスト又は絶縁性樹脂を含むことを特徴とする請求項1に記載の配線基板。
  3. 前記キャビティ形成性インクが、エッチングレジストを含むことを特徴とする請求項1又は2に記載の配線基板。
  4. 前記基板形成性インク及び前記キャビティ形成性インクが、所望とする配線デザインに応じて異なる印刷パターンで印刷されたものであることを特徴とする請求項1〜3のいずれか1項に記載の配線基板。
  5. 前記基板形成性インク及び前記キャビティ形成性インクが、それぞれインクジェット法を用いて印刷されたものであることを特徴とする請求項1〜4のいずれか1項に記載の配線基板。
  6. 前記ビア及び(又は)貫通孔が、その内壁面において少なくとも、ナノサイズの粒径をもった導電性金属の微粒子を含む導電性インクの印刷によって形成された配線パターン層をさらに有していることを特徴とする請求項1〜5のいずれか1項に記載の配線基板。
  7. 前記導電性インクが、インクジェット法を用いて印刷されたものであることを特徴とする請求項6に記載の配線基板。
  8. 前記基板が、その少なくとも一方の表面及び(又は)内部に配線パターン層をさらに有していることを特徴とする請求項1〜7のいずれか1項に記載の配線基板。
  9. 絶縁性の材料からなる基板と、該基板に形成されたビア及び(又は)貫通孔とを備えた配線基板を製造する方法であって、
    前記基板を、配線基板の完成後に取り除かれる仮の支持体の上で絶縁性材料からなる基板形成性インクを繰り返し印刷することにより、少なくとも2層の絶縁性材料の層の積層体の形で形成すること、及び
    前記ビア及び(又は)貫通孔を、前記絶縁性材料の層の形成の都度、絶縁性材料の層と同一平面において、キャビティ形成性インクを前記ビア及び(又は)貫通孔の形成部位に印刷しかつその印刷物を、前記積層体の完成後、その積層体から除去することによって形成すること
    を特徴とする配線基板の製造方法。
  10. 前記基板形成性インク及び前記キャビティ形成性インクを、それぞれ、インクジェット法を用いて印刷することを特徴とする請求項9に記載の配線基板の製造方法。
  11. 前記ビア及び(又は)貫通孔の内壁面に、ナノサイズの粒径をもった導電性金属の微粒子を含む導電性インクを印刷することによって配線パターン層を形成する工程をさらに含むことを特徴とする請求項9又は10に記載の配線基板の製造方法。
  12. 前記導電性インクをインクジェット法を用いて印刷することを特徴とする請求項11に記載の配線基板の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012074645A (ja) * 2010-09-30 2012-04-12 Seiko Instruments Inc パッケージ、パッケージ製造方法、圧電振動子
JP2015076436A (ja) * 2013-10-07 2015-04-20 日本特殊陶業株式会社 配線基板およびその製造方法
JP2015159277A (ja) * 2014-01-23 2015-09-03 パナソニック株式会社 電子デバイスの製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61229549A (ja) * 1985-04-05 1986-10-13 松下電器産業株式会社 セラミツク多層配線基板の製造方法
JPH11163499A (ja) * 1997-11-28 1999-06-18 Nitto Boseki Co Ltd プリント配線板の製造方法及びこの製造方法によるプリント配線板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61229549A (ja) * 1985-04-05 1986-10-13 松下電器産業株式会社 セラミツク多層配線基板の製造方法
JPH11163499A (ja) * 1997-11-28 1999-06-18 Nitto Boseki Co Ltd プリント配線板の製造方法及びこの製造方法によるプリント配線板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012074645A (ja) * 2010-09-30 2012-04-12 Seiko Instruments Inc パッケージ、パッケージ製造方法、圧電振動子
JP2015076436A (ja) * 2013-10-07 2015-04-20 日本特殊陶業株式会社 配線基板およびその製造方法
JP2015159277A (ja) * 2014-01-23 2015-09-03 パナソニック株式会社 電子デバイスの製造方法

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