JP2007067096A

JP2007067096A - 半導体装置

Info

Publication number: JP2007067096A
Application number: JP2005249914A
Authority: JP
Inventors: So Kurata; 創倉田; Kunihiko Goto; 邦彦後藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-08-30
Filing date: 2005-08-30
Publication date: 2007-03-15
Also published as: US20070045652A1; KR100746518B1; KR20070025924A; CN1925156A; TW200709389A; TWI296847B

Abstract

【課題】抵抗及び容量を含む半導体装置のサイズを小型化することを課題とする。
【解決手段】半導体基板（１００）と、半導体基板上に配置される第１の抵抗素子（１０３）と、第１の抵抗素子の上方に重なるように配置される容量素子（１２０）と、第１の抵抗素子及び容量素子の間に配置される絶縁膜（１０５）とを有する半導体装置が提供される。
【選択図】図１

Description

本発明は、半導体装置に関する。

抵抗素子及び容量素子を有する半導体装置としては、下記の特許文献１〜３が公開されている。特許文献１には、入力パッドが抵抗を介して容量に接続されている半導体集積回路の入力保護回路装置が記載されている。また、特許文献２には、トレンチの表面に沿って形成された第１のポリシリコン膜と、前記第１のポリシリコン膜上の絶縁膜上に堆積され、且つ、前記トレンチを埋め込む第２のポリシリコン膜とからなり、前記第２のポリシリコン膜を抵抗体として用いる半導体装置が記載されている。また、特許文献３には、抵抗及び容量が形成された半導体アナログ集積回路が記載されている。

特開２０００−１２７７８号公報特開平１１−３３０３７５号公報特開平５−２５９４１６号公報

特許文献１及び３は、抵抗及び容量が離れた場所に形成されているため、半導体装置を小型化することが困難である。特許文献２は、トレンチ内の内側が抵抗であり、外側が容量であり、抵抗及び容量が一体化した構成になってしまうため、抵抗及び容量を絶縁膜を介して分離した回路構成に適用することはできない。

本発明の目的は、抵抗及び容量を含む半導体装置のサイズを小型化することである。

本発明の一観点によれば、半導体基板と、前記半導体基板上に配置される第１の抵抗素子と、前記第１の抵抗素子の上方に重なるように配置される容量素子と、前記第１の抵抗素子及び前記容量素子の間に配置される絶縁膜とを有する半導体装置が提供される。

容量素子が第１の抵抗素子の上方に重なるように配置することにより、半導体装置のサイズを小型化することができ、コストを低減することができる。また、抵抗を高抵抗にすることができるので、低消費電力の半導体装置を実現することができる。

（第１の実施形態）
システムの小型化、携帯化に伴い、低消費電力で動作する半導体集積回路が必要とされている。具体的な例としては、その電源として電池を持つことができないことが一般的であるＩＣカードやＩＤチップ（ＲＦＩＤタグ）の用途で、そこに使用される半導体集積回路では、アクセスのために照射される電波のエネルギーから電力を得ており、低消費電力化により広い交信可能範囲を実現することができる。一方、このような用途の回路には低コストであることが強く求められており、半導体チップサイズの削減が必要となる。

ＩＣカードやＩＤチップの用途では電源の安定化のために使う平滑容量が大きい。平滑容量及び強誘電体メモリ（ＦｅＲＡＭ）を混載するプロセスでは、容量の大きい強誘電体容量を平滑容量として用いることができるため、チップサイズ削減の点で有利である。一方、このような用途では低消費電力化のため、大きい抵抗（高抵抗）を用いて消費電流を少なくする必要があり、相対的に回路で用いる抵抗の面積が大きくなり、チップサイズ削減を妨げていた。すなわち、一般的な半導体集積回路のように抵抗及び容量が半導体基板上の２次元的に異なる場所に配置されていると、これらの抵抗素子及び容量素子が占める面積が大きいためにチップサイズの縮小ができず、低コスト化が困難になる。アナログ回路において、抵抗及び容量などの受動素子を３次元的に配置してチップサイズを縮小することが考えられる。そのような半導体装置でも、抵抗と容量の位置が２次元的にずれていては、低消費電力のアナログ回路においてはチップサイズ削減に対する効果が期待できない。以下、この課題を解決するための本発明の第１の実施形態を説明する。

図１は、本発明の第１の実施形態による半導体装置の断面図である。この半導体装置は、例えばＩＣ（Integrated Circuit）カード又はＲＦＩＤ（Radio Frequency Identification）タグである。

半導体基板１００は、例えばシリコン基板である。シリコン基板１００には、Ｎ型ウエル１０１が形成される。Ｎ型ウエル１０１内には、Ｐ型の拡散層１０３が形成される。拡散層１０３は、抵抗を構成する。拡散層抵抗１０３の両端には、Ｐ⁺型コンタクト領域１０２が形成される。拡散層抵抗１０３の上には、絶縁膜１０４及び１０５を介して、下部電極１０６が形成される。絶縁膜１０４及び１０５は、例えばシリコン酸化膜である。下部電極１０６の上には、誘電体材料１０７が形成され、さらにその上には上部電極１０８が形成される。容量１２０は、下部電極１０６、誘電体材料１０７及び上部電極１０８により構成される。容量１２０は、強誘電体容量である。下部電極１０６は、例えばＰｔ（白金）である。強誘電体材料１０７は、例えばＰＺＴ（チタン酸ジルコン酸鉛）である。上部電極１０８は、例えばＩｒＯ₂（二酸化イリジウム）である。上部電極１０８の上には、絶縁膜１０９が形成される。絶縁膜１０９は、例えばシリコン酸化膜である。下部電極１０６には、コンタクトホールを介してプラグ１１０が接続される。上部電極１０８には、コンタクトホールを介してプラグ１１１が接続される。コンタクト領域１０２には、コンタクトホールを介してプラグ１１２が接続される。プラグ１１０〜１１２は、例えばＷ（タングステン）である。プラグ１１０及び１１１は、容量１２０の端子である。プラグ１１２は、抵抗１０３の端子である。

抵抗１０３は、半導体基板１００上に配置される。絶縁膜１０４及び１０５は、抵抗１０３及び容量１２０の間に配置される。プラグ１１２は、抵抗１０３にコンタクトホールを介して接続される。抵抗１０３及び容量１２０は、プラグ１１２以外の領域に大面積に配置することができる。また、容量１２０の下方にはトランジスタが配置されていない。これにより、半導体基板の平坦面上に容量１２０を形成することができる。

図２は、図１の半導体装置の表面図である。半導体装置（半導体チップ）２０１は、例えばパッド２０２を有する。容量１２０は、抵抗１０３の上方に重なるように配置される。本実施形態では、抵抗１０３及び容量１２０を３次元的に重なるように積層する。抵抗１０３及び容量１２０は、半導体基板の深さ方向に重なるように配置できるので、半導体装置（半導体チップ）を小型化することができる。ここでは、高抵抗を実現しやすい半導体基板の拡散層を抵抗１０３として用いる。このような構造は、ＤＲＡＭのメモリセルで用いられているトランジスタと容量の積層構造と比べると、製造上の問題も少なく、特に多量の抵抗と容量を必要とする低消費電力のアナログ回路においては、チップサイズ削減の効果が大きい。特に、低消費電力を要求される携帯機器向けの半導体集積回路においてチップサイズ縮小による低コスト化が可能になる。

図３（Ａ）〜（Ｆ）は、図１の半導体装置の製造方法を示す半導体装置の断面図である。抵抗及び容量の３次元配置構造を有する半導体装置の製造方法を、強誘電体材料を用いる場合を例として説明する。

まず、図３（Ａ）に示すように、半導体基板の素子分離工程を行う。半導体基板（シリコン基板）上にＮ型ウエル１０１を形成する。次に、ＬＯＣＯＳ（シリコン局所酸化法：Local Oxidation of Silicon）により、半導体基板表面の一部分だけを選択的に熱酸化してシリコン酸化膜１０４を形成する。これにより、半導体基板上の複数の素子を電気的に分離することができる。

次に、図３（Ｂ）に示すように、活性領域１０３にＰ型不純物３０１をイオン注入し、Ｐ型の拡散層を用いた抵抗１０３を形成する。

次に、図３（Ｃ）に示すように、マスクを用いて領域１０２のみにＰ型不純物をイオン注入し、Ｐ⁺型コンタクト領域１０２を形成する。

次に、図３（Ｄ）に示すように、半導体基板表面に層間絶縁膜１０５を堆積し、その層間絶縁膜１０５をＣＭＰ（化学機械的研磨：Chemical Mechanical Polishing）により平坦化する。層間絶縁膜１０５は、例えばシリコン酸化膜である。

次に、図３（Ｅ）に示すように、層間絶縁膜１０５の上に容量の下部電極１０６をスパッタで堆積する。下部電極は、例えばＰｔである。次に、下部電極１０６の上に強誘電体材料１０７をスパッタで堆積する。強誘電体材料１０７は、例えばＰＺＴである。次に、強誘電体材料１０７の上に容量の上部電極１０８をスパッタで堆積する。上部電極１０８は、例えばＩｒＯ₂である。

次に、フォトリソグラフィ及びエッチングにより上部電極１０８を所定形状にパターニングする。次に、エッチングにより強誘電体材料１０７を所定形状にパターニングする。次に、フォトリソグラフィ及びエッチングにより下部電極１０６を所定形状にパターニングする。下部電極１０６、強誘電体材料１０７及び上部電極１０８は、強誘電体容量１２０を構成する。強誘電体容量１２０は、拡散層抵抗１０３の上方に重なるように形成される。

次に、図３（Ｆ）に示すように、半導体基板表面に層間絶縁膜１０９を堆積し、その層間絶縁膜１０９をＣＭＰにより平坦化する。層間絶縁膜１０９は、例えばシリコン酸化膜である。次に、下部電極１０６、上部電極１０８及び抵抗コンタクト領域１０２へ通じるコンタクトホールをエッチングにより開ける。次に、これらのコンタクトホールにプラグ１１０〜１１２を埋め込み、平坦化する。プラグ１１０〜１１２は、例えばＷである。

次に、半導体基板表面にＡｌ（アルミニウム）をスパッタで堆積する。次に、そのＡｌを所定パターンにエッチングすることにより、第１層のメタル配線を形成する。この後、通常の配線工程を経て、拡散層抵抗１０３と強誘電体容量１２０が積層された構造をもつ半導体集積回路（半導体装置）が完成する。

以上のように、本実施形態によれば、容量１２０を抵抗１０３の上方に重なるように配置することにより、半導体装置のサイズを小型化することができ、コストを低減することができる。また、抵抗１０３を高抵抗にすることができるので、低消費電力の半導体装置を実現することができる。また、容量１２０として強誘電体容量を用いることにより、容量１２０が占める面積を小さくすることができ、半導体装置のサイズを小さくすることができる。

（第２の実施形態）
図４は、本発明の第２の実施形態による半導体装置の断面図である。図４の本実施形態は、図１の第１の実施形態に対し、抵抗１０３及びコンタクト領域１０２の代わりに、抵抗４０１を設けた点が異なる。以下、本実施形態が第１の実施形態と異なる点を説明する。その他については、本実施形態は、第１の実施形態と同じである。

抵抗４０１は、半導体基板の絶縁膜１０４の上に堆積されたポリシリコン（多結晶シリコン）である。プラグ１１２は、抵抗４０１の両端に接続される。第１の実施形態と同様に、容量１２０は、抵抗４０１の上方に重なるように配置される。絶縁膜１０５は、抵抗４０１及び容量１２０の間に配置される。

次に、図４の半導体装置の製造方法を説明する。まず、第１の実施形態と同様に、図３（Ａ）に示す工程を行う。次に、図５に示すように、半導体基板表面に例えばＣＶＤ（化学気相堆積法：Chemical Vapor Deposition）によりポリシリコン４０１を堆積する。そのポリシリコン４０１をフォトリソグラフィ及びエッチングにより所定形状にパターニングする。このポリシリコン４０１が抵抗を構成する。その後、図３（Ｄ）〜（Ｆ）に示す工程を行う。ただし、プラグ１１２は、抵抗４０１の両端に接続される。

本実施形態も、第１の実施形態と同様に、容量１２０を抵抗４０１の上方に重なるように配置することにより、半導体装置のサイズを小型化することができ、コストを低減することができる。また、抵抗４０１を高抵抗にすることができるので、低消費電力の半導体装置を実現することができる。また、容量１２０として強誘電体容量を用いることにより、容量１２０が占める面積を小さくすることができ、半導体装置のサイズを小さくすることができる。

（第３の実施形態）
図６は、半導体集積回路（半導体装置）のレイアウト例を示す図である。半導体集積回路６００は、第１のアナログ回路６０１、第１の抵抗６０２、容量６０３、第２のアナログ回路６０４、第２の抵抗６０５、メモリ６０６及びロジック回路６０７を有する。

低消費電力のアナログ回路６０１及び６０４では、消費電流を削減するため、主にバイアス回路で大きな抵抗が必要になる。第１のアナログ回路６０１は、例えば基準電圧発生回路（ＢＧＲ）である。第２のアナログ回路６０４は、例えば電圧制御発振回路（ＶＣＯ）である。アナログ回路６０１及び６０４は、各々がバイアス回路を備える。バイアス回路は、バイアス電圧又はバイアス電流を生成するために、大きな抵抗を使う。第１の抵抗６０２は、第１のアナログ回路６０１内のバイアス回路に接続される。第２の抵抗６０５は、第２のアナログ回路６０４内のバイアス回路に接続される。容量６０３は、半導体集積回路６００の電源安定化のための平滑容量である。抵抗６０２，６０５及び平滑容量６０３が２次元的に別々の場所に配置されていると、レイアウト的に効率が悪く、半導体チップ６００のサイズが大きくなる。

図７は、本発明の第３の実施形態による半導体集積回路（半導体装置）のレイアウト例を示す図である。半導体集積回路７００は、第１のアナログ回路７０１、第１の抵抗７０２、容量７０３、第２のアナログ回路７０４、第２の抵抗７０５、メモリ７０６及びロジック回路７０７を有する。メモリ７０６及びロジック回路７０７は、デジタル回路である。半導体集積回路７００は、アナログ回路７０１，７０４及びデジタル回路７０６，７０７を混載している。

本実施形態は、第１又は第２の実施形態による半導体集積回路を用いるものである。第１の抵抗７０２及び第２の抵抗７０５は、半導体基板上に配置される。容量７０３は、第１の抵抗７０２及び第２の抵抗７０５の上方に重なるように配置される。抵抗７０２，７０５及び容量７０３の間には絶縁膜が配置されている。

低消費電力のアナログ回路７０１及び７０４では、消費電流を削減するため、主にバイアス回路で大きな抵抗が必要になる。第１のアナログ回路７０１は、例えば基準電圧発生回路（ＢＧＲ）である。第２のアナログ回路７０４は、例えば電圧制御発振回路（ＶＣＯ）である。アナログ回路７０１及び７０４は、各々がバイアス回路を備える。バイアス回路は、バイアス電圧又はバイアス電流を生成するために、大きな抵抗を使う。第１の抵抗７０２は、第１のアナログ回路７０１内のバイアス回路に接続される。第２の抵抗７０５は、第２のアナログ回路７０４内のバイアス回路に接続される。容量７０３は、半導体集積回路７００の電源安定化のための平滑容量である。

抵抗７０２，７０５及び平滑容量７０３が重なるように配置されているので、レイアウト的に効率が良く、半導体チップ７００のサイズを小さくすることができる。図７の半導体集積回路７００は、図６の半導体集積回路６００に比べ、チップ面積領域７０８分を削減し、小さくすることができる。

以上のように、本実施形態では、アナログ回路７０１及び７０４に用いられる抵抗７０２及び７０５を隣接させて半導体集積回路７００上の一部分に集約し、これによってある程度の大きさの２次元的なスペースが得られる。そして、これらの抵抗７０２及び７０５上に平滑容量として用いられる強誘電体容量７０３を積層し、半導体チップ７００のサイズを削減することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
半導体基板と、
前記半導体基板上に配置される第１の抵抗素子と、
前記第１の抵抗素子の上方に重なるように配置される容量素子と、
前記第１の抵抗素子及び前記容量素子の間に配置される絶縁膜と
を有することを特徴とする半導体装置。
（付記２）
さらに、前記第１の抵抗素子にコンタクトホールを介して接続されるプラグを有し、
前記第１の抵抗素子及び前記容量素子は、前記プラグ以外の領域に配置されることを特徴とする付記１記載の半導体装置。
（付記３）
前記容量素子の下方にはトランジスタが配置されていないことを特徴とする付記１記載の半導体装置。
（付記４）
前記第１の抵抗素子は、前記半導体基板の拡散層を用いたものであることを特徴とする付記１記載の半導体装置。
（付記５）
前記第１の抵抗素子は、前記半導体基板上に堆積したポリシリコンを用いたものであることを特徴とする付記１記載の半導体装置。
（付記６）
前記容量素子は、強誘電体容量であることを特徴とする付記１記載の半導体装置。
（付記７）
さらに、前記半導体基板上に配置される第２の抵抗素子を有し、
前記容量素子は、前記第１及び第２の抵抗素子の上方に重なるように配置されることを特徴とする付記１記載の半導体装置。
（付記８）
さらに、前記第１の抵抗素子に接続される第１のアナログ回路を有することを特徴とする付記１記載の半導体装置。
（付記９）
さらに、前記半導体基板上に配置される第２の抵抗素子と、
前記第２の抵抗素子に接続される第２のアナログ回路とを有し、
前記容量素子は、前記第１及び第２の抵抗素子の上方に重なるように配置されることを特徴とする付記８記載の半導体装置。
（付記１０）
さらに、デジタル回路を有することを特徴とする付記８記載の半導体装置。
（付記１１）
前記第１のアナログ回路は、前記第１の抵抗素子を用いてバイアス電圧又はバイアス電流を生成するためのバイアス回路を含むことを特徴とする付記８記載の半導体装置。
（付記１２）
さらに、前記第１の抵抗素子にコンタクトホールを介して接続されるプラグを有し、
前記第１の抵抗素子及び前記容量素子は、前記プラグ以外の領域に配置されることを特徴とする付記８記載の半導体装置。
（付記１３）
前記容量素子の下方にはトランジスタが配置されていないことを特徴とする付記８記載の半導体装置。
（付記１４）
前記第１の抵抗素子は、前記半導体基板の拡散層を用いたものであることを特徴とする付記８記載の半導体装置。
（付記１５）
前記第１の抵抗素子は、前記半導体基板上に堆積したポリシリコンを用いたものであることを特徴とする付記８記載の半導体装置。
（付記１６）
前記容量素子は、強誘電体容量であることを特徴とする付記８記載の半導体装置。
（付記１７）
前記容量素子、前記絶縁膜及び前記抵抗素子が直接接していることを特徴とする付記１記載の半導体装置。

本発明の第１の実施形態による半導体装置の断面図である。図１の半導体装置の表面図である。図３（Ａ）〜（Ｆ）は図１の半導体装置の製造方法を示す半導体装置の断面図である。本発明の第２の実施形態による半導体装置の断面図である。図４の半導体装置の製造方法を示す半導体装置の断面図である。半導体集積回路（半導体装置）のレイアウト例を示す図である。本発明の第３の実施形態による半導体集積回路（半導体装置）のレイアウト例を示す図である。

符号の説明

１００半導体基板
１０１Ｎ型ウエル
１０２コンタクト領域
１０３抵抗
１０４，１０５絶縁膜
１０６容量の下部電極
１０７強誘電体材料
１０８容量の上部電極
１０９絶縁膜
１１０〜１１２プラグ
１２０強誘電体容量

Claims

半導体基板と、
前記半導体基板上に配置される第１の抵抗素子と、
前記第１の抵抗素子の上方に重なるように配置される容量素子と、
前記第１の抵抗素子及び前記容量素子の間に配置される絶縁膜と
を有することを特徴とする半導体装置。
前記容量素子の下方にはトランジスタが配置されていないことを特徴とする請求項１記載の半導体装置。
前記第１の抵抗素子は、前記半導体基板の拡散層を用いたものであることを特徴とする請求項１記載の半導体装置。
前記第１の抵抗素子は、前記半導体基板上に堆積したポリシリコンを用いたものであることを特徴とする請求項１記載の半導体装置。
前記容量素子は、強誘電体容量であることを特徴とする請求項１記載の半導体装置。
さらに、前記半導体基板上に配置される第２の抵抗素子を有し、
前記容量素子は、前記第１及び第２の抵抗素子の上方に重なるように配置されることを特徴とする請求項１記載の半導体装置。
さらに、前記第１の抵抗素子に接続される第１のアナログ回路を有することを特徴とする請求項１記載の半導体装置。
さらに、前記半導体基板上に配置される第２の抵抗素子と、
前記第２の抵抗素子に接続される第２のアナログ回路とを有し、
前記容量素子は、前記第１及び第２の抵抗素子の上方に重なるように配置されることを特徴とする請求項７記載の半導体装置。
さらに、デジタル回路を有することを特徴とする請求項７記載の半導体装置。
前記第１のアナログ回路は、前記第１の抵抗素子を用いてバイアス電圧又はバイアス電流を生成するためのバイアス回路を含むことを特徴とする請求項７記載の半導体装置。