JP2007014056A

JP2007014056A - 同期整流回路

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Publication number: JP2007014056A
Application number: JP2005188312A
Authority: JP
Inventors: Kakuryo Sho; 革良邵; Keimei Takada; 啓明高田
Original assignee: Tamura Corp
Current assignee: Tamura Corp
Priority date: 2005-06-28
Filing date: 2005-06-28
Publication date: 2007-01-18
Also published as: US7245514B2; US20070014133A1

Abstract

【課題】スイッチング電源装置の同期整流回路において、変圧器の出力に異常が生じた場合に、整流用スイッチ素子等の回路素子を保護する。
【解決手段】異常検出回路１４は、変圧器Ｔ１から伝達されるトリガ信号の異常を検出する。遮断回路１５は、異常検出回路１４によって異常が検出されたときに、ＮＭＯＳトランジスタＳＷ１のゲート駆動信号源を素早く遮断する。リニア駆動回路１６は、異常検出回路１４によって異常が検出されたときに、ＮＭＯＳトランジスタＳＷ１のドレイン・ソース電圧を一定値に保持（クランプ）しつつ、ＮＭＯＳトランジスタＳＷ１をすぐにオフさせない。
【選択図】図９

Description

本発明は、直流電圧のスイッチング、電圧変換、同期整流によって所望の電圧を生成するスイッチング電源に関し、特に、その同期整流回路の保護技術に関する。

図１に、下記特許文献１に開示されている、スイッチング電源における従来の同期整流回路の回路構成（変圧器の２次側回路）を示す。
図１（ａ）に示す回路は、カレントダブラ方式の同期整流回路である。この回路は、変圧器の２次巻線の出力により、スイッチ素子ＳＷ１００，ＳＷ２００（ＮＭＯＳトランジスタ）を直接駆動する最も汎用的な同期整流回路である。しかしながら、図１（ａ）に示した回路では、電源出力停止時に、出力キャパシタＣ０に蓄積された電荷が２次巻線を経由して、スイッチ素子ＳＷ１００，ＳＷ２００をオンさせるため、これらの素子の破壊を引き起こす場合がある。

図１（ｂ）は、スイッチ素子ＳＷ１００，ＳＷ２００（ＮＭＯＳトランジスタ）を変圧器の２次巻線の出力から直接駆動するのではなく、たとえば図示しない補助巻線、制御回路を組み合わせてスイッチ素子ＳＷ１００，ＳＷ２００のオン／オフを制御する同期整流回路である。この同期整流方式では、図１（ａ）に示した回路と比較して整流効率を高めることができる。

特開２００３−１８９６０８号公報

しかしながら、図１（ｂ）に示す同期整流回路ついても、保護回路が備わっていない場合には、スイッチ素子ＳＷ１００，ＳＷ２００のドレイン・ソース間電圧が耐圧レベルを越え、これらの素子の破壊を引き起こす場合がある。
以下、図２に関連付けて、スイッチ素子の破壊を引き起こすメカニズムについて説明する。

図２は、図１（ｂ）に示した従来の同期整流回路において、電流経路を説明するための図であって、（ａ）は無負荷出力の場合、（ｂ）は変圧器出力が停止した後の場合、をそれぞれ示す。
図１（ｂ）に示した同期整流回路においては、電源出力が無負荷のときには負荷に流れる電流が存在しないので、変圧器Ｔｍを流れる電流は、図２（ａ）に示すように、コイルＬ１０，Ｌ２０、スイッチ素子ＳＷ１００，ＳＷ２００、出力キャパシタＣ０を経由して循環しており、コイルＬ１０，Ｌ２０に流れる電流は、それぞれ逆向きで合計すると０となっている。そして、このとき、スイッチ素子ＳＷ１００はオン状態、スイッチ素子ＳＷ２００はオフ状態にあるとする。

このとき、何らかの異常によって変圧器Ｔｍの１次側の駆動信号が停止すると、変圧器Ｔｍの出力電圧は直ちに０Ｖとなるが、制御回路の構成によっては、それ以前からスイッチ素子ＳＷ１００をオンし続けている場合がある。そうすると、図２（ｂ）が示すように、電流が出力キャパシタＣ０を逆流する、すなわち、出力キャパシタＣ０の電流はスイッチ素子ＳＷ１００を経由して放電してしまう。
かかる場合には、スイッチ素子ＳＷ１００を強制的にオフさせなければ、この放電電流の上昇によってスイッチ素子ＳＷ１００を破壊する場合が有りうる。しかし、ここでスイッチ素子ＳＷ１００を強制的にオフさせてしまうと、コイルＬ１０，Ｌ２０のエネルギーを放出させるための放電ループが存在しなくなるため（電流の逃げ道がなくなるため）、スイッチ素子ＳＷ１００，ＳＷ２００のドレイン・ソース間に高電圧が生じ、これらの素子を破壊する可能性がある。

本発明は、上述した観点によってなされたものであって、その目的は、変圧器の出力電圧に異常が生じた場合でも、整流用スイッチ素子を保護することができる同期整流回路およびスイッチング電源装置を提供することにある。

上記課題を克服するために、本発明は、
ＰＷＭ信号のデューティ比に応じて第１の電圧を伝達する主変圧器と、
前記主変圧器の２次巻線の一端である第１のノードにドレインが接続され、ソースが基準電位端子に接続され、当該２次巻線に生成する電流を整流するための第１のＮチャネルトランジスタと、
前記第１の電圧のレベル変化のタイミングに対して生成タイミングが進んだトリガ信号を出力する補助変圧器と、
前記第１のノードと第２のノードとの間に接続されるインダクタと、
前記第２のノードの電位に応じて、前記第２のノードと前記第１のＮチャネルトランジスタのゲートとの間の導通状態を制御し、第１のＮチャネルトランジスタがオンするときに前記インダクタの放電により第１のＮチャネルトランジスタのゲートを充電する第１のトランジスタと、
前記第２のノードの電位に応じて、前記第１のＮチャネルトランジスタのゲートと基準電位端子との間の導通状態を制御し、第１のＮチャネルトランジスタがオンするときに前記第１のＮチャネルトランジスタのゲートを基準電位とする第２のトランジスタと、
前記第１のノードの電位に応じて、前記第２のノードと基準電位端子との間の導通状態を制御する第３のトランジスタと、
前記トリガ信号に応じて、前記第２のノードと基準電位端子との間の導通状態を制御する第４のトランジスタと、
前記トリガ信号が第１の閾値以上であるときにオフし、当該第１の閾値を下回るときにオンする第５のトランジスタを含み、これによりトリガ信号の異常を検出する検出回路と、
前記インダクタと前記第１のトランジスタ間の導通を制御し、前記第５のトランジスタがオフしたときにオンし、前記第５のトランジスタがオンしたときにオフする第６のトランジスタを含み、前記トリガ信号の異常検出に応じて前記インダクタの放電経路を遮断する遮断回路と、
前記第１のノードと前記第２のノード間に接続され、前記第５のトランジスタと連動してオン／オフする第７のトランジスタを含み、当該第７のトランジスタがオンするときは、前記第１のＮチャネルトランジスタをそのドレイン−ソース間電圧を定電圧に保持するとともに、その定電圧によって前記第１のトランジスタをオンさせる駆動回路と、
を備えた同期整流回路である。

本発明に係る同期整流回路では、検出回路がトリガ信号の異常を検出して第５のトランジスタがオンすると、遮断回路の第６のトランジスタがオフすることで、インダクタと第１のトランジスタ間の導通が遮断される。これにより、整流用スイッチ素子である第１のＮチャネルトランジスタのゲートを駆動する信号源との接続が素早く遮断される。
さらに、駆動回路では、第５のトランジスタがオンすると、連動して第７のトランジスタがオンして第１のＮチャネルトランジスタをそのドレイン−ソース間電圧を定電圧に保持するとともに、その定電圧によって前記第１のトランジスタをオンさせる。したがって、出力インダクタ等の放電電流が完全に消費されるまで、第１のＮチャネルトランジスタのオン状態が維持される。

特定的には、前記第５のトランジスタは、第３のノードと基準電位端子間に接続され、
前記駆動回路は、
前記第３のノードと前記第３のトランジスタ間に接続され、前記第５のトランジスタがオンしたときに、第３のトランジスタをオフさせる第１のダイオードと、
前記第３のノードと前記第７のトランジスタのゲート間に接続され、前記第５のトランジスタがオンしたときに定電圧を発生させる第２のダイオードと、をさらに有する。

好ましくは、前記遮断回路は、前記第１のトランジスタのベースと前記第３のノード間に第１の抵抗を備え、これにより、前記第５のトランジスタがオンしたときの第１のトランジスタのベース電流の変化が調整される。

本発明の同期整流回路によれば、変圧器の出力電圧に異常が生じた場合でも、整流用スイッチ素子（第１のＮチャネルトランジスタ）等の回路素子を保護することができる。

理解の容易のため、本発明の同期整流回路の一実施形態ついて述べる前に、参考装置としてのスイッチング電源装置１（参考装置）の構成および動作について、先ず説明する。

＜参考装置の説明＞
スイッチング電源装置１の構成
図３は、スイッチング電源装置１の回路構成を示すブロック図である。
スイッチング電源装置１は、フルブリッジ型のスイッチング回路３０、変圧器Ｔｍの出力電圧に対して同期整流を行う同期整流回路１０、出力電圧Ｖｏｕｔに基づいてスイッチング回路を制御するＰＷＭ制御回路（ＰＷＭＩＣ）２０を主要な構成要素として含む。また、図３に示すスイッチング電源装置１は、コイルＬ３およびＬ４を含むカレントダブラ型の出力を有している。

スイッチング回路３０は、４つのＮＭＯＳトランジスタＱ３１〜Ｑ３４を含んで構成され、ＰＷＭ制御回路２０からの制御信号が各ＮＭＯＳトランジスタのゲートに与えられて動作する。

図３に示すように、ＮＭＯＳトランジスタＱ３１のドレインは、直流電圧Ｖｉｎが印加されるノード１３０に接続され、ソースは、変圧器Ｔｍの一次巻線の一端であるノード１３１に接続される。
ＮＭＯＳトランジスタＱ３２のドレインは、ノード１３１に接続され、ソースはグランド端子である１３３に接続される。
ＮＭＯＳトランジスタＱ３３のドレインは、ノード１３０に接続され、ソースは、変圧器Ｔｍの一次巻線の他端であるノード１３２に接続される。
ＮＭＯＳトランジスタＱ３４のドレインは、ノード１３２に接続され、ソースはグランド端子である１３３に接続される。

スイッチング回路３０では、ＮＭＯＳトランジスタＱ３１およびＱ３４がともにオンすることで変圧器Ｔｍの一次巻線に生ずる電圧がプラスとなる第１の期間と、ＮＭＯＳトランジスタＱ３２およびＱ３３がともにオンすることで変圧器Ｔｍの一次巻線に生ずる電圧がマイナスとなる第２の期間とが、交互に発生するようにＰＷＭ制御回路２０により各ＮＭＯＳトランジスタのゲートが制御される。
変圧器Ｔｍは、スイッチング回路３０により１次側に生成された電圧を２次側へ絶縁して伝達する。

トリガ信号生成回路４１，４２は、ともにＰＷＭ制御回路２０に接続される。そして、トリガ信号生成回路４１は、変圧器Ｔ１の一次巻線に接続され、トリガ信号生成回路４２は、変圧器Ｔ２の一次巻線に接続される。
トリガ信号生成回路４１，４２は、ＰＷＭ制御回路２０からＰＷＭ信号が与えられ、このＰＷＭ信号に基づいて狭幅のトリガ信号を生成する。
トリガ信号生成回路の具体的な回路構成例については、後述する。

同期整流回路１０は、変圧器Ｔ１，Ｔ２、駆動回路（後述する駆動回路１１，１２）、整流用スイッチ素子としてのＮＭＯＳトランジスタＳＷ１，ＳＷ２を含んで構成される。
変圧器Ｔ１，Ｔ２は、それぞれ、その一次巻線がトリガ信号生成回路４１，４２に接続され、二次巻線が駆動回路に接続される。すなわち、変圧器Ｔ１，Ｔ２は、それぞれ、トリガ信号生成回路４１，４２により生成されたトリガ信号を、絶縁して駆動回路に伝達する。

ＮＭＯＳトランジスタＳＷ１のゲートは、駆動回路（後述の駆動回路１１）に接続され、ＮＭＯＳトランジスタＳＷ２のゲートは、駆動回路（後述の駆動回路１２）に接続される。
ＮＭＯＳトランジスタＳＷ１のドレインは、ノード１３４に接続される。ノード１３４は、コイルＬ３を介して、Ｖｏｕｔを出力する出力端子１３７に接続される。
ＮＭＯＳトランジスタＳＷ２のドレインは、ノード１３６に接続される。ノード１３６は、コイルＬ４を介して、Ｖｏｕｔを出力する出力端子１３７に接続される。
ＮＭＯＳトランジスタＳＷ１，ＳＷ２の各ソースは、ノード１３５を介して接続される。
出力端子１３７とグランド端子の間には、キャパシタＣ０が接続される。

上述した、同期整流回路１０、コイルＬ３，Ｌ４、キャパシタＣ０の接続によって、カレントダブラ型出力回路が構成される。このカレントダブラ出力回路によって、コイルＬ３，Ｌ４をそれぞれ流れる電流Ｉ_Ｌ３，Ｉ_Ｌ４は、互いに１８０度位相がずれることで、電流リップルがキャンセルされるという利点がある。

駆動回路では、変圧器Ｔｍの２次巻線に生ずる電圧がプラスの場合には、ＮＭＯＳトランジスタＳＷ１をオフさせる。また、変圧器Ｔｍの２次巻線に生ずる電圧がマイナスの場合には、ＮＭＯＳトランジスタＳＷ２をオフさせる。
この整流動作により、出力端子１３７には所望の直流電圧出力Ｖｏｕｔが発生する。

また、図３に示すように、出力端子１３７は、ＰＷＭ制御回路２０に接続される。これにより、出力電圧Ｖｏｕｔは、システムの安定化のためにＰＷＭ制御回路２０へフィードバックされる。
ＰＷＭ制御回路２０は、そのフィードバックされた出力電圧Ｖｏｕｔに応じて、スイッチング回路３０の各ＮＭＯＳトランジスタＱ３１〜Ｑ３４に与えるＰＷＭ信号のデューティ比を制御する。

図４は、トリガ信号生成回路４１の構成の一例を示す回路図である。

図４において、トランジスタＱ１０およびＱ１１は、ＰＷＭ信号を電流増幅するためのトランジスタである。キャパシタＣ１０は、数十から数百ｐＦ程度の小容量の充放電用のコンデンサである。ダイオードＤ１０は、変圧器Ｔ１をリセットするためのダイオードである。

ＰＷＭ信号を入力する入力端子１２２は、トランジスタＱ１０，Ｑ１１のベースと接続される。トランジスタＱ１０，Ｑ１１のエミッタ同士がノード１２０を介して接続される。トランジスタＱ１０のコレクタとＶｃｃの電源端子がグランド端子１２３と接続される。トランジスタＱ１１のコレクタがグランド端子１２４と接続される。

変圧器Ｔ１の一次側の巻線は、ノード１２１とノード１２３間に接続される。
キャパシタＣ１０は、ノード１２０とノード１２１間に接続される。ダイオードＤ１０は、変圧器Ｔ１の一次側の巻線と並列に、ノード１２１とグランドノード１２３間に接続される。

図４の回路において、ＰＷＭ信号がＬレベル（ローレベル）からＨレベル（ハイレベル）になる時には、ＮＰＮ型トランジスタＱ１０がオンし、ＰＮＰ型トランジスタＱ１１がオフする。これにより、Ｖｃｃ→トランジスタＱ１０→ノード１２０→キャパシタＣ１０→変圧器Ｔ１の一次巻線の経路で、キャパシタＣ１０が充電される。キャパシタＣ１０の充電が一旦完了された際に、変圧器Ｔ１の一次側巻線に流れている電流によってダイオードＤ１０が強制的にオンされ、変圧器Ｔ１をリセットする。

図４の回路において、ＰＷＭ信号がＨレベル（ハイレベル）からＬレベル（ローレベル）になる時には、ＮＰＮ型トランジスタＱ１０がオフし、ＰＮＰ型トランジスタＱ１１がオンする。これにより、キャパシタＣ１０に貯まっている電荷は、キャパシタＣ１０→トランジスタＱ１１→ダイオードＤ１０→キャパシタＣ１０の経路で放電される。

以上の動作により、変圧器Ｔ１の１次巻線にかかる電圧は、入力したＰＷＭ信号の立ち上がりに応じたタイミングでトリガ信号となる。

トリガ信号生成回路４２についても、トリガ信号生成回路４１と同様の回路構成であるが、トリガ信号生成回路４１に供給されるＰＷＭ信号に対して位相が１８０度異なるＰＷＭ信号が供給される。これにより、変圧器Ｔ２に印加されるトリガ信号は、変圧器Ｔ１に印加されるトリガ信号と比較して位相が１８０度異なるＰＷＭ信号となる。

なお、スイッチング電源装置１では、後述するように、トリガ生成回路が生成するトリガ信号は、変圧器Ｔｍに入力される信号に対して、少しだけ立ち上がる時間が進んでいる必要がある。
この点、ＰＷＭ制御回路２０は、同一のＰＷＭ信号をスイッチング回路３０、トリガ生成回路４１，４２に供給し、かつ、スイッチング回路３０におけるトランジスタ（ＦＥＴ）の応答遅れがあるために、トリガ信号は、変圧器Ｔｍに入力される信号に対して、自然と少しだけ立ち上がり時間が進むように構成される。
また、ＰＷＭ制御回路２０において、必要な期間だけ立ち上がり時間が進むように、スイッチング回路に与えるＰＷＭ信号と、トリガ生成回路に与えるＰＷＭ信号との出力タイミングを制御するように構成してもよい。

図５は、同期整流回路１０の回路構成を示す図である。

スイッチング電源装置１において、変圧器Ｔｍは、プラス電圧とマイナス電圧とを交互に出力し、プラス電圧を出力するときはＮＭＯＳトランジスタＳＷ１をオフするように制御し、マイナス電圧を出力するときはＮＭＯＳトランジスタＳＷ２をオフするように制御する。
なお、変圧器Ｔｍから出力がないときには、ＮＭＯＳトランジスタＳＷ１およびＳＷ２はともにオンし、コイルＬ３またはＬ４に蓄積されたエネルギーが放出される転流状態となる。

同期整流回路１０は、ＮＭＯＳトランジスタＳＷ１，ＳＷ２を制御するための同一の動作を行う２系統の駆動回路を含んで構成される。すなわち、同期整流回路１０は、ＮＭＯＳトランジスタＳＷ１に対する駆動回路１１と、ＮＭＯＳトランジスタＳＷ２に対する駆動回路１２とを有する。

図５に示すように、各駆動回路の回路構成は、グランド電位ラインを軸にして対称の関係にある。
したがって、以下では、ＮＭＯＳトランジスタＳＷ１を駆動する駆動回路１１のみについて、その構成と動作を図６に示す回路図に関連付けて説明する。

駆動回路１１の構成
図６において、ＮＭＯＳトランジスタＱ４は、ノード１０１の電位レベルを制御するための制御用トランジスタである。
ＮＭＯＳトランジスタＱ４は、ゲートが変圧器Ｔ１の２次巻線の一端に接続され、ソースがグランド端子１３５に接続され、ドレインがトランジスタＱ１およびＱ２のベースに接続される。したがって、トリガ信号Ｖｔ１が立ち上がるタイミングに応じてオンし、ノード１０１をグランド電位とする。

トランジスタＱ２は、ＮＭＯＳトランジスタＳＷ１を制御するための制御用トランジスタである。
トランジスタＱ２のエミッタは、ＮＭＯＳトランジスタＳＷ１のゲートに接続され、コレクタはグランド端子１３５に接続されている。トランジスタＱ２のベースは、ノード１０１を介して、ＮＭＯＳトランジスタＱ３のドレインに接続される。

したがって、ノード１０１の電位レベルがグランド電位になるとオンし、ＮＭＯＳトランジスタＳＷ１のゲート電荷を引き抜いて、ＮＭＯＳトランジスタＳＷ１をオフさせる。

トランジスタＱ１は、ＮＭＯＳトランジスタＳＷ１を制御するための制御用トランジスタである。
トランジスタＱ１のエミッタは、ＮＭＯＳトランジスタＳＷ１のゲートに接続され、コレクタは、ノード１０２に接続される。トランジスタＱ１のベースは、ノード１０１を介して、ＮＭＯＳトランジスタＱ３のドレインに接続される。

トランジスタＱ１がオンになった状態では、コイルＬ１の放電電流によって、ベース→エミッタの経路によりＮＭＯＳトランジスタＳＷ１のゲートが充電されるとともに、キャパシタＣ１の充電電圧によって、コレクタ→エミッタの経路によりＮＭＯＳトランジスタＳＷ１のゲートが充電される。

ＮＭＯＳトランジスタＱ３は、ノード１０１の電位レベルを制御するための制御用トランジスタである。すなわち、トリガ信号Ｖｔ１は、ＶｓがＨレベルを維持する時間よりも短い時間で０Ｖに戻ってしまうため、トリガ信号Ｖｔ１が０Ｖになった後にＶｓがＨレベルを維持する間、ＮＭＯＳトランジスタＱ３がオンすることで、ノード１０１をグランド電位とする。

ＮＭＯＳトランジスタＱ３のゲートは、抵抗Ｒ１とダイオードＤ１の中間ノードであるノード１０３に接続され、ドレインはノード１０１に接続され、ソースはグランド端子１３５に接続される。

なお、ノード１００は、変圧器Ｔｍの一端とＮＭＯＳトランジスタＳＷ１のドレイン間に存在するノードである。このノード１００とグランド端子１３５間には、抵抗Ｒ１とダイオードＤ１とが接続され、抵抗Ｒ１とダイオードＤ１の間のノードであるノード１０３は、ＮＭＯＳトランジスタＱ３のゲートに接続される。
ダイオードＤ１および抵抗Ｒ１は、ＮＭＯＳトランジスタＱ３のゲート電位レベルを調整可能に、かつ、保護するための保護回路を構成する。

コイルＬ１とダイオードＤ２は、ノード１００とノード１０４の間に直列に接続される。ノード１０４とノード１０２の間に、ダイオードＤ３が接続される。ノード１０４とノード１０１が接続される。ノード１０１は、ＮＭＯＳトランジスタＳＷ１を制御するためのトランジスタＱ１およびＱ２のベースと接続される。

これにより、変圧器Ｔｍの出力ＶｓがＨレベルのとき、すなわち、ノード１００がＨレベルのときには、コイルＬ１の電流Ｉ_Ｌ１によりエネルギーを蓄積し、変圧器Ｔｍの出力ＶｓがＬレベルのとき、すなわち、ノード１００がＬレベルのときには、蓄積したエネルギーを放出する。この放出エネルギーにより、ＮＭＯＳトランジスタＳＷ１のゲートが充電され、素早くＮＭＯＳトランジスタＳＷ１をオンするとともに、放出エネルギーの余裕分がキャパシタＣ１に蓄えられる。

キャパシタＣ１は、ノード１０２とグランド端子１３５の間に接続される。

キャパシタＣ１は、トランジスタＱ１を介して、ＮＭＯＳトランジスタＳＷ１のゲート−ソース間電圧Ｖ_ｇｓを充電電圧Ｖｃ１によりクランプする。また、キャパシタＣ１は、変圧器Ｔｍの出力ＶｓがＬレベルになると、充電電圧Ｖｃ１によってトランジスタＱ１のコレクタ→エミッタを介して、ＮＭＯＳトランジスタＳＷ１のゲートを素早く充電してオンするための補助電源としての役割がある。

駆動回路１１の動作
次に、駆動回路１１の動作について、図７に関連付けて述べる。

図７は、駆動回路１１の動作を説明するための各部のタイミングチャートであり、（ａ）は変圧器Ｔｍの出力Ｖｓ、（ｂ）はＮＭＯＳトランジスタＱ４のＶ_ｇｓ、（ｃ）はＮＭＯＳトランジスタＱ３のＶ_ｇｓ、（ｄ）はＮＭＯＳトランジスタＱ３およびＱ４のＶ_ｄｓ、（ｅ）はコイルＬ１を流れる電流Ｉ_Ｌ１、（ｆ）はＮＭＯＳトランジスタＳＷ１のＶ_ｄｓ、（ｇ）はＮＭＯＳトランジスタＳＷ１のＶ_ｇｓ、（ｈ）はＮＭＯＳトランジスタＳＷ１のＩ_ｄｓ、（ｉ）はキャパシタＣ１の充電電圧Ｖｃ１を示す。

以下、図７のタイミングチャートにおいて、変圧器Ｔｍの出力Ｖｓの１サイクルである時刻ｔ０〜ｔ４について、駆動回路１１の動作を順に説明する。

（i）時刻ｔ０〜ｔ１
時刻ｔ０において、図７（ｂ）に示すように、Ｖｓに対し、立ち上がり時間が所定時間進んだトリガ信号Ｖｔ１が変圧器Ｔ１から出力される。これにより、ＮＭＯＳトランジスタＱ４が素早くオンし、ノード１０１、すなわち、トランジスタＱ１およびＱ２のベースがグランド電位となる。そして、トランジスタＱ２がオンし、ＮＭＯＳトランジスタＳＷ１のゲート電荷がトランジスタＱ２を経由してグランドに放電されるので、ＮＭＯＳトランジスタＳＷ１が速やかにオフする（図７（ｇ））。

なお、Ｖｓの立ち上がり時刻に対して、トリガ信号Ｖｔ１を少し進み時間をもって立ち上げるのは、Ｖｓの立ち上がりによってＮＭＯＳトランジスタＳＷ１のドレイン電圧が上昇するので、そのドレイン電圧が上昇した時点でＮＭＯＳトランジスタＳＷ１がオンになっていると、ＮＭＯＳトランジスタＳＷ１のドレイン−ソース間に大きな貫通電流が生じ、ドライブ効率、消費電力の観点から望ましくないからである。
したがって、トリガ信号Ｖｔ１により、ＮＭＯＳトランジスタＱ４およびトランジスタＱ２を早めにオンさせることで、ＮＭＯＳトランジスタＳＷ１のドレイン電圧が立ち上がる前にＮＭＯＳトランジスタＳＷ１をオフさせる。

ただし、進み時間が大きい程よいというものではなく、進み時間があまりに大きいとＮＭＯＳトランジスタＳＷ１の転流時間が長くなり、スイッチング電源装置１の効率が低下してしまう。
したがって、スイッチング電源装置１を高周波で動作させる場合には、進み時間は、たとえば、２０〜５０ｎｓ程度が望ましい。

なお、ＮＭＯＳトランジスタＳＷ１は、時刻ｔ０以前から転流している。そして、ＮＭＯＳトランジスタＳＷ１をオフしても寄生ダイオードがオンし続けるので、転流状態が継続する。すなわち、ＮＭＯＳトランジスタＳＷ１のドレイン−ソース間の電圧Ｖｄｓは、マイナスＶ_Ｆ（Ｖ_Ｆ：寄生ダイオードの順電圧）となっている。
それゆえ、時刻ｔ０から時刻ｔ１までＮＭＯＳトランジスタＱ４をオンし続けた状態でも、コイルＬ１に流れる電流は０のまま変わらない（図７（ｅ））。
また、期間ｔ０〜ｔ１は短いので、寄生ダイオードの順方向電流による損失は非常に少ない。

（ii）時刻ｔ１〜時刻ｔ２
時刻ｔ１になると、図７（ａ）に示すように、トリガ信号Ｖｔ１に少し遅れて変圧器Ｔｍの出力Ｖｓが上昇する。この時点では、図７（ｂ）に示すように、トリガ信号Ｖｔ１の電圧レベルは、ピークレベルより低下しているものの、ＮＭＯＳトランジスタＱ４をオン状態に維持する程度のレベルとなっている。
変圧器Ｔｍの出力Ｖｓの立ち上がりに応じて、ノード１００の電圧、すなわち、ＮＭＯＳトランジスタＳＷ１のドレイン電圧が上昇するので、ノード１０３は、ノード１００に対して抵抗Ｒ１の電圧降下分に応じた電位レベルに上昇し、ＮＭＯＳトランジスタＱ３をオンする。

ノード１０１はグランド電位が維持されているため、ダイオードＤ２の順方向電圧降下をＶ_Ｆとすると、ノード１００の電位がＶ_Ｆより大きくなった後に、図７（ｅ）に示すように、コイルＬ１を流れる電流Ｉ_Ｌ１が０から上昇し始める。
またノード１０１がグランド電位であるため、トランジスタＱ２がオン状態を維持し、ＮＭＯＳトランジスタＳＷ１のゲートは、グランド電位に短絡した状態が続く。

コイルＬ１にエネルギーを蓄える一方、ＮＭＯＳトランジスタＳＷ１のゲートもグランドに短絡する状態が続いている。その後、時刻ｔ２より早い時刻である時刻ｔｓ（図７（ｂ）参照）において、トリガ信号Ｖｔ１が十分に小さくなり、ＮＭＯＳトランジスタＱ４はＮＭＯＳトランジスタＱ３より先にオフする。
時刻ｔｓ〜時刻ｔ２の間は、ＮＭＯＳトランジスタＱ３はオン状態を維持するため、コイルＬ１の電流Ｉ_Ｌ１は上昇し（図７（ｅ））、ＮＭＯＳトランジスタＳＷ１はオフ状態を維持する（図７（ｇ））。

（iii）時刻ｔ２
時刻ｔ２になり、変圧器Ｔｍの出力Ｖｓが０になると、ノード１００の電位が低下し、これに応じてノード１０３の電位も低下する。したがって、Ｖ_ｇｓが低下してＮＭＯＳトランジスタＱ３がオフする。また、ＮＭＯＳトランジスタＱ４は時刻ｔ２以前にオフしている。

なお、
Ｖｓ：変圧器Ｔｍの出力電圧
Ｌ：コイルＬ１のインダクタンス
ｆ_ｓｗ：ＮＭＯＳトランジスタＳＷ１の同期整流周波数
とすると、時刻ｔｘ（ｔ１≦ｔｘ≦ｔ２）においてコイルＬ１を流れる電流Ｉ_Ｌ１、および時刻ｔ２においてコイルＬ１に蓄積されているエネルギーの電力Ｅ_Ｌ１は、以下（１），（２）式の通りとなる。

Ｉ_Ｌ１＝Ｖｓ・（ｔｘ−ｔ１）／Ｌ …（１）
Ｅ_Ｌ１＝Ｉ_Ｌ１ ^２・Ｌ・ｆ_ｓｗ／２
＝０．５・［Ｖｓ・（ｔ２−ｔ１）］^２・ｆ_ｓｗ／Ｌ…（２）

ここで、下記式（３）の通りＫ_Ｃを定義すると、Ｅ_Ｌ１は、式（４）に示すように書き換えることができる。
Ｋ_Ｃ＝［Ｖｓ・（ｔ２−ｔ１）］^２・ｆ_ｓｗ／２…（３）
Ｅ_Ｌ１＝Ｋ_Ｃ／Ｌ…（４）

上述した式（４）で示されるエネルギー電力量は、ＮＭＯＳトランジスタＳＷ１のゲートを充放電することによってトランジスタＱ１，Ｑ２で消費されるため、ＮＭＯＳトランジスタＳＷ１のゲート入力キャパシタＣ_ｉｓｓに係る充放電電力である（１／２）・Ｃ_ｉｓｓ・Ｖｃ１^２・ｆ_ｓｗと等しくなり、キャパシタＣ１の充電電圧Ｖｃ１が決定される。すなわち、変圧器Ｔｍの出力電圧Ｖｓに応じて、電圧Ｖｃ１が制御されることになる。

（iv）時刻ｔ２〜ｔ３
上述したように、時刻ｔ２からＮＭＯＳトランジスタＱ３およびＱ４はオフするので、コイルＬ１を流れる電流Ｉ_Ｌ１はトランジスタＱ１のベース電流となってトランジスタＱ１をオンする。その際、トランジスタＱ２はオフ状態が維持されている。

電流Ｉ_Ｌ１は、トランジスタＱ１のベース−エミッタを経由して流れ、ＮＭＯＳトランジスタＳＷ１のゲートを充電する。すなわち、時刻ｔ２〜ｔ３間でコイルＬ１に蓄積されたエネルギーにより、ＮＭＯＳトランジスタＳＷ１のゲートを充電する。
一方、時刻ｔ２〜ｔ３間でキャパシタＣ１に蓄積された電荷がノード１０２→トランジスタＱ１のコレクタ→エミッタ→ＮＭＯＳトランジスタＳＷ１のゲートと流れ込み、ＮＭＯＳトランジスタＳＷ１のゲートを素早く充電させることに寄与する。
したがって、時刻ｔ２直後においては、コイルＬ１からのエネルギー放出とキャパシタＣ１の放電の２系統により、ＮＭＯＳトランジスタＳＷ１のオフからオンへのスイッチングを高速に行うことが可能となる。

一方、ＮＭＯＳトランジスタＳＷ１のゲートを完全に充電した後、コイルＬ１に余ったエネルギーによって、ダイオードＤ３をオンし、キャパシタＣ１を充電する。これにより、ＮＭＯＳトランジスタＳＷ１を駆動する電圧をキャパシタＣ１の電圧値Ｖｃ１までにクランプさせるとともに、キャパシタＣ１は補助電源としても機能する。

なお、スイッチング電源装置１は、図３に示したように、その出力電圧の安定化のために、出力電圧のフィードバックによってＰＷＭ信号のデューティ比がＰＷＭ制御回路２０により制御され、これにより、変圧器Ｔｍの出力電圧Ｖｓが安定化される構成となっている。
したがって、スイッチング電源装置１の入力電圧が激しく変動した場合であっても、上記式（３）におけるＶｓ・（ｔ２−ｔ１）の値はほとんど変化せず、Ｋｃは定数となっている。
それゆえ、コイルＬ１のインダクタンスＬに応じて、駆動回路１１に必要となるエネルギーＥ_Ｌ１を設定することが容易にでき、さらにエネルギーＥ_Ｌ１に応じて充電電圧Ｖｃ１を設定することができる。

時刻ｔ３において、コイルＬ１に余ったエネルギーがキャパシタＣ１に完全に移転されると、図７（ｅ）に示すように、コイルＬ１の電流値が再び０となる。

（ｖ）時刻ｔ３〜ｔ４
時刻ｔ３では、コイルＬ１のエネルギーがすべて放出され、Ｉ_Ｌ１＝０であり（図７（ｅ））、ダイオードＤ２およびＤ３がオフする。また、ＮＭＯＳトランジスタＱ３およびＱ４は、オフしたままである。それゆえ、ＮＭＯＳトランジスタＱ３およびＱ４素子の出力キャパシタＣ_ｏｓｓに貯まっている電荷を放電することができない。
その結果、トランジスタＱ１およびＱ２のベース電圧はＨレベルを維持し続け、時刻ｔ３〜ｔ４では、図７（ｇ）に示すように、ＮＭＯＳトランジスタＳＷ１はオンの状態を維持する。

以上、図７のフローチャートに関連付けて、駆動回路１１の動作について述べた。
ここで、スイッチング電源装置１の大きな特徴は、時刻ｔ２〜ｔ４の間において、図７（ｇ）に示すように、ＮＭＯＳトランジスタＳＷ１は常にオンしている状態を維持することである。
すなわち、ＮＭＯＳトランジスタＳＷ１を転流する場合、ＮＭＯＳトランジスタＳＷ１の動作により出力する場合のいずれの場合でも、ＮＭＯＳトランジスタＳＷ１がオン状態を維持するため、ＮＭＯＳトランジスタＳＷ１の寄生ダイオードを順方向に流す電流がほとんど存在しない。したがって、転流損失が非常に少ない。

なお、ＮＭＯＳトランジスタＳＷ２を駆動する駆動回路１２についても同様の動作となる。
図８は、同期整流回路１０の全体動作を示すタイミングチャートであり、（ａ）は変圧器Ｔｍの出力電圧Ｖｓ、（ｂ）は変圧器Ｔ１の出力電圧Ｖｔ１、（ｃ）はＮＭＯＳトランジスタＳＷ１のＶ_ｄｓ、（ｄ）はＮＭＯＳトランジスタＳＷ１のＶ_ｇｓ、（ｅ）は変圧器Ｔ２の出力電圧Ｖｔ２、（ｆ）はＮＭＯＳトランジスタＳＷ２のＶ_ｄｓ、（ｇ）はＮＭＯＳトランジスタＳＷ２のＶ_ｇｓ、を示す。

図８（ｂ），（ｅ）に示すように、変圧器Ｔｍの出力電圧に応じて、変圧器Ｔ１，Ｔ２から交互にトリガ信号が出力される。そして、各トリガ信号が出力された直後に（トリガ信号の進み時間の後に）、それぞれ対応する整流用スイッチ素子をオフする。
すなわち、全体としては、変圧器Ｔｍの出力レベルに応じて、１８０度位相がずれたタイミングでＮＭＯＳトランジスタＳＷ１，ＳＷ２がオン・オフを繰り返す。

以上説明したように、参考装置に係るスイッチング電源装置１によれば、変圧器Ｔｍの出力に対して、たとえば立上りタイミングが進んだトリガ信号Ｖｔ１とＮＭＯＳトランジスタＳＷ１のドレイン電圧が合成された信号に基づいて、ＮＭＯＳトランジスタＳＷ１を駆動する。その際に、コイルＬ１のエネルギーを制御し、ＮＭＯＳトランジスタＳＷ１のゲートに充放電させてドライブするため、ＮＭＯＳトランジスタＳＷ１の寄生ダイオードをオンする時間が非常に短い。
また、ＮＭＯＳトランジスタＳＷ１，ＳＷ２に貫通電流が発生せず、転流時においてもＮＭＯＳトランジスタＳＷ１は常にオンしているため、同期整流を行う場合の効率が極めて高い。

参考装置に係るスイッチング電源装置１によれば、入力電圧に対してＮＭＯＳトランジスタＳＷ１のゲート電圧を一定の値にクランプするのではなく、コイルＬ１の動作により、変圧器Ｔｍの出力電圧に応じて適応的にロスなくクランプするように制御される。
したがって、高い入力電圧に対してドライブ電圧をクランプする損失がほとんどなくなり、効率がさらに向上する。

参考装置に係るスイッチング電源装置１によれば、低い入力電圧に対しても、キャパシタＣ１の電圧が安定化されるため（図７（ｉ））、入力電圧の変動のためにドライブ電圧レベルが不足することなく、入力電圧の幅広い範囲でＮＭＯＳトランジスタＳＷ１について高い整流効率が実現できる。

参考装置に係るスイッチング電源装置１によれば、ＮＭＯＳトランジスタＱ３およびＱ４をオンさせるときに、コイルＬ１の電流は０から上昇するため、ＮＭＯＳトランジスタＱ３およびＱ４のオンしたときの損失が０となる。一方、ＮＭＯＳトランジスタＱ３およびＱ４をオフするときには、コイルＬ１に流れている電流は最大となっているため、トランジスタＱ１，Ｑ２を駆動するスピードは最大となり、ＮＭＯＳトランジスタＳＷ１を素早く駆動することが可能となる。
したがって、ＮＭＯＳトランジスタＳＷ１を高速にスイッチングさせる用途に特に好適である。

参考装置に係るスイッチング電源装置１によれば、コイルＬ１のインダクタンスの値に応じて、キャパシタＣ１の電圧を任意に設定することができる。すなわち、上述した式（４）で示されるエネルギー量は、ＮＭＯＳトランジスタＳＷ１のゲートを充放電するため、完全にトランジスタＱ１，Ｑ２によって消費される。また、このゲート電圧Ｖ_ｇｓはキャパシタＣ１の電圧Ｖｃ１にクランプされるので、キャパシタＣ１の電圧が設定される。
したがって、キャパシタＣ１の電圧値を最適化することによって、より効率的な駆動回路を構成することが可能となる。

＜実施の形態の説明＞
次に、本発明に係る同期整流回路の一実施形態として、上述した参考装置の同期整流回路１０に対し、変圧器Ｔｍの２次側出力やトリガ信号の出力に異常（出力異常）を検出し、ＮＭＯＳトランジスタＳＷ１，ＳＷ２を保護するための保護回路を備えた同期整流回路１０ａについて説明する。
以下では、実施形態に係る同期整流回路１０ａにおいて、一方のスイッチ素子であるＮＭＯＳトランジスタＳＷ１を駆動する駆動回路１１に保護回路が付加された回路（保護回路１３）について説明するが、駆動回路１２に対しても同様の保護回路が適用される。

この保護回路１３は、変圧器Ｔｍの出力異常を検出したときに、ＮＭＯＳトランジスタＳＷ１を強制的に（瞬時に）オフせず、ＮＭＯＳトランジスタＳＷ１のドレイン・ソース電圧を一定値に維持しながら時間をかけてリニアにオフさせる（リニア駆動）。これによって、コイルＬ３に蓄積されたエネルギーを徐々に放出させ、ドレイン・ソース電圧の高電圧による素子破壊からＮＭＯＳトランジスタＳＷ１を保護するように構成されている。

図９は、上述した参考装置の駆動回路１１（図４）に対して、保護回路を加えた駆動回路１３の回路ブロック図である。図示のように、駆動回路１３は、駆動回路１１に対して、異常検出回路（ＦａｕｌｔＤｅｔｅｃｔｉｎｇ）１４、遮断回路（ＳｈｕｔｏｆｆＣｉｒｃｕｉｔ）１５、リニア駆動回路（ＬｉｎｅａｒＤｒｉｖｅｒ）１６の３つの回路ブロックが追加される。

異常検出回路１４は、変圧器Ｔ１から伝達されるトリガ信号の異常を検出する。ＰＷＭ制御回路２０が故障すると、変圧器Ｔ１およびＴｍの双方に出力異常が生じるため、トリガ信号をモニタすることで、変圧器Ｔｍの出力異常（たとえば、ＰＷＭ波形の半波が出力されない等）も検出することができる。
遮断回路１５は、異常検出回路１４によって異常が検出されたときに、整流用スイッチ素子であるＮＭＯＳトランジスタＳＷ１のゲート駆動信号源を素早く遮断する。
リニア駆動回路１６は、異常検出回路１４によって異常が検出されたときに、整流用スイッチ素子であるＮＭＯＳトランジスタＳＷ１のドレイン・ソース電圧を一定値に保持（クランプ）しつつ、ＮＭＯＳトランジスタＳＷ１をすぐにオフさせないための回路である。これによって、コイルＬ３に蓄積されたエネルギーを徐々に放出させて、ＮＭＯＳトランジスタＳＷ１を保護する。

図１０は、異常検出回路１４、遮断回路１５およびリニア駆動回路１６の具体的な回路例を含む、実施形態に係る同期整流回路の駆動回路１３の回路図である。
以下、図１０に関連付けて、異常検出回路１４、遮断回路１５およびリニア駆動回路１６の回路構成を説明する。

［異常検出回路１４の説明］
異常検出回路１４は、変圧器Ｔ１の２次巻線に接続され、変圧器Ｔ１により生成されるトリガ信号の振幅レベルに応じて、トランジスタＱ２２のオン／オフを制御する。すなわち、トリガ信号の振幅レベルが所定の閾値よりも大きいときはトランジスタＱ２２がオフし、その閾値よりも小さいときはトランジスタＱ２２がオンすることで、トリガ信号の異常を検出する。
異常検出回路１４では、キャパシタＣ２１に充電された電圧を抵抗Ｒ２１およびＲ２２によって分圧し、この分圧された電圧がトランジスタＱ２１のベース・エミッタ間電圧となる。したがって、トリガ信号が正常であるときには、トランジスタＱ２１がオンすることでトランジスタＱ２２のベース電位は低電位（抵抗Ｒ２３によりＶｃｃから電圧降下されたレベル）となってトランジスタＱ２２はオフする。一方、トリガ信号が異常であるときには、トランジスタＱ２１がオフすることでトランジスタＱ２２のベース電位は高電位（Ｖｃｃレベル）となってトランジスタＱ２２はオンする。

図１１は、異常検出回路１４の検出動作を示すタイミングチャートである。図１１において、（ａ）は正常なトリガ信号波形、（ｂ）は異常なトリガ信号波形、（ｃ）は出力異常時のキャパシタＣ２１の電圧波形、（ｄ）はトランジスタＱ２２のコレクタ・エミッタ間電圧Ｖ_ＣＥ、を示す。
図１１（ｂ）に示すように、たとえばＰＷＭ制御回路２０の故障によって時刻ｔ１におけるトリガ信号が生成されなくなると、キャパシタＣ２１の充電電圧が正常時の最小電圧Ｖ_Ｃ２１（ｍｉｎ）からさらに低下する。そして、キャパシタＣ２１の充電電圧がトランジスタＱ２１，Ｑ２２を動作させるレベルになると（時刻ｔ２）、その充電電圧を分圧したベース電圧Ｖ_ＢＥは閾値電圧以下になって、トランジスタＱ２１がオフし、トランジスタＱ２２がオンする。これにより、時刻ｔ２において、トランジスタＱ２２のコレクタ・エミッタ間が導通してＶ_ＣＥ＝０となる。この時刻ｔ２以降、遮断回路１５が動作することで、保護動作が行われる。

［遮断回路１５の説明］
遮断回路１５は、異常検出回路１４によって出力異常が検出されたときに、インダクタＬ１の放電電流がトランジスタＱ１を介してＮＭＯＳトランジスタＳＷ１のゲートに流れ込む経路を遮断する。
したがって、遮断回路１５は、異常検出回路１４によって出力異常が検出されてから動作する。すなわち、出力異常が検出されない（正常である）場合にはトランジスタＱ２２はオフし、トランジスタＱ２２のコレクタと接続されたダイオードＤ２７のカソードは開放され、遮断回路１５は動作しない。

以下、図１０を参照して遮断回路１５の構成を説明する。
ＮＭＯＳトランジスタＱ２４は、ドレインがノード１０４と接続され、ソースがトランジスタＱ１のベースに接続される。これによって、ゲート・ソース間電圧に応じて、インダクタＬ１の一端とトランジスタＱ１のベース間の接続を制御するような構成となっている。

ダイオードＤ２６と抵抗Ｒ２５は、ノード１００（またはノード１０５）とＮＭＯＳトランジスタＱ２４のゲート間に直列に接続される。これにより、変圧器Ｔｍの出力が正常時には、その正の電圧Ｖｓがノード１００に生じたときに、このダイオードＤ２６と抵抗Ｒ２５を介して、ＮＭＯＳトランジスタＱ２４はそのゲートが充電されてオンする。すると、ノード１０４とトランジスタＱ１，Ｑ２のベースとが接続されて、前述した参照装置の同期整流回路と同一の回路構成（図６参照）となる。
なお、一旦ＮＭＯＳトランジスタＱ２４がオンすると、ＮＭＯＳトランジスタＱ２４のゲート・ソース間に接続されたツェナダイオードＤ２８によってゲート電圧が一定電圧にクランプされ、かつ、ダイオードＤ２６を介した電荷放電ができないため、ＮＭＯＳトランジスタＱ２４はオンし続ける。

ダイオードＤ２７と抵抗Ｒ２６は、ＮＭＯＳトランジスタＱ２４のゲートと、異常検出回路１４のトランジスタＱ２２のコレクタとの間に直列に接続されている。正常時には、トランジスタＱ２２はオフして開放状態であるため、ダイオードＤ２７と抵抗Ｒ２６は動作しない。

異常検出回路１４で出力異常が検出されたときの動作は、以下の通りとなる。
先ず、異常検出回路１４で出力異常が検出されて、トランジスタＱ２２がオンする。すると、ＮＭＯＳトランジスタＱ３のゲート電荷は、ダイオードＤ２４およびトランジスタＱ２２のコレクタ・エミッタを介してグランドに放電され、ＮＭＯＳトランジスタＱ２４のゲート電荷は、抵抗Ｒ２６、ダイオードＤ２７およびトランジスタＱ２２のコレクタ・エミッタを介してグランドに放電される。
ＮＭＯＳトランジスタＱ２４は、そのゲート電圧が低下してオフし、さらに、ツェナダイオードＤ２８が順方向にオンしてトランジスタＱ１，Ｑ２のベース電流が低下する。
このようにして、遮断回路１５は、出力異常が検出されたときに、インダクタＬ１を介した電流経路を遮断して、この電流経路によりＮＭＯＳトランジスタＳＷ１がオンすることを防止する。

なお、トランジスタＱ１，Ｑ２のベース電流の低下速度は、抵抗Ｒ２６によって調整することができる。すなわち、抵抗Ｒ２６によって、ＮＭＯＳトランジスタＳＷ１がオフする速度を調整することができる。

［リニア駆動回路１６の説明］
リニア駆動回路１６は、前述したように、異常検出回路１４によって異常が検出されたとき、ＮＭＯＳトランジスタＳＷ１のドレイン・ソース電圧を一定値に保持（クランプ）しつつ、ＮＭＯＳトランジスタＳＷ１をすぐにオフさせないようにする。
以下、図１０を参照してリニア駆動回路１６の構成を説明する。

ＰＭＯＳトランジスタＱ２３は、異常検出回路１４で出力異常が検出されたとき、すなわち、トランジスタＱ２２がオンしたとき、トランジスタＱ２２と連動してオンすることで、ノード１００とノード１０１間を導通させる。
したがって、ＰＭＯＳトランジスタＱ２３のソースはノード１００と接続され、そのドレインはダイオードＤ２５を介してノード１０１に接続される。
ＰＭＯＳトランジスタＱ２３のゲート・ソース間には、抵抗Ｒ２４が接続される。ＰＭＯＳトランジスタＱ２３のゲートとノード１０６間には、ツェナダイオードＤ２２とダイオードＤ２３が直列に接続される。その際、図１０に示すように、ツェナダイオードＤ２２のカソードがトランジスタＱ２３のゲート側に位置し、ダイオードＤ２３のカソードがノード１０６側に位置している。

ダイオードＤ２４は、ＮＭＯＳトランジスタＱ３のゲートとノード１０６間に接続されて、前述したように、異常検出回路１４による出力異常検出時には、ＮＭＯＳトランジスタＱ３のゲート電荷を放電させる。

出力異常が検出されないとき（出力正常時）には、異常検出回路１４のトランジスタＱ２２がオフし、ノード１０６は開放される。したがって、ＰＭＯＳトランジスタＱ２３のゲート・ソース間電圧Ｖｇｓ＝０となって、ＰＭＯＳトランジスタＱ２３は、トランジスタＱ２２と連動してオフする。すなわち、出力正常時には、リニア駆動回路１６は、駆動回路１３全体動作に全く影響しない。

リニア駆動回路１６は、出力異常が検出されたとき、たとえば変圧器Ｔ１の出力が０となったとき、スイッチング電源装置の出力インダクタＬ３またはＬ４（図３参照）に蓄積されたエネルギーの放出によってＮＭＯＳトランジスタＳＷ１のドレイン・ソース間電圧Ｖｄｓが耐圧を越えたレベルとならないように、ＮＭＯＳトランジスタＳＷ１のドレイン・ソース間電圧Ｖｄｓを一定電圧にクランプし、かつ、そのエネルギー放出ループを確保するため、エネルギー放出量に応じてＮＭＯＳトランジスタＳＷ１をしばらくの間オンするようにする。

具体的には、出力異常が検出されたときのリニア駆動回路１６の動作は、以下の通りとなる。
出力異常が検出されると、異常検出回路１４のトランジスタＱ２２がオンし、それと連動してＰＭＯＳトランジスタＱ２３がオンする。出力インダクタから放出された電荷が抵抗Ｒ２４を介してＰＭＯＳトランジスタＱ２３のゲートを充電して素早くオンさせる。そして、図１２に矢印Ａで示したように、出力インダクタから放出された電荷の一部は、ＰＭＯＳトランジスタＱ２３のソース・ドレイン、ダイオードＤ２５を介して、トランジスタＱ１，Ｑ２に流れ込む。
この結果、トランジスタＱ１のベース電流は、ダイオードＤ２７および抵抗Ｒ２６を介した電流経路にも関わらず、それ程低下せず、したがってＮＭＯＳトランジスタＳＷ１のゲート電荷はすぐに放電されない。

このとき、図１２の太線Ｂで示すように、ＮＭＯＳトランジスタＳＷ１のドレイン・ソース間電圧Ｖｄｓは、下記式（５）のようになる。

Ｖｄｓ＝Ｖｇｓｏｆｆ（Ｑ２３）＋Ｖ_Ｚ（Ｄ２２）＋Ｖ_Ｆ（Ｄ２３）＋Ｖｃｅｓ（Ｑ２２）…（５）
ここで、Ｖｇｓｏｆｆ（Ｑ２３）：Ｑ２３のゲート・ソース遮断電圧
Ｖｚ（Ｄ２２）：Ｄ２２の降伏電圧
ＶＦ（Ｄ２３）：Ｄ２３の順方向電圧
Ｖｃｅｓ（Ｑ２２）：Ｑ２２のコレクタ・エミッタ飽和電圧

すなわち、リニア駆動回路１６が動作中には、ＮＭＯＳトランジスタＳＷ１のドレイン・ソース間電圧Ｖｄｓは、上記式（５）によって定まる一定電圧にクランプされる（リニア駆動）。出力インダクタＬ３またはＬ４に蓄積されたエネルギーが放出・消費されるまでのこのＶｄｓは維持され、すべてのエネルギーが放出・消費されると、ＮＭＯＳトランジスタＳＷ１はオフする。
なお、上記式（５）に示すように、ダイオードＤ２２の降伏電圧ランクを調整することで、ドレイン・ソース間電圧Ｖｄｓをアプリケーションに応じて適切に設定することが可能である。

以上説明したように、実施形態に係る同期整流回路によれば、異常検出回路１４によって出力異常が検出されると、遮断回路１５は、ＮＭＯＳトランジスタＳＷ１のゲート駆動信号源を素早く遮断する。そして、リニア駆動回路１６は、ＮＭＯＳトランジスタＳＷ１のドレイン・ソース電圧を一定値に保持（クランプ）することで、ＮＭＯＳトランジスタＳＷ１を保護するとともに、ＮＭＯＳトランジスタＳＷ１をすぐに（強制的に）オフさせず、しばらくオンさせた状態にしてその間に出力インダクタのエネルギーを徐々に放出させるようにした。これによって、出力異常時に同期整流回路が適切に保護される。

実施形態に係る同期整流回路では、出力異常が検出されないとき（正常時）、リニア駆動回路１６は開放状態（トランジスタＱ２２がオフ）となって動作せず、遮断回路１５はＮＭＯＳトランジスタＱ２４がオンし続けるため、これらの回路は同期整流回路全体の効率に影響しない。また、正常時、異常検出回路１４の消費電力は少なく、同期整流回路全体の効率にほとんど影響しない。

なお、本発明の実施形態は、上述した実施形態に拘泥せず、当業者であれば、本発明の要旨を変更しない範囲内で様々な改変が可能である。
本発明は、フォワード型、フライバック型、ハーフブリッジ型、フルブリッジ型などの様々なタイプのスイッチング電源装置における同期整流回路に適用することができる。たとえば、図１３は、上記実施形態で説明した保護回路を備えたフォワード型のスイッチング電源装置２の回路構成を示す図である。図１３では、ＮＭＯＳトランジスタＳＷ１０が転流用スイッチ素子として動作し、ＮＭＯＳトランジスタＳＷ２０が整流用スイッチ素子として動作する。

最後に、本発明と実施形態の対応関係を以下に記す。
変圧器Ｔｍは、本発明の主変圧器に対応する。
変圧器Ｔ１は、本発明の補助変圧器に対応する。
ノード１００、１０１、１０６は、それぞれ本発明の第１、第２、第３のノードに対応する。
ＮＭＯＳトランジスタＳＷ１は、本発明の第１のＮチャネルトランジスタに対応する。
コイルＬ１は、本発明のインダクタに対応する。
トランジスタＱ１、Ｑ２、Ｑ２２は、それぞれ本発明の第１、第２、第５のトランジスタに対応する。
ＮＭＯＳトランジスタＱ３、Ｑ４、Ｑ２４は、それぞれ本発明の第３、第４、第６のトランジスタに対応する。
ＰＭＯＳトランジスタＱ２３は、本発明の第７のトランジスタに対応する。
ダイオードＤ２４、Ｄ２２は、それぞれ本発明の第１、第２のダイオードに対応する。
抵抗Ｒ２６は、本発明の第１の抵抗に対応する。

従来のスイッチング電源の同期整流回路の回路構成（変圧器の２次側回路）を示す図である。従来のスイッチング電源装置の同期整流回路において、動作時の電流経路を示す図である。参考装置に係るスイッチング電源装置の回路構成を示すブロック図である。参考装置におけるトリガ信号生成回路の構成の一例を示す回路図である。参考装置における同期整流回路の回路図である。参考装置に係るスイッチング電源装置の駆動回路の回路図である。参考装置における駆動回路の動作を示すタイミングチャートである。参考装置における整流用スイッチ素子の動作を示すタイミングチャートである。実施形態に係る同期整流回路のブロック図である。実施形態に係る同期整流回路の回路図である。出力異常検出動作を示すタイミングチャートである。リニア駆動動作を説明するための図である。保護回路を備えたフォワード型の同期整流回路の回路図である。

符号の説明

１，２…スイッチング電源装置、１０，１０ａ…同期整流回路、１１，１２，１３…駆動回路、２０…ＰＷＭ制御回路、３０…スイッチング回路、４１，４２…トリガ生成回路、ＳＷ１，ＳＷ２…ＮＭＯＳトランジスタ、Ｌ３，Ｌ４…インダクタ、Ｃ０…キャパシタ、Ｔｍ，Ｔ１，Ｔ２…変圧器。

Claims

ＰＷＭ信号のデューティ比に応じて第１の電圧を伝達する主変圧器と、
前記主変圧器の２次巻線の一端である第１のノードにドレインが接続され、ソースが基準電位端子に接続され、当該２次巻線に生成する電流を整流するための第１のＮチャネルトランジスタと、
前記第１の電圧のレベル変化のタイミングに対して生成タイミングが進んだトリガ信号を出力する補助変圧器と、
前記第１のノードと第２のノードとの間に接続されるインダクタと、
前記第２のノードの電位に応じて、前記第２のノードと前記第１のＮチャネルトランジスタのゲートとの間の導通状態を制御し、第１のＮチャネルトランジスタがオンするときに前記インダクタの放電により第１のＮチャネルトランジスタのゲートを充電する第１のトランジスタと、
前記第２のノードの電位に応じて、前記第１のＮチャネルトランジスタのゲートと基準電位端子との間の導通状態を制御し、第１のＮチャネルトランジスタがオンするときに前記第１のＮチャネルトランジスタのゲートを基準電位とする第２のトランジスタと、
前記第１のノードの電位に応じて、前記第２のノードと基準電位端子との間の導通状態を制御する第３のトランジスタと、
前記トリガ信号に応じて、前記第２のノードと基準電位端子との間の導通状態を制御する第４のトランジスタと、
前記トリガ信号が第１の閾値以上であるときにオフし、当該第１の閾値を下回るときにオンする第５のトランジスタを含み、これによりトリガ信号の異常を検出する検出回路と、
前記インダクタと前記第１のトランジスタ間の導通を制御し、前記第５のトランジスタがオフしたときにオンし、前記第５のトランジスタがオンしたときにオフする第６のトランジスタを含み、前記トリガ信号の異常検出に応じて前記インダクタの放電経路を遮断する遮断回路と、
前記第１のノードと前記第２のノード間に接続され、前記第５のトランジスタと連動してオン／オフする第７のトランジスタを含み、当該第７のトランジスタがオンするときは、前記第１のＮチャネルトランジスタをそのドレイン−ソース間電圧を定電圧に保持するとともに、その定電圧によって前記第１のトランジスタをオンさせる駆動回路と、
を備えた同期整流回路。
前記第５のトランジスタは、第３のノードと基準電位端子間に接続され、
前記駆動回路は、
前記第３のノードと前記第３のトランジスタ間に接続され、前記第５のトランジスタがオンしたときに、第３のトランジスタをオフさせる第１のダイオードと、
前記第３のノードと前記第７のトランジスタのゲート間に接続され、前記第５のトランジスタがオンしたときに定電圧を発生させる第２のダイオードと、をさらに有する
請求項１記載の同期整流回路。
前記遮断回路は、
前記第１のトランジスタのベースと前記第３のノード間に第１の抵抗を備え、これにより、前記第５のトランジスタがオンしたときの第１のトランジスタのベース電流の変化を調整した
請求項１または２に記載の同期整流回路。