JP2006337668A - 半導体装置の製造方法およびレイアウトパターンの作成プログラム - Google Patents

Abstract

【課題】設計レイアウトパターンの良否判定が可能で修正指針の明確な半導体装置の製造方法を提供する。
【解決手段】リソグラフィとプロセスによる半導体装置の設計レイアウトパターンでの配線不良の発生しやすさをスコアとして定量化し、このスコアに基づいて設計レイアウトパターンの良否を判定し、この良否の判定が良であれば設計レイアウトパターンを転写した転写レイアウトパターンを半導体基板上に形成する。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、特に、半導体装置の製造方法に用いるレイアウト方法の作成方法に関する。

半導体装置は微細化が進められている。微細化された半導体装置を製造するための製造プロセスの中で重要な要素として、半導体装置の設計レイアウトパターンを半導体基板上に転写するリソグラフィ(露光)工程が挙げられる。しかしながら、微細化で要求される寸法に対してリソグラフィ工程を実施する露光装置の解像度が追いついていけないのが現状である。

レベンソン法などの位相シフトマスク技術および光近接効果補正（OPC）を用いて、解像度を向上させようという試みがなされている。しかし、設計レイアウトパターンのラインアンドスペース幅が90nmあるいは65nmといった世代では、これらの位相シフトマスク技術等を使っても確実にリソグラフィマージンが少なくなっていく傾向にある。そこで、設計レイアウトパターンのデザインルールにより、設計制約を厳しくして、リソグラフィ工程で加工できるレイアウトパターンのみを用いて設計レイアウトパターンを作成する必要が生じている。

このような設計制約はあまた存在するレイアウトパターンの相対位置(topology)と距離や太さ等の寸法により複雑に変化するため、設計制約は複雑化し網羅的に定義できないという問題があった。この問題により、リソグラフィ／プロセスシミュレーションおよびOPC試行などにより、レイアウトの加工性をチェックするコンプライアンスチェックが考案されている（例えば、特許文献１参照。）。設計した設計レイアウトパターンの大元より変更するので、設計制約は簡素化し、設計レイアウトパターンの設計の自由度はあるものの、設計された設計レイアウトパターンの良否判定と修正指針がわからないなど、レイアウト設計への負担が大きく、タット（TAT）を悪化させる原因となっている。
特開２００４−０７９５８６号公報

本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、設計レイアウトパターンの良否判定が可能で修正指針の明確な半導体装置の製造方法を提供することにある。

また、本発明の目的は、設計レイアウトパターンの良否判定と明確な修正指針を提示可能なレイアウトパターンの作成プログラムを提供することにある。

上記問題点を解決するための本発明の第１の特徴は、リソグラフィとプロセスによる半導体装置の設計レイアウトパターンでの配線不良の発生しやすさをスコアとして定量化し、このスコアに基づいて設計レイアウトパターンの良否を判定し、この良否の判定が良であれば設計レイアウトパターンを転写した転写レイアウトパターンを半導体基板上に形成する半導体装置の製造方法にある。

本発明の第２の特徴は、半導体装置の設計レイアウトパターンを用いてリソグラフィとプロセスに基づいた転写レイアウトパターンを作成するシミュレータからこの転写レイアウトパターンを利用可能なコンピュータが実行する修正レイアウトパターンの作成プログラムにおいて、転写レイアウトパターンに基づいてリソグラフィとプロセスによる設計レイアウトパターンの不良の発生しやすさをスコアとして定量化する手順と、スコアに基づいて設計レイアウトパターンの良否を判定する手順をコンピュータに実行させるための修正レイアウトパターンの作成プログラムにある。

本発明によれば、設計レイアウトパターンの良否判定と修正指針の明確な半導体装置の製造方法を提供できる。

また、本発明によれば、設計レイアウトパターンの良否判定が可能で明確な修正指針を提示可能なレイアウトパターンの作成プログラムを提供できる。

次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。

実施の形態に係るレイアウトパターンの作成装置１は、図１に示すように、ＯＰＣ部２、シミュレータ３、変形部４、定量化部５、最適化部６、分割部７、検索部８、抽出部９、合成部１０、設計レイアウトパターン記憶部１１、半導体装置の仕様・スペック記憶部１２、ＯＰＣされたレイアウトパターン記憶部１３、転写レイアウトパターン記憶部１４、修正レイアウトパターン記憶部１５、データベース記憶部１６とデータベース作成部１７を有している。なお、ＯＰＣ部２とシミュレータ３は、レイアウトパターンの作成装置１が操作可能であるレイアウトパターンの作成装置１の外部装置であってもよい。

レイアウトパターンの作成装置１は、コンピュータであってもよく、コンピュータにプログラムに書かれた手順を実行させることにより、レイアウトパターンの作成装置１を実現させてもよい。

実施例１に係る半導体装置の製造方法は、図１のレイアウトパターンの作成装置１を用いて実施される。実施例１に係る半導体装置の製造方法では、まず、図２のステップＳ１において、図３に示すような半導体装置の設計レイアウトパターンＤ１を入力し、設計レイアウトパターン記憶部１１に記憶させる。

図２のステップＳ２において、図１のＯＰＣ部２が、設計レイアウトパターンＤ１に対してＯＰＣを行い、図４に示すようなＯＰＣされたレイアウトパターンＤ２を生成する。ＯＰＣされたレイアウトパターンＤ２は、ＯＰＣされたレイアウトパターン記憶部１３に記憶される。

図２のステップＳ３において、図１の定量化部５が、リソグラフィ工程とその前後の製造プロセスによる半導体装置の設計レイアウトパターンＤ１あるいはＯＰＣされたレイアウトパターンＤ２の転写レイアウトパターンＤ３での断線ショート不良の発生しやすさをスコアＺｍとして定量化する。スコアＺｍとしては、半導体装置が形成される半導体基板の表面とリソグラフィでの転写レイアウトパターンの結像面の面間距離Ｚのばらつきの標準偏差を距離単位とする面間距離Ｚにおける、転写レイアウトパターンに断線ショート不良が生じる最小の面間距離Ｚを用いることができる。すなわち、面間距離Ｚがゼロであれば、半導体基板上に転写レイアウトパターンが結像し、半導体基板上に形成された転写レイアウトパターンの輪郭は鮮明である。そして、面間距離Ｚがゼロから大きくなればなるほど、半導体基板上に転写レイアウトパターンは結像せず、半導体基板上に形成された転写レイアウトパターンの輪郭は不鮮明になりぼやける。この輪郭のぼやけにより転写レイアウトパターンに断線ショート不良が生じる。製造過程においては、面間距離Ｚが常にゼロであることはありえず、面間距離Ｚはばらついている。このばらつきの分布から標準偏差σを計算することができる。面間距離Ｚを標準偏差σで割ることで、ばらつきの分布の観点から面間距離Ｚを規格化することができる。なお、面間距離Ｚは、半導体装置が形成される半導体基板の表面とリソグラフィでの転写レイアウトパターンの結像面の面間距離である。半導体装置が形成される半導体基板の表面は目視で認識できるが、リソグラフィでの転写レイアウトパターンの結像面は、目視で認識することができない。そこで、結像面は間接的に認識することとした。まず、結像面と転写レイアウトパターンを結像させるリソグラフィ装置のレンズとの距離は一定であると考えられる。そして、半導体基板の表面に対してレンズを上下させて半導体基板上に転写レイアウトパターンを転写し現像させた場合に、現像された転写レイアウトパターンの輪郭が最も鮮明になるレンズの位置において、半導体基板の表面に結像面が一致していると考えられる。したがって、面間距離は現像された転写レイアウトパターンの輪郭が最も鮮明になるレンズの位置に対するレンズの位置までの距離であると考えることができる。また、面間距離のばらつきは、レンズの位置のばらつきであると考えることができる。

ここで、面間距離Ｚが５（σ）のようにばらつきの分布からはずれ、リソグラフィ工程で面間距離Ｚが５（σ）のような値をとる場合はほとんどないが、このような場合でも転写レイアウトパターンＤ３に断線ショート不良が生じないのであれば、転写レイアウトパターンＤ３の元となった設計レイアウトパターンＤ１あるいはＯＰＣされたレイアウトパターンＤ２を用いる限り、面間距離Ｚがどのようにばらついても転写レイアウトパターンＤ３は断線ショート不良を生じない。このような、設計レイアウトパターンＤ１あるいはＯＰＣされたレイアウトパターンＤ２は、断線ショート不良を生じさせにくいレイアウトパターンであるといえる。

逆に、面間距離Ｚが１（σ）のようにばらつきの分布において、リソグラフィ工程で面間距離Ｚが１（σ）のような値をとる場合があるが、このような場合に転写レイアウトパターンＤ３に断線ショート不良が生じるのであれば、転写レイアウトパターンＤ３の元となった設計レイアウトパターンＤ１あるいはＯＰＣされたレイアウトパターンＤ２を用いる限り、面間距離Ｚが１（σ）より大きく変動しただけで転写レイアウトパターンＤ３に断線ショート不良が生じてしまう。このような、設計レイアウトパターンＤ１あるいはＯＰＣされたレイアウトパターンＤ２は、断線ショート不良を生じさせやすいレイアウトパターンであるといえる。

これらのことから、設計レイアウトパターンＤ１あるいはＯＰＣされたレイアウトパターンＤ２についての断線ショート不良の発生しやすさ発生しにくさは、面間距離Ｚにおける断線ショート不良の有無で表現できることがわかる。すなわち、断線ショート不良の発生しにくさは、転写レイアウトパターンに断線ショート不良が生じる最小の面間距離Ｚが大きいことによって定量化できる。このように、最小の面間距離Ｚで規定するのは、半導体装置の集積回路の歩留モデルに基づいているからである。

具体的には、図２のステップＳ１３において、図１のシミュレータ３が、図５（ｃ）に示すように面間距離Ｚが５（σ）の場合のシミュレーションを行い、転写レイアウトパターンＤ３を生成し、転写レイアウトパターン記憶部１４に記憶させる。シミュレータ３は、リソグラフィ/プロセスの挙動を再現できるシミュレーションが可能で有れば、どんなシミュレータでもよい。なお、転写レイアウトパターンＤ３の記載にあたっては、以後全て、転写レイアウトパターンＤ３と設計レイアウトパターンＤ１を重ねて記載している。このことにより、設計レイアウトパターンＤ１の形状から転写レイアウトパターンＤ３の形状への変化がよくわかる。

ステップＳ４において、図１の定量化部５が、図５（ｃ）の面間距離Ｚが５（σ）の場合の転写レイアウトパターンＤ３について、断線ショート不良が発生しているか判定する。判定では、半導体装置の仕様・スペックＤ５のパターン幅のスペックとパターン間隔のスペックに違反する箇所がない場合は、不良が発生していないと判定する。スペックに違反する箇所がある場合は、不良が発生していると判定する。図５（ｃ）の面間距離Ｚが５（σ）の場合の転写レイアウトパターンＤ３については、パターン幅ｗ１乃至ｗ４がスペックより狭くなった違反箇所Ｐ１乃至Ｐ４があり、不良が発生していると判定された。

不良の発生が確認されたので、シミュレーションを行う面間距離Ｚの値を５（σ）より小さく３（σ）に設定する。シミュレーションを行う面間距離Ｚの値の設定方法としては二分法を用いることができる。なお、不良の発生が確認されなかったのであれば、シミュレーションを行う面間距離Ｚの値を５（σ）より大きく設定すればよい。

ステップＳ１３に戻り、シミュレータ３が、図５（ｂ）に示すように面間距離Ｚが３（σ）の場合のシミュレーションを行い、転写レイアウトパターンＤ３を生成し、転写レイアウトパターン記憶部１４に記憶させる。

再度、ステップＳ４において、定量化部５が、図５（ｂ）の面間距離Ｚが３（σ）の場合の転写レイアウトパターンＤ３について、断線ショート不良が発生しているか判定する。図５（ｂ）の面間距離Ｚが３（σ）の場合の転写レイアウトパターンＤ３については、パターン幅ｗ１、ｗ２がスペックより狭くなった違反箇所Ｐ１、Ｐ２があり、不良が発生していると判定された。不良の発生が確認されたので、シミュレーションを行う面間距離Ｚの値を３（σ）より小さく１（σ）に設定する。

再度、ステップＳ１３に戻り、シミュレータ３が、図５（ａ）に示すように面間距離Ｚが１（σ）の場合のシミュレーションを行い、転写レイアウトパターンＤ３を生成し、転写レイアウトパターン記憶部１４に記憶させる。

再度、ステップＳ４において、定量化部５が、図５（ａ）の面間距離Ｚが１（σ）の場合の転写レイアウトパターンＤ３について、断線ショート不良が発生しているか判定する。図５（ａ）の面間距離Ｚが１（σ）の場合の転写レイアウトパターンＤ３については、違反箇所は検出されず、不良は発生していないと判定された。

以上から、定量化部５は、不良が生じる最小の面間距離ＺであるスコアＺｍとして３（σ）を算出する。なお、余力があれば、さらに、面間距離Ｚが１（σ）を超えて３（σ）未満の面間距離Ｚをシミュレータ３に設定し、スコアＺｍの精度を上げても良い。

図２のステップＳ５において、図１の最適化部６が、スコアＺｍに基づいて設計レイアウトパターンＤ１あるいはＯＰＣされたレイアウトパターンＤ２の良否を判定する。良の判定基準ＺｏをスコアＺｍが５（σ）以上であることに設定しておく。スコアＺｍは、３（σ）であり、５（σ）以上ではないので、設計レイアウトパターンＤ１あるいはＯＰＣされたレイアウトパターンＤ２は否と判定される。

ステップＳ５では、良否の判定が否であったので、図６と図７に示すように、不良が発生しにくくなる方向であるスコアＺｍが増加傾向に変化するように、図１の変形部４が、設計レイアウトパターンＤ１あるいはＯＰＣされたレイアウトパターンＤ２を変形させる。変形では、ステップＳ５の判定基準、スコアＺｍが５（σ）以上であることを満足するように変形する。すなわち、図５（ｃ）の面間距離Ｚが５（σ）の場合の転写レイアウトパターンＤ３で、違反箇所Ｐ１乃至Ｐ５が検出されなくなるように変形する。変形の手順を次に詳細に説明する。

まず、図５（ｃ）の違反箇所Ｐ１乃至Ｐ４を、図６に示すように、設計レイアウトパターンＤ１あるいはＯＰＣされたレイアウトパターンＤ２に重ねる。違反箇所Ｐ１乃至Ｐ４を中心とする円形の領域ｃ１乃至ｃ４を設定する。領域ｃ１乃至ｃ４の半径は、ＯＰＣの効果のおよぶ範囲とし、３００ｎｍ以下の範囲で適宜設定することができる。次に、領域ｃ１乃至ｃ４毎に重なる設計レイアウトパターンＤ１あるいはＯＰＣされたレイアウトパターンＤ２の辺ｓ１乃至ｓ７を抽出する。図７に示すように、辺ｓ１乃至ｓ７を距離ｄ１乃至ｄ７だけ移動させる。距離ｄ１乃至ｄ７は、予め設計レイアウトパターンＤ１のライン幅あるいはライン間隔の半分以下の範囲で設定しておく。そして、図１のステップＳ２乃至Ｓ６のループ、あるいは、ステップＳ３乃至Ｓ６のループを回しながら、二分法等により、距離ｄ１乃至ｄ７を最適化する。

ループを回ることで、図２のステップＳ５の良否の判定が良になり、ステップＳ７に進む。設計レイアウトパターンＤ１あるいはＯＰＣされたレイアウトパターンＤ２を転写した転写レイアウトパターンＤ３を半導体基板上に形成する。図８に示すように、半導体基板に転写された転写レイアウトパターンＤ３は、半導体装置のスペックを満足している。以上で、半導体装置の製造方法をストップする。

半導体装置の製造方法から半導体基板への転写を除いたレイアウトパターンの作成方法は、手順としてコンピュータが実行可能なレイアウトパターンの作成プログラムにより表現することができる。このレイアウトパターンの作成をコンピュータに実行させることにより、半導体装置の製造方法から半導体基板への転写を除いたレイアウトパターンの作成方法を実施することができる。

実施例１では、従来可読であったデザインルールを回路シミュレーション等と同様に、モデルベースで定義している。ここでいうモデルベースとは、リソグラフィ/プロセス/OPC/PPC(プロセス近接効果補正)を含めた設計レイアウトパターンＤ１、Ｄ２と半導体基板上に転写した転写レイアウトパターンＤ３との間の伝達関数であると定義できる。実施例１では、モデルベースに加え、入力であるレイアウトパターンを修正するレイアウトマイグレーションの手法とレイアウト最適化の手法に関して記述している。 実施例１のようにモデルベースのデザインルールを導入することによって、微細化に伴うデザインルールの複雑化や不完全さを回避できる。また、設計レイアウトデータＤ１を半自動的に修正することにより、レイアウト設計のTATおよび品質を改善することができる。その他、OPC/PPC等への負担も軽くできる。

なお、図２のステップＳ５において、図１の最適化部６が、スコアＺｍが最高値となるスコアＺｍであるか否かを判定してもよい。最高値であればステップＳ７に進み、最高値でなければステップＳ６に進む。具体的には、スコアＺｍが収束するまでループを回せばよい。収束したスコアＺｍが最高値になる。さらに、設計レイアウトパターンＤ１の面積増加を許容し、面積増加の増加量を歩留モデルに従ってスコアＺｍに対する減点要因としてスコア化してもよい。最適化部６はその減点要因を含めてスコアＺｍを最大にする。

図９に示すように、実施例２に係る半導体装置の製造方法は、図２の実施例１の半導体装置の製造方法と比較して、ステップＳ３の定量化の内容が異なっている点と、ステップＳ５がステップＳ１４に変更されている点が異なっている。

実施例２の半導体装置の製造方法を用いての達成目標を、実施例１のステップＳ５の判定基準Ｚｏ、スコアＺｍが５（σ）以上を満たす設計レイアウトパターンＤ１あるいはＯＰＣされたレイアウトパターンであるとする。このことから、図９のステップＳ３では、判定基準Ｚｏである面間距離Ｚが５（σ）である図５（ｃ）の転写レイアウトパターンＤ３のみをシミュレーションで算出する。

ステップＳ１４において、転写レイアウトパターンＤ３の不良個所Ｐ１乃至Ｐ４の負無を判定する。不良個所が有れば、ステップＳ６に進み、不良個所が無ければ、ステップＳ７に進む。以降は、実施例１と同様に行うことができる。すなわち、図５（ｃ）のように不良個所があるとすると、ステップＳ１４での条件を満たすまで、ステップＳ２、Ｓ３、Ｓ１４、Ｓ６からなるループを実行する。

実施例２の半導体装置の製造方法によれば、実施例１よりもステップＳ３の定量化とステップＳ５の最適化を簡便かつ短時間に実施することができ、実施例１と同様の効果を得ることができる。

図１０に示すように、実施例３に係る半導体装置の製造方法は、図２の実施例１の半導体装置の製造方法と比較して、ステップＳ１５とＳ８乃至Ｓ１２が追加されている点と、分割されたレイアウトパターン記憶部１８とデータベース記憶部１６が追加されている点が異なっている。

まず、ステップＳ１を実施例１と同様に行い、設計レイアウトパターン記憶部１１が、設計レイアウトパターンＤ１を入力する。

次に、ステップＳ１５で、図１の分割部７が、設計レイアウトパターンＤ１を複数の分割されたレイアウトパターンＤ６に分割する。分割されたレイアウトパターンＤ６の個々の大きさとしては、レイアウトパターンの一辺でのＯＰＣが、その効果を及ぼす範囲、その辺から５００ｎｍ程度まで範囲の領域が含まれるように設定する。したがって、具体的には、分割されたレイアウトパターンＤ６の個々の大きさとしては、一辺が１μｍの正方形や、この正方形より大きい矩形であることが望ましい。

ステップＳ２、Ｓ５、Ｓ６では、個々の分割されたレイアウトパターンＤ６毎対して実施され、実施例１のように、全体を１つとした設計レイアウトパターンＤ１を対象に実施しない点で異なるが、他の実施の内容は、ステップＳ２、Ｓ５、Ｓ６で、実施例１と２とは同じである。ステップＳ５において、条件を満たす分割されたレイアウトパターンＤ６が判別されると、ステップＳ８に進む。

ステップＳ８で、図１のデータベース作成部１７が、データベースＤ７を生成し、データベース記憶部１６に記憶させる。データベースＤ７では、分割されたレイアウトパターンＤ６と、分割されたレイアウトパターンＤ６をＯＰＣしたレイアウトパターンＤ２あるいは、レイアウトパターンＤ６、Ｄ２を変形した修正レイアウトパターンＤ４とは、互いに検索可能なように関係付けられている。

ステップＳ９で、図１の検索部８が、データベースＤ７を検索する。データベース化されていない分割されたレイアウトパターンＤ６と一致するデータベース化されている分割されたレイアウトパターンＤ６を検索する。一致しなければ、ステップＳ２に戻り、データベース化されていない分割されたレイアウトパターンＤ６に対してＯＰＣを行ったり、変形したり、データベース化したりする。一致すれば、ステップＳ１０に進む。

ステップＳ１０で、図１の抽出部９が、データベースＤ７から、データベース化されていない分割されたレイアウトパターンＤ６と一致するデータベース化されている分割されたレイアウトパターンＤ６に対応する修正レイアウトパターンＤ４を抽出する。抽出された修正レイアウトパターンＤ４は、データベース化されていない分割されたレイアウトパターンＤ６の修正された修正レイアウトデータとして扱うことができる。

ステップＳ１１で、分割部７が、全ての分割されたレイアウトパターンＤ６に対して修正レイアウトデータを設定できたか否か判定する。設定できていなければ、ステップＳ２に戻り、修正レイアウトパターンＤ４の設定できていない分割されたレイアウトパターンＤ６に対して処理を実行する。設定できていれば、ステップＳ１２に進む。

ステップＳ１２で、図１の合成部１０が、複数の修正レイアウトパターンＤ４を合成して、設計レイアウトパターンＤ１の全体に対応する修正レイアウトパターンＤ４を生成する。

最後に、ステップＳ７を実施例１と同様に行い、設計レイアウトパターンＤ１あるいはＯＰＣされたレイアウトパターンＤ２の修正レイアウトパターンＤ４を転写した転写レイアウトパターンＤ３を半導体基板上に形成する。

なお、実施例３に係る半導体装置の製造方法を２回目以降実施する場合は、既存のデータベースを利用できるので、ステップＳ１５の分割の後に、ステップＳ２、Ｓ３、Ｓ５、Ｓ８を実施することなく、ステップＳ９のデータベース検索によるパターン一致を実施することができる。

実施例３においては、実施例１と同様の効果が得られるだけでなく、実施例１の場合に比べデータベース化の手法を導入することによって、OPC/PPC等への負担を軽くすることができる。

実施の形態に係る修正レイアウトパターンの作成装置の構成図である。 実施例１に係る半導体装置の製造方法のフローチャートである。 設計レイアウトパターンである。 ＯＰＣされたレイアウトパターンである。 シミュレーションによる転写レイアウトパターンである。歩留まりの期待値の算出方法を説明するため図である。 設計レイアウトパターンあるいはＯＰＣされたレイアウトパターンを変形する方法を説明するための図である。 変形した修正レイアウトパターンである。 修正レイアウトパターンを用いたシミュレーションによる転写レイアウトパターンである。 実施例２に係る半導体装置の製造方法のフローチャートである。 実施例３に係る半導体装置の製造方法のフローチャートである。

符号の説明

１ レイアウトパターンの作成装置
２ ＯＰＣ部
３ シミュレータ
４ 変形部
５ 定量化部
６ 最適化部
７ 分割部
８ 検索部
９ 抽出部
１０ 合成部
１１ 設計レイアウトパターン記憶部
１２ 半導体装置の仕様・スペック記憶部
１３ ＯＰＣされたレイアウトパターン記憶部
１４ 転写レイアウトパターン記憶部
１５ 修正レイアウトパターン記憶部
１６ データベース記憶部
１７ データベース作成部

Claims (5)

1. リソグラフィとプロセスによる半導体装置の設計レイアウトパターンでの配線不良の発生しやすさをスコアとして定量化し、
   前記スコアに基づいて前記設計レイアウトパターンの良否を判定し、
   前記良否の判定が良であれば、前記設計レイアウトパターンを転写した転写レイアウトパターンを半導体基板上に形成することを特徴とする半導体装置の製造方法。
2. 前記スコアは、
   前記半導体基板の表面と前記リソグラフィの結像面の面間距離の標準偏差を距離単位とする前記面間距離における、前記転写レイアウトパターンに前記不良が生じる最小の前記面間距離であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記良否の判定では、
   前記設計レイアウトパターンから、シミュレーションにより前記リソグラフィと前記プロセスに基づいた前記転写レイアウトパターンを作成し、前記転写レイアウトパターンにおいて前記不良の有無を判定することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. 前記良否の判定が否であれば、前記不良が発生しにくくなる方向に前記スコアが変化するように前記設計レイアウトパターンを変形させることを特徴とする請求項１乃至３のいずれか１項に半導体装置の製造方法。
5. 半導体装置の設計レイアウトパターンを用いてリソグラフィとプロセスに基づいた転写レイアウトパターンを作成するシミュレータから前記転写レイアウトパターンを利用可能なコンピュータが実行するレイアウトパターンの作成プログラムにおいて、
   前記転写レイアウトパターンに基づいて、前記リソグラフィと前記プロセスによる前記設計レイアウトパターンの不良の発生しやすさをスコアとして定量化する手順と、
   前記スコアに基づいて前記設計レイアウトパターンの良否を判定する手順を前記コンピュータに実行させるためのレイアウトパターンの作成プログラム。

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