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JP2006319213A - 半導体装置 - Google Patents

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JP2006319213A
JP2006319213A JP2005141778A JP2005141778A JP2006319213A JP 2006319213 A JP2006319213 A JP 2006319213A JP 2005141778 A JP2005141778 A JP 2005141778A JP 2005141778 A JP2005141778 A JP 2005141778A JP 2006319213 A JP2006319213 A JP 2006319213A
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semiconductor
semiconductor device
drain
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Masato Otsuki
正人 大月
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Device Technology Co Ltd
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Abstract

【課題】ワイドバンドギャップ半導体を用いた半導体装置において、半導体に接する金属電極の溶融を防ぎ、信頼性を高めること。ワイドバンドギャップ半導体を用いた半導体装置において、負荷短絡耐量を十分に高くすること。
【解決手段】ワイドバンドギャップ半導体よりなる半導体素子部の表側の面に５０μｍ以上の厚さの金属電極を接触させて放熱効果を高めた縦型の主ＦＥＴ３１と、負荷短絡時に主ＦＥＴ３１を流れる飽和電流を制限する過電流制限手段３２を備える。過電流制限手段３２は、主ＦＥＴ３１と並列に接続された電流検出用トランジスタ３３を備えており、電流検出用トランジスタ３３を流れる電流が大きくなると主ＦＥＴ３１のゲート電圧を低くするように動作して、主ＦＥＴ３１を流れる電流量を制限する。
【選択図】 図８

Description

この発明は、半導体装置に関し、特にドリフト領域がシリコン（Ｓｉ）よりもバンドギャップの広い半導体材料（以下、ワイドバンドギャップ半導体とする）で構成されたパワー半導体装置に関する。
パワースイッチング用電界効果トランジスタの半導体材料として炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体を用いることによって、シリコンと比較して非常に低いオン抵抗を実現できることが報告されている（例えば、非特許文献１参照。）。また、ワイドバンドギャップ半導体を用いたパワースイッチング用絶縁ゲート型半導体装置の製造方法が公知である（例えば、特許文献１参照。）。
ワイドバンドギャップ半導体は、絶縁破壊に至る電界強度（臨界電界）が高いという優れた特性を備えている。各種半導体材料の臨界電界を比較すると、Ｓｉでは０．２５ＭＶ／ｃｍであるのに対して、４Ｈ−ＳｉＣでは２．０ＭＶ／ｃｍであり、ＧａＮでは３．３ＭＶ／ｃｍであると言われている。
従って、例えば１２００Ｖ耐圧クラスのスイッチング用ＦＥＴ（電界効果トランジスタ）を作製する際に、Ｓｉを用いると、Ｎドリフト層の厚さを１００μｍ程度にしてＰＮ接合における最大電界強度を０．２５ＭＶ／ｃｍ以下にする必要がある。それに対して、ＳｉＣやＧａＮを用いてＳｉの場合と同じ素子耐圧を得るには、Ｎドリフト層をＳｉの場合の約１／１０の厚さ、すなわち１０μｍ程度の厚さにすればよい。このようにＮドリフト層を薄くすることができれば、Ｎドリフト層での電圧降下が大幅に減少するので、素子全体のオン抵抗を低くすることができる。
パワースイッチング用絶縁ゲート型半導体装置の用途の一つに、インバータがある。図１は、インバータの構成を示す回路図である。図１に示すように、一般的な３相のインバータ回路では、Ｕ、ＶおよびＷの各相において、上アーム部１，２，３と下アーム部４，５，６が直列に接続されており、それら上下アーム部の直列接続体が並列に接続されている。各アーム部は、例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）とＦＷＤ（フリーホイールダイオード）で構成されている。
図１に示すような回路構成においては、ゲートパルスの異常やノイズによる誤動作や接続ミスなどのさまざまな要因で負荷短絡が発生する。負荷短絡が発生すると、インバータ制御システムが異常を検出して、素子に流れる電流を制限したり、システムを遮断したりする。しかし、負荷短絡時にその保護回路が動作するまでの短期間においては、素子は高電圧、大電流のストレス状態に曝される。
従って、各アーム部に用いられるＩＧＢＴやＦＥＴには、負荷短絡耐量と呼ばれる破壊耐量が要求される。負荷短絡耐量は、負荷短絡時に保護回路が動作するまでの短期間において、素子が高電圧、大電流のストレス状態に耐えられる期間を表す指標である。負荷短絡耐量の規格としては、素子の絶対定格の２／３の電源電圧において、通常オン状態のゲート電圧が印加されたときに、１０μ秒以内に素子が破壊しないこと、というのが一般的である。
ワイドバンドギャップ半導体でできたＦＥＴを用いてインバータを構成する場合、そのＦＥＴは、従来のＳｉでできたＦＥＴと同程度の負荷短絡耐量を有することが強く望まれる。スイッチング素子として主流である薄型ＩＧＢＴに関しては、負荷短絡時に破壊に至るまでのメカニズムが詳細に解析されている（例えば、非特許文献２参照。）。それによると、負荷短絡時の過大な発生損失によって素子の温度が上昇し、それによってＰＮ接合のもれ電流が増大して熱暴走が起こり、破壊に至る。
Ｓｉのバンドギャップは、約１．１ｅＶと狭い。そのため、Ｓｉは、２００℃以上の温度で真性領域に突入し、本来の整流動作を失いやすい。従って、このような温度上昇による素子破壊が頻繁に起こる。これを回避するため、ＳｉでできたＩＧＢＴやＦＥＴにおいては、負荷短絡時の電流が適当な値となるような設計を行うことによって、半導体領域の動作温度が臨界点を超えないようにしている。あるいは、外部回路による電流制限機能を付加することによって、負荷短絡破壊を防いでいる（例えば、非特許文献３参照。）。
特開平１１−３５４７８６号公報 ヨシタカ・スガワラ（Yoshitaka Sugawara）、「リースント プログレス イン ＳｉＣ パワー デバイス ディベロップメンツ アンド アプリケーション スタディーズ（Recent Progress in SiC Power Device Developments and Application Studies）」、ＩＳＰＳＤ２００３ エム．オーツキ（M.Otsuki）、他６名、「アドバンスト スィン ウェハ ＩＧＢＴｓ ウィズ ニュー サーマル マネジメント ソリューション（Advanced thin wafer IGBTs with new thermal management solution）」、ＩＳＰＳＤ’２００３会報、ｐ．１４４−１４７ エム．オーツキ（M.Otsuki）、他３名、「ザ ３ＲＤ ジェネレイション ＩＧＢＴ トオード ア リミテーション オブ ＩＧＢＴ パフォーマンス（THE 3RD GENERATION IGBT TOWARD A LIMITATION OF IGBT PERFORMANCE）」、第５回ＩＳＰＳＤ会報、１９９３年、ｐ．２４−２９
しかしながら、ワイドバンドギャップ半導体を用いたＩＧＢＴやＦＥＴでは、Ｎドリフト層の厚さを約１／１０にすることができるが、それによって負荷短絡時にＮドリフト層内における単位体積あたりのジュール発熱が１０倍になるため、負荷短絡電流による損失がもたらす温度上昇が著しくなる。ワイドバンドギャップ半導体材料は、理論的には１０００℃以上の温度でも半導体動作を失わないので、半導体部分については特に問題はない。しかし、電極材料に用いられる金属の温度耐性が問題となる。
例えば、ワイドバンドギャップ半導体を用いたＦＥＴの金属電極にアルミニウム（Ａｌ）を用いる場合、半導体とアルミニウム電極の境界面の温度がアルミニウムの融点、すなわち６６０℃を超えないようにしなければならない。６６０℃を超えると、素子破壊が生じなくても、アルミニウム電極の溶融が起こり、電極の信頼性に重大な問題を生じる。従って、ワイドバンドギャップ半導体を用いる場合には、Ｓｉを用いる場合とは異なる放熱設計や損失制御を行う必要があり、金属電極と半導体の境界面がある一定の温度以下になるように、負荷短絡時の発生損失と放熱条件を設定しなければならない。
この発明は、上述した従来技術による問題点を解消するため、ワイドバンドギャップ半導体に接する金属電極の信頼性が高い半導体装置を提供することを目的とする。また、十分な負荷短絡耐量を有する半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体材料でできている半導体素子部の表側の面に、少なくとも前記半導体素子部の表側の面と接触する部分がアルミニウムまたはアルミニウム合金でできており、かつ厚さが５０μｍ以上である金属電極が接触した構成のパワースイッチング用ｎチャンネル電界効果トランジスタと、負荷短絡時に前記電界効果トランジスタを流れる飽和電流を所定の電流値以下に制限する過電流制限手段と、を備えることを特徴とする。
請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記過電流制限手段は、前記電界効果トランジスタのソース−ドレイン間絶対最大定格電圧Ｖｂに対して、ソース−ドレイン間の電源電圧Ｖｄｓ（ｍａｘ）が（２／３）Ｖｂであり、ゲート−ソース間電圧Ｖｇｓが定常オン状態のゲート電圧であるとき、ドレイン飽和電流Ｊｄ（ｓａｔ）が１．５×１０6／Ｖｂよりも小さくなるように制限することを特徴とする。
請求項３の発明にかかる半導体装置は、請求項２に記載の発明において、前記過電流制限手段は、前記電界効果トランジスタと同一の半導体基板上に形成され、かつ前記電界効果トランジスタと並列に接続された電流検出用トランジスタを有し、該電流検出用トランジスタを流れる電流が大きくなると前記電界効果トランジスタのゲート電圧を低くすることにより、前記電界効果トランジスタの発生損失を、前記ドレイン飽和電流Ｊｄ（ｓａｔ）が１．５×１０6／Ｖｄｓ（ｍａｘ）よりも小さくなるように抑制することを特徴とする。
請求項４の発明にかかる半導体装置は、請求項３に記載の発明において、前記過電流制限手段は、前記電流検出用トランジスタを除いて、前記半導体基板よりも熱伝導率が悪い材料により前記電界効果トランジスタから物理的に分離されていることを特徴とする。
請求項５の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記半導体素子部は、ＳｉＣ、ＧａＮ、ＡｌＧａＮ、ＺｎＯおよびダイアモンドのいずれか一つ、または二つ以上の組み合わせでできていることを特徴とする。
請求項６の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記金属電極は、Ａｌ、Ｔｉ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、ＷおよびＭｏのいずれか一つ、または二つ以上の組み合わせよりなる積層構造もしくは合金でできていることを特徴とする。
請求項７の発明にかかる半導体装置は、電界効果トランジスタと、負荷短絡時に前記電界効果トランジスタを流れる飽和電流を制限する過電流制限手段と、を備え、前記過電流制限手段は、前記電界効果トランジスタのソース−ドレイン間絶対最大定格電圧Ｖｂに対して、ソース−ドレイン間の電源電圧Ｖｄｓ（ｍａｘ）が（２／３）Ｖｂであり、ゲート−ソース間電圧Ｖｇｓが定常オン状態のゲート電圧であるとき、ドレイン飽和電流Ｊｄ（ｓａｔ）が３．６×１０5／Ｖｂ以上で、かつ１．５×１０6／Ｖｂよりも小さくなるように制限することを特徴とする。
請求項８の発明にかかる半導体装置は、請求項７に記載の発明において、前記過電流制限手段は、前記電界効果トランジスタと同一の半導体基板上に形成され、かつ前記電界効果トランジスタと並列に接続された電流検出用トランジスタを有し、該電流検出用トランジスタを流れる電流が大きくなると前記電界効果トランジスタのゲート電圧を低くすることにより、前記電界効果トランジスタの発生損失を、前記ドレイン飽和電流Ｊｄ（ｓａｔ）が１．５×１０6／Ｖｄｓ（ｍａｘ）よりも小さくなるように抑制することを特徴とする。
この発明によれば、ワイドバンドギャップ半導体でできている半導体素子部の表側の面に５０μｍ以上の厚さを有する金属電極が接触していることによって、素子表面側の放熱効果が向上し、金属電極の、ワイドバンドギャップ半導体に接する部分の温度がその接する部分の金属の融点よりも低くなるので、金属電極の、ワイドバンドギャップ半導体に接する部分が溶融するのを防ぐことができる。また、過電流制限手段が負荷短絡時に流れる飽和電流を抑えることによって、短絡エネルギーを適切に制限することができるので、必要な負荷短絡耐量を確保できるとともに、金属電極の、ワイドバンドギャップ半導体に接する部分が溶融するのを防ぐことができる。
本発明にかかる半導体装置によれば、ワイドバンドギャップ半導体を用いて構成され、かつワイドバンドギャップ半導体に接する金属電極の信頼性が高い半導体装置が得られるという効果を奏する。また、ワイドバンドギャップ半導体を用いて構成され、かつ十分な負荷短絡耐量を有する半導体装置が得られるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。図２は、本発明にかかる半導体装置の構成の一例を示す断面図である。図２に示すように、ドレイン電極１１、支持基板１２の上にドリフト層となる第１の半導体層１３が積層され、この第１の半導体層１３の上にｐベース層となる第２の半導体層１４が積層されている。この第２の半導体層１４に半導体素子の表面構造部が作製される。半導体素子の種類については特に限定しないが、ここでは一例として縦型のパワーＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ）とする。
例えば、半導体材料としてＳｉＣを用いて、絶対定格が１２００ＶであるＦＥＴを作製する場合には、第１の半導体層１３の厚さはおよそ１５μｍであればよい。支持基板１２の厚さは、特に限定しないが、ここでは８５μｍであるとし、半導体領域全体の厚さが１００μｍになるようにする。なお、ＳｉＣに限らず、ＧａＮやＺｎＯ（酸化亜鉛）やダイアモンドなどの他のワイドバンドギャッブ半導体材料を用いた場合も、同様の構成とすることができる。
第２の半導体層１４はｐ型の不純物層でできている。第２の半導体層１４の表面から第２の半導体層１４を貫通して、第１の半導体層１３に達するトレンチ１５が形成されている。トレンチ１５の底は、第１の半導体層１３と第２の半導体層１４の界面よりも深くなっている。トレンチ１５の内面にはゲート絶縁膜１６が形成されており、さらにその内側はゲート電極１７で埋められている。
ゲート絶縁膜１６は、例えば二酸化ケイ素（ＳｉＯ2）、窒化ケイ素（Ｓｉ3Ｎ4）、窒化アルミニウム（ＡｌＮ）、酸化マグネシウム（ＭｇＯ）または酸化ハフニウム（ＨｆＯ2）などでできている。ゲート電極１７は、ポリシリコンや、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、イリジウム（Ｉｒ）、金（Ａｕ）、銀（Ａｇ）もしくは亜鉛（Ｚｎ）などの金属またはそれらの合金やシリサイドなどでできている。
第２の半導体層１４においてトレンチ１５の外側には、ソース領域となるｎ型の不純物拡散領域１８が形成されている。また、第２の半導体層１４においてｎ型不純物拡散領域１８の隣にはｐ型の不純物拡散領域１９が形成されている。ゲート電極１７は絶縁膜２０により覆われており、ｎ型不純物拡散領域１８とｐ型不純物拡散領域１９の両方に接触するソース電極２１から絶縁されている。
図３は、上述した縦型半導体素子にドレイン配線とソース配線が接続された状態を示す断面図である。図３において、符号１０で示す半導体素子部には、例えば図２に示すＦＥＴの支持基板１２、第１の半導体層１３、第２の半導体層１４、ゲート絶縁膜１６、ゲート電極１７、ｎ型の不純物拡散領域１８、ｐ型の不純物拡散領域１９および層間絶縁膜２０が形成されている。従って、この半導体素子部１０の表側および裏側の面にそれぞれソース電極２１およびドレイン電極１１が形成されている。
ソース電極２１は、多層構造になっており、全体の厚さは５０μｍ以上である。ソース電極２１の、少なくとも半導体素子部１０の表側の面と接触する部分は、ＡｌまたはＡｌ合金でできている。このＡｌまたはＡｌ合金でできた層の上には、Ｔｉ、Ｎｉ、Ｃｕ（銅）、Ａｇ、Ａｕ、ＷおよびＭｏのいずれか一つ、または二つ以上の組み合わせよりなる積層構造もしくは合金が、スパッタや真空蒸着法により形成されている。ソース電極２１の、半導体素子部１０と接触する部分の層の厚さは、数μｍ程度、例えば３〜７μｍである。
ソース電極２１の表面には、例えば５０μｍ以上の厚さを有する板状のソース配線２２が接合されている。ソース電極２１とソース配線２２の接合は、面接合である。ソース配線２２は、Ａｌ、Ｔｉ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、ＷおよびＭｏのいずれか一つ、または二つ以上の組み合わせよりなる積層構造もしくは合金でできている。また、ドレイン電極１１は、ドレイン配線２３に接続されている。ドレイン配線２３は、ソース配線２２と同様の材料でできている。
図３に示す構成のように、ソース電極２１を５０μｍ以上の厚さとし、ソース電極２１にソース配線２２を面接合させることによって、半導体素子部１０で発生する熱をドレイン電極側からだけでなくソース電極側からも逃がすことができる。つまり、両面冷却構造となっている。それに対して、図４に示す従来のＳｉでできたＦＥＴやＩＧＢＴでは、３μｍ〜７μｍの厚さのソース電極１２１に数百μｍφのボンディングワイヤ１２２を点で接合した構成であるため、半導体素子部１１０で発生した熱をドレイン電極１１１を介してドレイン配線１２３に逃がす片面冷却構造となっている。
従って、図３に示す構成の方が従来構成よりも冷却効果が高い。これを確認するためのシミュレーション結果を図５に示す。図５には、ＶCC＝８００Ｖにおける負荷短絡時のソース−ドレイン間電圧ＶDS、ドレイン電流ＩDおよび構造内の温度上昇の最高値Ｔmaxが示されている。ここでは、半導体材料としてＳｉＣを用いている。
図５において、実施例（銅板）とあるのは、図３に示す半導体装置のソース配線２２として１００μｍの厚さの銅板を用いたものであり、比較例（Ａｌワイヤー）とあるのは、図４に示す半導体装置である。図５より、例えば時間が６μ秒であるときのＴmaxを比較すると、実施例が約２００Ｋであるのに対して、比較例は約４００Ｋであり、実施例は比較例の約１／２であることがわかる。
図６は、図５の場合と同様のシミュレーションを行ったときの、実施例および比較例の各半導体装置のある断面における温度上昇分布を示す図である。図６によれば、半導体と金属電極との境界面（図６では０μｍの位置）の温度上昇は、実施例で約１２０Ｋであるのに対して、比較例では約４５０Ｋである。
例えば、素子温度が２００℃である場合に、このシミュレーションと同じ条件の負荷短絡が発生した場合を考える。この場合、実施例では、半導体と金属電極との境界面の温度は３２０℃までしか上昇しないので、電極材料のＡｌは溶融しない。つまり、金属電極は安定した状態を保っている。それに対して、比較例では、半導体と金属電極との境界面の温度が６５０℃になるため、電極材料のＡｌが溶融して素子の破壊が起こるおそれがある。
また、図６に示す実施例の温度上昇分布より、半導体と金属電極との境界面から金属電極側に５０μｍ離れた位置（図６では−５０μｍの位置）の温度が周囲の温度と同じになっていることかわかる。従って、半導体と金属電極との境界面の温度を低く保つためには、ソース電極２１の厚さを５０μｍ以上にするのが有効であることがわかる。以上の理由により、ソース電極２１の厚さは５０μｍ以上であるのが適当である。
図７は、シミュレーションで予測された単位面積あたりの短絡エネルギーと、半導体と金属電極との境界面の温度上昇との関係を示す特性図である。このシミュレーションを行うにあたっては、短絡時間を５μ秒とした。実施例では、短絡エネルギーが約５Ｊ／ｃｍ2であるときに、温度上昇が約４００Ｋであることがわかる。素子温度が２００℃である場合には、温度がこれ以上、上昇すると、金属電極が溶融してしまうので、素子の破壊が起こる。従って、負荷短絡エネルギーを５Ｊ／ｃｍ2以下にする必要がある。
ここで、上述した負荷短絡時にシステムを遮断するのに要する時間は、従来のＩＧＢＴを用いたインバータなどでは一般に１０μ秒であるが、技術的には５μ秒程度で十分である。従って、負荷短絡耐量（時間）を５μ秒とすると、単位時間単位面積あたりの負荷短絡パワーを１Ｊ／（μ秒・ｃｍ2）にすればよい。
具体的に数値を挙げて説明する。例えば、ソース−ドレイン間絶対最大定格電圧Ｖｂが１２００ＶであるＦＥＴの場合、最も厳しい負荷短絡条件は、電力回生時などにより電源電圧が通常の６００Ｖから、過電圧保護が動作する寸前のソース−ドレイン間の電源電圧Ｖｄｓ（ｍａｘ）である８００Ｖ（＝１２００Ｖ×２／３）に変動したときに、５μ秒の負荷短絡が発生した場合である。このときのドレイン飽和電流Ｊｄ（ｓａｔ）を、負荷短絡パワーが１Ｊ／（μ秒・ｃｍ2）以下となるように設定すればよいので、１２５０Ａ／ｃｍ2（＝１×１０6／８００Ｖ）以下にすればよい。
同様に、ソース−ドレイン間絶対最大定格電圧Ｖｂが６００ＶであるＦＥＴの場合には、過電圧保護が動作する寸前のソース−ドレイン間の電源電圧Ｖｄｓ（ｍａｘ）は４００Ｖ（＝６００Ｖ×２／３）である。従って、５μ秒の負荷短絡が発生したときのドレイン飽和電流Ｊｄ（ｓａｔ）を２５００Ａ／ｃｍ2（＝１×１０6／４００Ｖ）以下にすればよい。
また、上述したような負荷短絡時のドレイン飽和電流Ｊｄ（ｓａｔ）の下限は、従来のＳｉを用いたＩＧＢＴの定格電流密度の２倍であればよい。その理由は、例えば過負荷出力（２００％負荷など、一時的な大電流スイッチングモード）の際に、定格電流の２倍までの主電流が流れることは一般的に求められているからである。従来のＳｉを用いたＩＧＢＴの定格電流密度は、絶対最大定格電圧Ｖｂを用いて、およそ［１５０×１２００／Ｖｂ（Ａ／ｃｍ2）］で表される。
従って、ワイドバンドギャップ半導体を用いた素子の場合、負荷短絡が発生したときのドレイン飽和電流Ｊｄ（ｓａｔ）は、［３００×１２００／Ｖｂ（Ａ／ｃｍ2）］以上であればよい。上述した具体例では、ソース−ドレイン間絶対最大定格電圧Ｖｂが１２００Ｖおよび６００Ｖである場合のドレイン飽和電流Ｊｄ（ｓａｔ）は、それぞれ１５０Ａ／ｃｍ2および３００Ａ／ｃｍ2以上である。
ＦＥＴにおいて負荷短絡電流を適切な値に制限する方法としては、チャンネル長さやゲート長やゲート酸化膜厚さなどを制御することによってｇｍ（トランスコンダクタンス）を調整する方法や、しきい値を適切な値にすることによって定常オン状態のゲート電圧における飽和電流を調節する方法などが一般的である。定常オン状態のゲート電圧は、ＦＥＴが用いられる回路により異なるが、例えば一般的なＳｉのＩＧＢＴでは＋１５Ｖなどである。しかしながら、このようなＦＥＴの特性を調整することによって飽和電流を抑制する方法は、オン抵抗の増加を招くため、好ましくない。
そこで、本実施の形態の半導体装置では、ＦＥＴの負荷短絡電流が上述した条件を満たすようにするため、図８に示すように、負荷短絡電流を制限する対象である主ＦＥＴ３１に、負荷短絡時に主ＦＥＴ３１を流れる飽和電流を所定の電流値以下に制限する過電流制限手段３２を付加した構成とし、この過電流制限手段３２により負荷短絡電流を適切な値に制限している。このようにすれば、主ＦＥＴ３１のオン抵抗と負荷短絡耐量の工学的トレードオフを改善することができる。
過電流制限手段３２は、電流検出用トランジスタ３３と電流検出用抵抗３４とゲート電圧制御用ＦＥＴ３５とダイオード３６を備えている。電流検出用トランジスタ３３のドレイン端子は、主ＦＥＴ３１のドレイン端子に接続されている。電流検出用トランジスタ３３のソース端子は、電流検出用抵抗３４の一端とゲート電圧制御用ＦＥＴ３５のゲート端子に接続されている。電流検出用抵抗３４の他端は、ゲート電圧制御用ＦＥＴ３５のソース端子とともに主ＦＥＴ３１のソース端子に接続されている。
ゲート電圧制御用ＦＥＴ３５のドレイン端子は、ダイオード３６のアノード端子に接続されている。ダイオード３６のカソード端子は、主ＦＥＴ３１のゲート端子と電流検出用トランジスタ３３のゲート端子に接続されている。以上の構成において、電流検出用トランジスタ３３の電流が大きくなるのに伴って、電流検出用抵抗３４の電圧降下が大きくなる。そして、ゲート電圧制御用ＦＥＴ３５のゲート電圧がしきい値を超えると、主ＦＥＴ３１と電流検出用トランジスタ３３のゲート電圧が減少して、主電流が制限される。
電流検出用トランジスタ３３は、主ＦＥＴ３１とともに同一の半導体基板上に形成されている。過電流制限手段３２の、電流検出用トランジスタ３３を除くその他の素子、すなわち電流検出用抵抗３４、ゲート電圧制御用ＦＥＴ３５およびダイオード３６は、主ＦＥＴ３１および電流検出用トランジスタ３３が形成されている半導体基板よりも熱伝導率が悪い材料により、主ＦＥＴ３１および電流検出用トランジスタ３３から物理的に分離された領域に形成されているのが望ましい。
その理由は、第１に、ワイドバンドギャップ半導体は２００℃程度の高温動作を容易に実現できるので、電流検出用トランジスタ３３と主ＦＥＴ３１が同一半導体基板上で同じ温度で動作するようにした方が、主ＦＥＴ３１と電流検出用トランジスタ３３の温度特性の差を最小限にすることができ、電流検出精度を向上させることができるからである。第２に、過電流制限手段３２の、電流検出用トランジスタ３３を除くその他の素子については、温度が大幅に変化することは、電流検出精度にとって好ましくないからである。
第３に、過電流制限手段３２の、電流検出用トランジスタ３３を除くその他の素子については、ワイドバンドギャップ半導体で構成するよりも、安価で高精度なＳｉを用いて構成する方が、製造上都合がよいからである。Ｓｉを用いる場合には、その動作温度範囲の上限が１５０℃程度に制限されるが、この点においても、電流検出用トランジスタ３３を除くその他の素子が、主ＦＥＴ３１および電流検出用トランジスタ３３の動作温度の影響を受けない領域に形成されているのは、都合がよい。
以上説明したように、実施の形態によれば、半導体素子部１０の表側の面に接するソース電極２１が５０μｍ以上の厚さを有することによって、素子表面側の放熱効果が向上し、ソース電極２１の、半導体素子部１０に接するＡｌの部分の温度がＡｌの融点よりも低くなるので、そのＡｌが溶融するのを防ぐことができる。また、過電流制限手段３２が負荷短絡時に流れるドレイン飽和電流Ｊｄ（ｓａｔ）を抑えることによって、短絡エネルギーを適切に制限することができるので、必要な負荷短絡耐量を確保できるとともに、ソース電極２１のＡｌの部分が溶融するのを防ぐことができる。
従って、ワイドバンドギャップ半導体を用いて、信頼性の高い金属電極を有するパワーＭＯＳＦＥＴが得られ、また、十分な負荷短絡耐量を有するパワーＭＯＳＦＥＴが得られる。この実施の形態のパワーＭＯＳＦＥＴは、図１に示すインバータ回路のスイッチング素子に適している。なお、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴなどの絶縁ゲート構造を有するパワー半導体装置に適用可能である。
以上のように、本発明にかかる半導体装置は、パワースイッチング用ＦＥＴに有用であり、特に、インバータ回路などのパワースイッチング素子に適している。
インバータの構成を示す回路図である。 本発明にかかる半導体装置の構成の一例を示す断面図である。 本発明にかかる半導体装置の構成の一例を示す断面図である。 従来の半導体装置の構成を示す断面図である。 冷却効果のシミュレーション結果を示す図である。 冷却効果のシミュレーション結果を示す図である。 短絡エネルギーと温度上昇との関係を示す特性図である。 本発明にかかる半導体装置を構成する過電流制限手段の一例を示す回路図である。
符号の説明
１０ 半導体素子部
２１ 金属電極
３１ 電界効果トランジスタ
３２ 過電流制限手段
３３ 電流検出用トランジスタ

Claims (8)

  1. シリコンよりもバンドギャップが広い半導体材料でできている半導体素子部の表側の面に、少なくとも前記半導体素子部の表側の面と接触する部分がアルミニウムまたはアルミニウム合金でできており、かつ厚さが５０μｍ以上である金属電極が接触した構成のパワースイッチング用ｎチャンネル電界効果トランジスタと、
    負荷短絡時に前記電界効果トランジスタを流れる飽和電流を所定の電流値以下に制限する過電流制限手段と、
    を備えることを特徴とする半導体装置。
  2. 前記過電流制限手段は、前記電界効果トランジスタのソース−ドレイン間絶対最大定格電圧Ｖｂに対して、ソース−ドレイン間の電源電圧Ｖｄｓ（ｍａｘ）が（２／３）Ｖｂであり、ゲート−ソース間電圧Ｖｇｓが定常オン状態のゲート電圧であるとき、ドレイン飽和電流Ｊｄ（ｓａｔ）が１．５×１０6／Ｖｂよりも小さくなるように制限することを特徴とする請求項１に記載の半導体装置。
  3. 前記過電流制限手段は、前記電界効果トランジスタと同一の半導体基板上に形成され、かつ前記電界効果トランジスタと並列に接続された電流検出用トランジスタを有し、該電流検出用トランジスタを流れる電流が大きくなると前記電界効果トランジスタのゲート電圧を低くすることにより、前記電界効果トランジスタの発生損失を、前記ドレイン飽和電流Ｊｄ（ｓａｔ）が１．５×１０6／Ｖｄｓ（ｍａｘ）よりも小さくなるように抑制することを特徴とする請求項２に記載の半導体装置。
  4. 前記過電流制限手段は、前記電流検出用トランジスタを除いて、前記半導体基板よりも熱伝導率が悪い材料により前記電界効果トランジスタから物理的に分離されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記半導体素子部は、ＳｉＣ、ＧａＮ、ＡｌＧａＮ、ＺｎＯおよびダイアモンドのいずれか一つ、または二つ以上の組み合わせでできていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  6. 前記金属電極は、Ａｌ、Ｔｉ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、ＷおよびＭｏのいずれか一つ、または二つ以上の組み合わせよりなる積層構造もしくは合金でできていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  7. 電界効果トランジスタと、
    負荷短絡時に前記電界効果トランジスタを流れる飽和電流を制限する過電流制限手段と、を備え、
    前記過電流制限手段は、前記電界効果トランジスタのソース−ドレイン間絶対最大定格電圧Ｖｂに対して、ソース−ドレイン間の電源電圧Ｖｄｓ（ｍａｘ）が（２／３）Ｖｂであり、ゲート−ソース間電圧Ｖｇｓが定常オン状態のゲート電圧であるとき、ドレイン飽和電流Ｊｄ（ｓａｔ）が３．６×１０5／Ｖｂ以上で、かつ１．５×１０6／Ｖｂよりも小さくなるように制限することを特徴とする半導体装置。
  8. 前記過電流制限手段は、前記電界効果トランジスタと同一の半導体基板上に形成され、かつ前記電界効果トランジスタと並列に接続された電流検出用トランジスタを有し、該電流検出用トランジスタを流れる電流が大きくなると前記電界効果トランジスタのゲート電圧を低くすることにより、前記電界効果トランジスタの発生損失を、前記ドレイン飽和電流Ｊｄ（ｓａｔ）が１．５×１０6／Ｖｄｓ（ｍａｘ）よりも小さくなるように抑制することを特徴とする請求項７に記載の半導体装置。
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