JP6201422B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関するものである。

従来から、高周波デバイス用半導体素子には、半導体材料として窒化物系化合物半導体、たとえば窒化ガリウム（ＧａＮ）系化合物半導体が用いられている（以下、ＧａＮ系半導体素子とする）。ＧａＮ系半導体素子では、半導体基板の表面に、例えば有機金属化学気相蒸着（ＭＯＣＶＤ：Ｍｅｔａｌ−Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成されたバッファ層やＧａＮドープ層が設けられている。最近では、高周波用途に加え、電力用のパワーデバイスにも適用可能であるという認識から、高耐圧、大電流を扱うデバイスの検討も行われている。

ＧａＮ系半導体素子の一種に高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）がある。ＨＥＭＴは、たとえばＧａＮ層と窒化アルミニウムガリウム（ＡｌＧａＮ）層とが積層した構成を有する。ＧａＮ層のＡｌＧａＮ層との界面には、２次元電子ガス（２ＤＥＧ：Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）が発生する。この２ＤＥＧは、ＡｌＧａＮ層のＡｌ組成比と層厚とを調整することによってそのキャリア濃度を制御することができる。ＨＥＭＴでは、２ＤＥＧ層が電流を流す経路となる。そして、ＨＥＭＴでは、ＡｌＧａＮ層の表面の一部に、ＡｌＧａＮ層に対してショットキー特性を有するゲート電極が配置されており、ゲート電圧の制御によって２ＤＥＧ層からなる経路のオンオフを行う。ＨＥＭＴにおいて、ゲート電圧が０Ｖのときに、ソース−ドレイン間が導通するタイプをノーマリオン型と呼ぶ。一方、ゲート電圧が０Ｖのときには、ソース−ドレイン間が非導通であり、ゲート電圧を正電圧にしたときに導通するタイプをノーマリオフ型と呼ぶ。以下、ＧａＮ系化合物半導体からなるＨＥＭＴ等をＧａＮ−ＨＥＭＴ等と呼ぶ。

応用回路で用いる素子には、応用回路の安全動作の観点からは、ノーマリオフ型であることが望まれる場合がある。ＨＥＭＴをノーマリオフ型にするために、ゲート電極直下にフッ素等のイオンを注入したりプラズマ照射をしたりして部分的に２ＤＥＧ層を無くしたり、エッチング等によってゲート電極直下のＡｌＧａＮ層の厚さが部分的に薄くなるようにしたりする技術がある。また、ゲートリークを防止するために、ゲート電極下に絶縁膜をつける場合もある。ノーマリオフ型のＨＥＭＴでは、ゲートがオフ状態のときには、ソース−ドレイン間に電圧が印加されると、ゲート端から２ＤＥＧ層が空乏化して高耐圧を維持することが可能である。したがって、ＨＥＭＴは、大電力用の、高耐圧の半導体素子として機能するので、近年、高周波で高効率の電力用半導体素子としてさかんに開発が進んでいる。また、２ＤＥＧ層を導通層として用いた、高耐圧ショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）も同様に開発されている。

電力用半導体素子として使用するためには、上記のような高速で動作し、導通抵抗が低いということは大きなメリットである。その一方で、電力用半導体素子には、さまざまな負荷が加わっても破壊しないという高い信頼性が要求されている。半導体素子の基本的な特性にアバランシェ耐量（アバランシェ耐圧）がある。アバランシェ耐量とは、素子にアバランシェ耐量以上の電圧が印加されてソース−ドレイン間がアバランシェ降伏によってブレークダウンしても、所定の電流までは壊れない、という耐量を示すものである。たとえば非特許文献１では、ＧａＮ−ＨＥＭＴを用いて、ＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ ｌｉｎｅ ｐｕｌｓｅｒ）測定と呼ばれる、短時間の電圧ストレスを印加したときの電流電圧特性を調べている。このとき、ＧａＮ−ＨＥＭＴは、ある電圧で急激に負性抵抗が発生し、その後アバランシェ破壊せずに破壊に至っており、アバランシェ耐量が低いと考えられる。

ＧａＮ−ＨＥＭＴのほかの課題として、コラプスと呼ばれる現象があげられる。コラプスとは、素子に高電圧を印加すると、順方向抵抗が初期値よりも、たとえば数倍程度にまで上昇してしまう現象である。コラプスが生じると、素子における電力損失が増加してしまう。

J. Kuzmik et al., "Electrostatic discharge effects in AlGaN/GaN high-electron-mobility transistors", Applied Physics Letters, Vol.83, No.22, 2003, pp. 4655-4657.

本発明は、上記に鑑みてなされたものであって、高い破壊耐量を有する半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明に係る半導体装置は、窒化物系化合物半導体で構成されたノーマリオン型のトランジスタである第１素子と、前記第１素子に直列に接続し、前記第１素子よりもソース−ドレイン間の耐圧が低いトランジスタである第２素子と、前記第１素子または前記第２素子のゲートと前記第１素子のドレインとの間に、前記ドレイン側にカソードが接続するように接続した、所定のアバランシェ耐圧を有する第１ダイオードと、前記第１ダイオードが接続された前記ゲートに接続された第１抵抗と、を備え、前記第１ダイオードのアバランシェ耐圧は、前記第１素子の破壊電圧より低いことを特徴とする。

本発明によれば、高い破壊耐量を有する半導体装置を実現できるという効果を奏する。

図１は、実施の形態１に係る半導体装置の回路構成図である。 図２は、図１に示す半導体装置を構成する第１素子であるＨＥＭＴの模式的な断面図である。 図３は、図１に示す半導体装置の特性を説明する図である。 図４は、実施の形態２に係る半導体装置の回路構成図である。 図５は、実施の形態３に係る半導体装置の回路構成図である。 図６は、チップ上にダイオードを形成する場合の構成図である。 図７は、図６のＡ−Ａ線断面図である。 図８は、実施の形態４に係る半導体装置の回路構成図である。 図９は、ストレス電圧とコラプスとの関係を示す図である。

以下に、図面を参照して本発明に係る半導体装置の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。

非特許文献１では、ＧａＮ−ＨＥＭＴの特性を開示している。本発明者らが、非特許文献１と同様のＴＬＰ測定を、ＧａＮ−ＳＢＤに対して行ったところ、非特許文献１の場合と同様に、急激な負性抵抗特性が確認され、アバランシェ破壊せずにほぼ瞬時破壊した。

大電流素子はデバイスサイズが比較的大きいため、このような負性抵抗特性があると、全体の大きさに対してごくわずかの領域に膨大な電流が集中して瞬時破壊してしまう。たとえば、素子には静電気（ＥＳＤ：ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）耐量として短時間に素子に過電圧が印加されても壊れないことが要求されるが、アバランシェ耐量が低い上記の特性では十分なＥＳＤ耐量を確保することは困難である。

図９は、ＧａＮ−ＨＥＭＴにおけるストレス電圧とコラプスとの関係を示す図である。横軸はソース−ドレイン間のストレス電圧、縦軸はコラプスの程度を示している。ここで、コラプスの程度は、たとえば順方向抵抗の初期値に対する、コラプスによって増加した順方向抵抗の比で表される。

図９に示すように、ストレス電圧が増加すると或る電圧Ｖ１でコラプスが急激に増大する。このような電圧Ｖ１をコラプス増大電圧という。また、ストレス電圧がさらに増加すると破壊電圧Ｖ２で素子は破壊する。ＧａＮ−ＨＥＭＴでは、サージや静電気でコラプス増大電圧Ｖ１より高い過電圧が掛ると、コラプスが急激に増大し、さらに高い過電圧が掛ると、アバランシェ破壊せずに破壊電圧Ｖ２で瞬時破壊する。

これに対して、以下に説明する実施の形態に係る半導体装置は、コラプスによる抵抗の増大を抑制できるとともに高い破壊耐量を有するので、信頼性の高い半導体装置となる。

（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の回路構成図である。図１に示すように、半導体装置１００は、第１素子１と、第２素子２と、第１ダイオード３と、第１抵抗４と、保護用ダイオード５と、ソース端子Ｓと、ゲート端子Ｇと、ドレイン端子Ｄとを備えている。

第１素子１は、窒化物系化合物半導体で構成されたノーマリオン型のＨＥＭＴであり、ソース電極１ａ、ゲート電極１ｂ、およびドレイン電極１ｃを備えている。図２は、第１素子１であるＨＥＭＴの模式的な断面図である。図２に示すように、第１素子１は、たとえばシリコンからなる基板１ｄ上に、窒化物系化合物半導体で構成されたバッファ層１ｅ、電子走行層としてのＧａＮ層１ｆ、電子供給層としての、ＧａＮよりもバンドギャップが広いＡｌＧａＮ層１ｇとが順次積層した構成を有している。ＡｌＧａＮ層１ｇ上には、ＡｌＧａＮ層１ｇとショットキー接触するゲート電極１ｂと、ＡｌＧａＮ層１ｇとオーミック接触するソース電極１ａ、ドレイン電極１ｃとが形成されている。ソース電極１ａとドレイン電極１ｃとはゲート電極１ｂを挟むように配置されている。ソース電極１ａ、ゲート電極１ｂ、およびドレイン電極１ｃが形成されていないＡｌＧａＮ層１ｇの表面の領域は、たとえばＳｉＮからなるパッシベーション膜１ｈで保護されている。

ＧａＮ層１ｆのＡｌＧａＮ層１ｇとの界面には２ＤＥＧ層１ｆａが形成されている。これによって、第１素子１であるＨＥＭＴはノーマリオン型のＨＥＭＴとして動作する。ここで、第１素子１は、ソース−ドレイン間の耐圧がたとえば２００Ｖ以上の高耐圧の素子である。

第２素子２は、たとえばシリコン系半導体材料からなるＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタであって、ソース電極２ａ、ゲート電極２ｂ、およびドレイン電極２ｃを備えている。第２素子２は、ソース−ドレイン間の耐圧がたとえば５０Ｖ以下であり、第１素子１よりも耐圧が低い低耐圧の素子である。ドレイン電極２ｃが第１素子１のソース電極１ａに接続している。すなわち、第１素子１と第２素子２とは直列に接続している。

第１ダイオード３は、アノード電極３ａとカソード電極３ｂとを備えており、第１素子１のゲート電極１ｂとドレイン電極１ｃとの間に、ドレイン電極１ｃ側にカソード電極３ｂが接続するように接続している。第１ダイオード３は、たとえば６００Ｖ程度の所定のアバランシェ耐圧を有するものである。第１ダイオード３はＰＮ接合ダイオードやショットキーダイオードであるが、特に限定はされない。

ゲート抵抗である第１抵抗４は、第１ダイオード３が接続されたゲート電極である第１素子１のゲート電極１ｂと、第２素子２のソース電極２ａとの間に接続している。このように、この半導体装置１００は、第１素子１と第２素子２とが直列接続され、かつ第１素子１のゲート電極１ｂと第２素子２のソース電極２ａとが接続しているカスコード接続の構成を含んでいる。

保護用ダイオード５は、アノード電極５ａとカソード電極５ｂとを備えており、第１素子のゲート電極１ｂとソース電極１ａとの間に、ソース電極１ａ側にカソード電極５ｂが接続するように接続している。

ソース端子Ｓは第２素子２のソース電極２ａに接続し、ゲート端子Ｇは第２素子２のゲート電極２ｂに接続し、ドレイン端子Ｄは第１素子１のドレイン電極１ｃに接続している。ソース端子Ｓ、ゲート端子Ｇ、およびドレイン端子Ｄはこの半導体装置１００全体の端子として外部に接続する。たとえば、ゲート端子Ｇは外部のゲート駆動回路に接続する。

この半導体装置１００の動作を説明する。まず、ソース端子Ｓ−ドレイン端子Ｄ間に順電圧を印加する場合について説明する。ゲート端子Ｇにゲート電圧を印加しない状態では、第２素子２はオフ状態であるから、ソース端子Ｓ−ドレイン端子Ｄ間に電流が流れず、この半導体装置１００はオフ状態である。つぎに、ゲート端子Ｇにしきい値以上のゲート電圧を印加すると、第２素子２がオン状態となり、ソース端子Ｓ−ドレイン端子Ｄ間に電流が流れる。このように、この半導体装置１００はノーマリオフ型のＦＥＴとして動作する。

つぎに、半導体装置１００のソース端子Ｓ−ドレイン端子Ｄ間に逆電圧を印加する場合について説明する。逆電圧を高めていくと、第１ダイオード３のアノード電極３ａ−カソード電極３ｂ間にも逆電圧が掛る。その後、第１ダイオード３のアノード−カソード間電圧がアバランシェ耐圧を越えると、第１ダイオード３がブレークダウンしてカソード電極３ｂからアノード電極３ａへアバランシェ電流が流れる。このアバランシェ電流はゲート抵抗である第１抵抗４にも流れる。すると、第１抵抗４によって電圧降下が発生し、第１素子１のゲート電極１ｂにゲート電圧が掛かる。ゲート電圧がしきい値以上になると第１素子１がオン状態となる。このとき、保護用ダイオード５がゲート電極１ｂとソース電極１ａとの間に接続しているので、ゲート電極１ｂに順電流が流れないようになっている。

このように第１素子１がオン状態となると、第２素子２のソース−ドレイン間に掛る逆電圧が高まり、第２素子２のソース−ドレイン間がブレークダウンしてソース−ドレイン間に電流が流れる。その結果、第１素子１のソース−ドレイン間にはそれ以上の逆電圧が掛らなくなる。

ここで、この半導体装置１００では、第１ダイオード３のアバランシェ耐圧が、第１素子１の破壊電圧よりも低く、かつコラプス増大電圧よりも低く設定されている。その結果、半導体装置１００に逆電圧を印加しても、第１素子１にコラプス増大電圧よりも高い電圧が掛る前に第１ダイオード３がブレークダウンし、さらに第２素子２がブレークダウンして、第１素子１のソース−ドレイン間にはコラプス増大電圧よりも高い逆電圧が掛らなくなる。

図３は、半導体装置１００の特性を説明する図である。横軸はドレイン電圧を示し、縦軸はドレイン電流を示している。領域Ｓは第１素子１のコラプスが増大する領域を示している。ＶＢ１は第１素子１の破壊電圧、ＶＢ２は第１ダイオード３のアバランシェ耐圧、ＶＢ３は第１素子のコラプス増大電圧をそれぞれ示している。

仮に、第１ダイオード３が無い場合には、半導体装置１００のソース端子Ｓ−ドレイン端子Ｄ間に逆電圧を印加すると、ドレイン電圧は第１素子１のコラプス増大電圧に到達し、第１素子１のコラプスが急激に増大する。さらにドレイン電圧が増加して第１素子１の破壊電圧に到達すると、第１素子１が破壊してしまう。

しかしながら、本実施の形態１に掛る半導体装置１００では、ドレイン電圧が第１素子１のコラプス増大電圧に到達する前に第１ダイオード３がブレークダウンして、ドレイン電圧がそれ以上増加することが抑制される。したがって、仮に静電気などによりサージ電圧が半導体装置１００に掛ったとしても、第１素子１のコラプスの増大、さらには破壊が防止される。その結果、半導体装置１００は高い破壊耐量を有する装置となる。

（実施の形態２）
図４は、本発明の実施の形態２に係る半導体装置の回路構成図である。図４に示すように、半導体装置２００は、図１に示す半導体装置１００の構成に、さらに第２抵抗６と、第２ダイオード７と、保護用ダイオード８,９,１０とを追加した構成を有する。

第２抵抗６は、第２素子２のゲート電極２ｂと、半導体装置２００のゲート端子Ｇとに接続している。第２ダイオード７は、アノード電極７ａとカソード電極７ｂとを備えている。第２ダイオード７は、第２素子２のゲート電極２ｂとドレイン電極２ｃとの間に、ドレイン電極２ｃ側にカソード電極７ｂが接続するように接続している。第２ダイオード７は、所定のアバランシェ耐圧を有するものである。第２ダイオード７はＰＮ接合ダイオードやショットキーダイオードであるが、特に限定はされない。

保護用ダイオード８,９,１０は、それぞれ、アノード電極８ａ,９ａ,１０ａとカソード電極８ｂ,９ｂ,１０ｂとを備えている。保護ダイオード８は、第２素子２のゲート電極２ｂと第１ダイオード７との間に、アノード電極７ａ側にアノード電極８ａが接続するように接続している。保護ダイオード９は、第２素子２のゲート電極２ｂとソース電極２ａとの間に、ソース電極２ａ側にカソード電極９ｂが接続するように接続している。保護ダイオード１０は、第２素子２のゲート電極２ｂと保護ダイオード９との間に、アノード電極９ａ側にアノード電極１０ａが接続するように接続している。

この半導体装置２００のソース端子Ｓ−ドレイン端子Ｄ間に逆電圧を印加すると、第１ダイオード３のアノード−カソード間電圧がアバランシェ耐圧を越えたときに、第１ダイオード３がブレークダウンしてカソード電極３ｂからアノード電極３ａへアバランシェ電流が流れ、その後、第１抵抗４によって第１素子１のゲート電極１ｂにゲート電圧が掛って第１素子１がオン状態となる点は、半導体装置１００の場合と同様である。

半導体装置２００の場合は、第１素子１がオン状態となると、第２ダイオード７のアノード電極７ａ−カソード電極７ｂ間に逆電圧が掛る。その後、第２ダイオード７のアノード−カソード間電圧がアバランシェ耐圧を越えると、第２ダイオード７がブレークダウンして、カソード電極７ｂからアノード電極７ａへアバランシェ電流が流れる。このアバランシェ電流は第２素子２のゲート抵抗である第２抵抗６にも流れる。すると、第２抵抗６によって第２素子２のゲート電極２ｂにゲート電圧が掛って第２素子２がオン状態となる。これによって第１素子１のソース電位がゲート電位と近づいて第１素子１もオン状態となって電流が流れる。その結果、第１素子１のソース−ドレイン間にはそれ以上の逆電圧が掛らなくなる。なお、保護用ダイオード９は、第２素子２のゲート電圧がソース電圧に対して正電圧になった場合に、ゲート電流が流れないように機能する。保護用ダイオード８、１０はそれぞれ第２ダイオード７、保護用ダイオード９の保護用ダイオードである。

本実施の形態２に係る半導体装置２００では、半導体装置１００と同様に、ドレイン電圧が第１素子１のコラプス増大電圧に到達する前に第１ダイオード３がブレークダウンしてドレイン電圧のそれ以上の増加が抑制される。したがって、仮に静電気などによりサージ電圧が半導体装置２００に掛ったとしても、第１素子１のコラプスの増大、さらには破壊が防止される。その結果、半導体装置２００は高い破壊耐量を有する装置となる。

さらに、上述したように、半導体装置１００では第２素子２のソース−ドレイン間がブレークダウンしてソース−ドレイン間に電流が流れる。これに対して、半導体装置２００では第２素子２がオン状態となってソース−ドレイン間に電流が流れるので、より大きな電流を流すことができる。なお、上記動作の実現のために、第２ダイオード７のアバランシェ耐圧は、第２素子２のソース−ドレイン間のアバランシェ耐圧より低くなっている。たとえば、第２素子２のソース−ドレイン間耐圧が３０Ｖである場合、第２ダイオード７のアバランシェ耐圧は３０Ｖより低い。

（実施の形態３）
図５は、本発明の実施の形態３に係る半導体装置の回路構成図である。図５に示すように、半導体装置３００は、図１に示す半導体装置１００の構成において、第１ダイオード３および第１抵抗４の接続位置を変更し、保護用ダイオード５を削除し、さらに第３抵抗１２と、保護用ダイオード９,１０,１１とを追加した構成を有する。

第１ダイオード３は、第２素子２のゲート電極２ｂと第１素子１のドレイン電極１ｃとの間に、ドレイン電極１ｃ側にカソード電極３ｂが接続するように接続している。また、第１抵抗４は、第２素子２のゲート電極２ｂと、半導体装置２００のゲート端子Ｇとに接続している。

第３抵抗１２は、第１素子１のゲート電極１ｂと第２素子２のソース電極２ａとの間に接続しており、カスコード接続における第１素子１に対するゲート抵抗として機能する。保護用ダイオード１１は、アノード電極１１ａとカソード電極１１ｂとを備えており、第２素子２のゲート電極２ｂと第１ダイオード３との間に、アノード電極３ａ側にアノード電極１１ａが接続するように接続している。保護ダイオード９,１０は、図４に示す半導体装置２００における保護ダイオード９,１０と同様の位置に接続されている。

この半導体装置３００のソース端子Ｓ−ドレイン端子Ｄ間に逆電圧を印加すると、第１ダイオード３のアノード−カソード間電圧がアバランシェ耐圧を越えたときに、第１ダイオード３がブレークダウンしてカソード電極３ｂからアノード電極３ａへアバランシェ電流が流れる。その後、第１抵抗４によって第２素子２のゲート電極２ｂにゲート電圧が掛って第２素子２がオン状態となる。その結果、第１素子１のソース−ドレイン間にはそれ以上の逆電圧が掛らなくなる。なお、保護用ダイオード９は、第２素子２のゲート電圧がソース電圧に対して正電圧になった場合にゲート電流が流れないように機能する。保護用ダイオード１１、１０はそれぞれ第１ダイオード３、保護用ダイオード９の保護用ダイオードである。

本実施の形態３に係る半導体装置３００では、ドレイン電圧が第１素子１のコラプス増大電圧に到達する前に、第１ダイオード３がブレークダウンしてドレイン電圧がそれ以上増加することが抑制される。したがって、仮に静電気などによりサージ電圧が半導体装置３００に掛ったとしても、第１素子１のコラプスの増大、さらには破壊が防止される。その結果、半導体装置３００は高い破壊耐量を有する装置となる。

上述した実施の形態３に係る半導体装置３００では、第１ダイオード３に過大な負荷をかけない、または第１ダイオード３を小型化するためには、できるだけゲート抵抗である第１抵抗４の抵抗値を大きくすることが好ましい。たとえば、第１ダイオード３に流れるアバランシェ電流を１００ｍＡに設定する場合、これによって第２素子２をオン状態にするように第１抵抗４の抵抗値を設定する必要がある。たとえば、１００ｍＡのアバランシェ電流による第１抵抗４の電圧降下を１０Ｖ以上にするためには、第１抵抗４の抵抗値を１００Ω以上にする。

一方、半導体装置３００のスイッチング速度の高速化のためには、寄生容量による寄生効果の低減のために、第１抵抗４の抵抗値を小さくすることが好ましい。たとえば、第１抵抗４の抵抗値が１０Ωのときに、第１抵抗４の電圧降下を１０Ｖ以上にするためには、第１ダイオード３に流れるアバランシェ電流を１Ａ以上とする。

このように、第１抵抗４の抵抗値が大きいとゲート信号の速度が低下するが、その速度低下により遅延した信号は第２素子２によって増幅されるため、第１素子１のスイッチング動作への影響は最小限となる。すなわち、実施の形態３に係る半導体装置３００の構成における全体としてのスイッチング動作の速度を決める抵抗値は第１抵抗４と第３抵抗１２とによって決まるようになる。そのため、第１抵抗４の抵抗値を大きくしても、第３抵抗１２の抵抗値を小さくすることで、半導体装置３００の全体としてのスイッチング速度の低下を抑えることができる。

なお、実施の形態１に係る半導体装置１００の場合、ゲート駆動回路に接続する側のゲート端子Ｇと第２素子２のゲート電極２ｂとの間にゲート抵抗を挿入しない構成である。このため、ゲート駆動回路側からすると、半導体装置１００を駆動する場合は、単体のＨＥＭＴを駆動する場合と比較して、駆動する素子がＨＥＭＴからＭＯＳＦＥＴである第２素子２に変わったことでノーマリオフ動作となる以外の特段の変化はない。したがって、半導体装置１００は、高速動作により適するものである。

半導体装置１００の実際の駆動状況においては、ＨＥＭＴである第１素子１のゲート電極１ｂに接続された第１抵抗４が、装置のスイッチング速度に影響を与える。しかし、もともと第１素子１のゲート電位はソース電位と等しくなっていることから、半導体装置１００のスイッチング動作時の電圧変化は第１素子１のソース電位の電位変化によって行われる。ソース電位の変化に伴う電流の充放電は第１素子１のチャネルや第２素子２を通じて行われるので、第１抵抗４の抵抗値が半導体装置１００のスイッチング特性に直接影響を及ぼしにくいという状況になっている。このように、ＭＯＳＦＥＴとＨＥＭＴとのカスコード接続においてのスイッチング速度は、ＭＯＳＦＥＴのゲート抵抗とＨＥＭＴのゲート抵抗とによって制御されるものの、ＨＥＭＴのゲート抵抗に全面的には依存しない。

また、実施の形態２に係る半導体装置２００の場合、第２ダイオード７は低耐圧のダイオードで良いことから、アバランシェ電流を大きくすることが可能である。その結果、第２抵抗６の抵抗値を小さくすることができるので、高速動作に適するものである。たとえば、第１ダイオード３のアバランシェ耐圧が６００Ｖであり、第２素子２のソース−ドレイン間耐圧が３０Ｖである場合、第２ダイオード７のアバランシェ耐圧は３０Ｖ程度より小さくてよい。したがって、実施の形態３の構成のように、第２素子２のゲート電極２ｂと第１素子１のドレイン電極１ｃとの間に第１ダイオード３が挿入される構成と比較して、第２ダイオード７のアバランシェ耐圧は２０分の１より小さい値でよいことになる。このことは、同じサイズのダイオードを使用すると、第１ダイオード３を使用する場合に比べて約２０倍より大きい電流が流せる。その結果として、ゲート抵抗を約２０分の１だけ小さく設定することが可能となり、実質的にゲート抵抗を大幅に低抵抗化できて、高速スイッチングが可能となる。ゆえに、ゲート抵抗によるスイッチング速度の制御範囲が大幅に広がる。

ところで、上述した第１ダイオード３や第２ダイオード７は、第１素子１や第２素子２とは別のチップで構成してもよいが、第１素子１や第２素子２を含むチップ上にモノリシックに形成してもよい。この場合、各ダイオードはチップ上にたとえばポリシリコンで形成される。

図６は、チップ上にダイオードを形成する場合の構成図である。図７は、図６のＡ−Ａ線断面図である。図６に示すチップ１０００は、第１素子１または第２素子２が形成される活性部１００１と、活性部１００１に形成された素子のソース電極、ゲート電極、ドレイン電極にそれぞれ接続されるソースパッド１００２、ゲートパッド１００３、ドレインパッド１００４と、を備えている。

さらに、図７に示すように、チップ１０００は、素子がその上部に形成される基板１００５と、基板１００５上に形成された、素子が形成される窒化物系化合物半導体層１００６と、窒化物系化合物半導体層１００６上に形成された絶縁膜１００７と、を備えている。

ここで、図６、７に示すように、第１ダイオード３または第２ダイオード７であるＰＮ接合ダイオード３Ａは、チップ１０００の絶縁膜１００７上に、ゲートパッド１００３とドレインパッド１００４とを接続するようにモノリシックに形成されている。このＰＮ接合ダイオード３Ａは、ポリシリコンで形成された複数のＰＮ接合ダイオードが直列接続した構成を有する。このような構成の場合、電気的接続のためのワイヤボンディングが少なくなるため、パッド面積や組み立て工程が削減できるというメリットがある。

（実施の形態４）
図８は、本発明の実施の形態４に係る半導体装置の回路構成図である。図８に示すように、半導体装置４００は、図１に示す半導体装置１００の構成において、第２素子２を第２素子１３に置き換え、ソース端子Ｓ、ドレイン端子Ｄをそれぞれアノード端子Ａ、カソード端子Ｃに置き換え、ゲート端子Ｇを削除した構成を有する。

第２素子１３は、たとえばＰＮ接合型やＳＢＤ型のダイオードであって、アノード電極１３ａ、カソード電極１３ｂを備えている。第２素子１３は、アノード−カソード間の耐圧がたとえば５０Ｖ以下であり、第１素子１よりも耐圧が低い低耐圧の素子である。カソード電極１３ｂは、第１素子１のソース電極１ａおよび保護用ダイオード５のカソード電極５ｂに接続している。このように、第１素子１と第２素子１３とは直列に接続している。また、第１抵抗４は、第１ダイオード３が接続されたゲート電極である第１素子１のゲート電極１ｂと、第２素子１３のアノード電極１３ａとの間に接続している。アノード電極１３ａはさらにアノード端子Ａに接続している。カソード端子Ｃは第１素子１のドレイン電極１ｃに接続している。

このように、この半導体装置４００は、第１素子１と第２素子１３とが直列接続され、かつ第１素子１のゲート電極１ｂと第２素子１３のアノード電極１３ａとが接続しているカスコード接続の構成を含み、カスコードダイオードとして機能する。

半導体装置４００のアノード端子Ａ−カソード端子Ｃ間に逆電圧を印加したときに、第１ダイオード３のアノード−カソード間電圧がアバランシェ耐圧を越えると、第１ダイオード３がブレークダウンしてカソード電極３ｂからアノード電極３ａへアバランシェ電流が流れる。このアバランシェ電流はゲート抵抗である第１抵抗４にも流れる。すると、第１抵抗４によって電圧降下が発生し、第１素子１のゲート電極１ｂにゲート電圧が掛かる。ゲート電圧がしきい値以上になると第１素子１がオン状態となる。このとき、保護用ダイオード５がゲート電極１ｂとソース電極１ａとの間に接続しているので、ゲート電極１ｂに順電流が流れないようになっている。

このように第１素子１がオン状態となると、第２素子１３のアノード−カソード間に掛る逆電圧が高まり、第２素子１３のアノード−カソード間がブレークダウンして電流が流れる。その結果、第１素子１のソース−ドレイン間にはそれ以上の逆電圧が掛らなくなる。

この半導体装置４００では、第１ダイオード３のアバランシェ耐圧が、第１素子１の破壊電圧よりも低く、かつコラプス増大電圧よりも低く設定されている。その結果、半導体装置４００に逆電圧を印加しても、第１素子１にコラプス増大電圧よりも高い電圧が掛る前に第１ダイオード３がブレークダウンし、さらに第２素子１３がブレークダウンして、第１素子１のソース−ドレイン間にはコラプス増大電圧よりも高い逆電圧が掛らなくなる。したがって、仮に静電気などによりサージ電圧が半導体装置４００に掛ったとしても、第１素子１のコラプスの増大、さらには破壊が防止される。その結果、半導体装置４００は高い破壊耐量を有する装置となる。

なお、第２素子１３がＳＢＤ型であれば、オン抵抗が小さいので好ましい。一方、第２素子１３がＰＮ接合型であれば、リーク電流が小さいので好ましい。

以上のように、本発明にかかる半導体装置は、破壊耐量などの信頼性が強く要求されるインバータなどの電力変換装置や種々の産業用機械などの電源装置、エンジンの燃焼制御を行うイグナイタなど大きなサージの入りやすい回路などに使用されるパワー半導体装置に有用である。

なお、上記実施の形態では、第１ダイオードのアバランシェ耐圧は、第１素子のコラプス増大電圧より低いが、本発明はこれに限られず、第１ダイオードのアバランシェ耐圧が第１素子の破壊電圧より低ければ、高い破壊耐量を有する、信頼性の高い半導体装置となる。

また、上記実施の形態では、第１素子はＨＥＭＴであるが、第１素子はノーマリオン型のトランジスタであれば特に限定されず、たとえばＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）でもよい。

また、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。

１ 第１素子
１ａ,２ａ ソース電極
１ｂ,２ｂ ゲート電極
１ｃ,２ｃ ドレイン電極
１ｄ,１００５ 基板
１ｅ バッファ層
１ｆ ＧａＮ層
１ｆａ ２ＤＥＧ層
１ｇ ＡｌＧａＮ層
１ｈ パッシベーション膜
２,１３ 第２素子
３ 第１ダイオード
３ａ,５ａ,７ａ,８ａ,９ａ,１０ａ,１１ａ,１３ａ アノード電極
３ｂ,５ｂ,７ｂ,８ｂ,９ｂ,１０ｂ,１１ｂ,１３ｂ カソード電極
３Ａ ＰＮ接合ダイオード
４ 第１抵抗
５,８,９,１０,１１ 保護用ダイオード
６ 第２抵抗
７ 第２ダイオード
１２ 第３抵抗
１００,２００,３００,４００ 半導体装置
１０００ チップ
１００１ 活性部
１００２ ソースパッド
１００３ ゲートパッド
１００４ ドレインパッド
１００６ 窒化物系化合物半導体層
１００７ 絶縁膜
Ａ アノード端子
Ｃ カソード端子
Ｄ ドレイン端子
Ｇ ゲート端子
Ｓ ソース端子

Claims (8)

1. 窒化物系化合物半導体で構成されたノーマリオン型のトランジスタである第１素子と、
   前記第１素子のソースにドレインが直列に接続し、前記第１素子よりもソース−ドレイン間の耐圧が低いトランジスタである第２素子と、
   前記第１素子のゲートと前記第１素子のドレインとの間に、前記ゲート側にアノードが接続し前記ドレイン側にカソードが接続するように接続した、所定のアバランシェ耐圧を有する第１ダイオードと、
   前記第１素子のゲートと、前記第２素子のソースとに接続された第１抵抗と、
   前記第１素子のソースと前記第２素子のドレインとにカソードが接続し、前記第１ダイオードのアノードと前記第１抵抗とにアノードが接続している保護用ダイオードと、
   を備え、前記第１ダイオードのアバランシェ耐圧は、前記第１素子の破壊電圧より低い
   ことを特徴とする半導体装置。
2. 前記第２素子のゲートは、当該半導体装置の外部に接続するゲート端子に接続していることを特徴とする請求項１に記載の半導体装置。
3. 前記第２素子のゲートとドレインとの間に、前記ドレイン側にカソードが接続し前記ゲート側にアノードが接続するように接続した、所定のアバランシェ耐圧を有する第２ダイオードと、
   前記第２素子のゲートと、当該半導体装置の外部に接続するゲート端子とに接続している前記第２抵抗と、
   をさらに備えることを特徴とする請求項２に記載の半導体装置。
4. 前記第２ダイオードのアバランシェ耐圧は、前記第２素子のアバランシェ耐圧より低いことを特徴とする請求項３に記載の半導体装置。
5. 前記第２ダイオードは、前記第２素子を含むチップ上にモノリシックに形成されていることを特徴とする請求項３または４に記載の半導体装置。
6. 窒化物系化合物半導体で構成されたノーマリオン型のトランジスタである第１素子と、
   前記第１素子のソースにカソードが直列に接続し、前記第１素子よりもアノード−カソード間の耐圧が低いダイオードである第２素子と、
   前記第１素子のゲートと前記第１素子のドレインとの間に、前記ゲート側にアノードが接続し前記ドレイン側にカソードが接続するように接続した、所定のアバランシェ耐圧を有する第１ダイオードと、
   前記第１素子のゲートと前記第２素子のアノードとの間に接続された第１抵抗と、
   前記第１素子のソースと前記第２素子のカソードとにカソードが接続し、前記第１素子のゲートと前記第１ダイオードのアノードと前記第１抵抗とにアノードが接続している保護用ダイオードと、
   を備え、前記第１ダイオードのアバランシェ耐圧は、前記第１素子の破壊電圧より低い
   ことを特徴とする半導体装置。
7. 前記第１ダイオードのアバランシェ耐圧は、前記第１素子のコラプス増大電圧より低いことを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
8. 前記第１ダイオードは、前記第１素子を含むチップ上にモノリシックに形成されていることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。

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