JP2006261416A

JP2006261416A - 半導体キャパシタ

Info

Publication number: JP2006261416A
Application number: JP2005077278A
Authority: JP
Inventors: Yasuhiro Kitamura; 康宏北村
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2005-03-17
Filing date: 2005-03-17
Publication date: 2006-09-28

Abstract

【課題】絶縁膜の耐圧歩留まりの低下を防げ、また、絶縁膜の寿命の低下を防止できる半導体キャパシタを提供する。
【解決手段】半導体キャパシタ１において、トレンチ５の平面レイアウトを開放端が無い閉ループとなる環状の正方形とする。これにより、トレンチ５形成の際にトレンチ構造部への応力集中等が緩和され、半導体基板２に結晶欠陥が発生することが防止される。このため、半導体基板２の表面に形成される絶縁膜６の耐圧歩留まりの低下を防げ、また、絶縁膜６の寿命の低下を防止できる半導体キャパシタ１とすることが可能となる。
【選択図】図１

Description

本発明は、半導体基板にトレンチを形成すると共に、このトレンチ内を含むように絶縁膜を介して電極を形成することでキャパシタを構成してなる半導体キャパシタに関するものである。

従来より、半導体基板にトレンチを形成すると共に、このトレンチ内を含むように絶縁膜を介して電極を形成することでキャパシタを構成してなるトレンチ構造の半導体キャパシタが知られている（例えば、特許文献１参照）。図７は、従来のトレンチ構造の半導体キャパシタの平面レイアウトを示したものである。

図７（ａ）、（ｂ）で示されているように、半導体基板Ｊ１におけるアクティブ領域Ｊ２内に複数本のトレンチＪ３をストライプ状に形成したり、複数個の四角形状のトレンチＪ３をマトリクス状に形成している。そして、半導体基板Ｊ１のうちトレンチＪ３内を含むアクティブ領域Ｊ２全域を覆うように絶縁膜（図示せず）が形成され、かつ、この絶縁膜の表面に電極Ｊ４が形成されることで、トレンチ構造の半導体キャパシタが構成されている。

このように構成されたトレンチ構造の半導体キャパシタは、トレンチ内まで電極が入り込んだ構造となるため、プレーナ構造のキャパシタと比べて、トレンチの側壁分だけ単位面積あたりの容量値を大きくできるという長所を有している。
特開平２０００−２４２５３７号公報

しかしながら、上記のように、トレンチを形成する際のプロセス途中で、トレンチ構造部への応力集中等により、半導体基板に結晶欠陥が発生する場合がある。具体的には、結晶欠陥は、トレンチの開放端となっている位置に発生する傾向があり、図７（ａ）の場合には、各トレンチの先端位置において結晶欠陥が発生し易く、図７（ｂ）の場合には、各トレンチの角部において結晶欠陥が発生し易い。このような結晶欠陥が存在すると、半導体基板の表面に形成される絶縁膜の耐圧歩留まりが低下したり、絶縁膜の寿命が低下するという問題がある。

本発明は上記点に鑑みて、絶縁膜の耐圧歩留まりの低下を防げ、また、絶縁膜の寿命の低下を防止できる半導体キャパシタを提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体基板（２）のアクティブ領域（３）における表面にトレンチ（５）を形成すると共に、該トレンチ（５）を含む半導体基板の表面に絶縁膜（６）を形成し、かつ、該絶縁膜（６）の表面に電極（７）を形成することで、絶縁膜（６）の両側に位置する電極（７）と半導体基板（２）とによりキャパシタ（１）を構成してなるトレンチ構造の半導体キャパシタであって、トレンチ（５）の平面レイアウトは、閉ループとなる環状とされていることを特徴としている。

このように、トレンチ（５）の平面レイアウトを閉ループとなる環状とすることで、トレンチ（５）の形成の際にトレンチ構造部への応力集中等が緩和され、半導体基板（２）に結晶欠陥が発生することが防止される。このため、半導体基板（２）の表面に形成される絶縁膜（６）の耐圧歩留まりの低下を防げ、また、絶縁膜（６）の寿命の低下を防止できる半導体キャパシタとすることが可能となる。

例えば、請求項２に示されるように、トレンチの平面レイアウトとしては、環状の多角形、具体的には、請求項３に示されるような環状の正方形もしくは正八角形などが挙げられる。

請求項４に記載の発明では、半導体基板（２）は、埋め込み絶縁膜（２ｃ）を挟んで２つのシリコン基板（２ａ、２ｂ）が貼り合わされてなるＳＯＩ基板によって構成され、２つのシリコン基板（２ａ、２ｂ）のうちの１つを素子形成基板として、該素子形成基板に埋め込み絶縁膜（２ｃ）まで達するディープトレンチ（８）を形成し、このディープトレンチ（８）によってアクティブ領域（４）を囲むことで、アクティブ領域（４）が絶縁分離されていることを特徴としている。

このように、ＳＯＩ基板にディープトレンチ（８）を形成し、このディープトレンチ（８）によって半導体キャパシタが形成されるアクティブ領域（４）を他の領域から絶縁分離した構成とすれば、アクティブ領域（４）の電位を確実に固定することができ、半導体キャパシタの誤動作を防止することが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態が適用された半導体キャパシタ１の平面レイアウト図、図２は、半導体キャパシタ１の断面模式図である。以下、これらの図を参照して、本実施形態における半導体キャパシタ１の構成について説明する。

図１、図２に示されるように、例えばシリコン基板等、周知の半導体基板２に、ＬＯＣＯＳ酸化膜などの素子分離絶縁膜３によって他の領域と絶縁分離された形でアクティブ領域４が形成されている。このアクティブ領域４において、半導体基板２の表層部には複数個のトレンチ５が形成されている。

複数個のトレンチ５は、それぞれ平面形状が環状の正方形で構成されている。つまり、複数個のトレンチ５は、開放端が存在しない閉ループとなる環状の多角形で構成され、多角形の中は半導体基板２の表面がそのまま残された状態としている。これら各トレンチ５は、図２に示されるように、半導体基板２の所定深さの位置まで一様に形成され、その幅も一定幅とされている。

また、図２に示されるように、アクティブ領域４において、トレンチ５内を含む半導体基板２の表面には、酸化膜などの絶縁膜６が形成されている。この絶縁膜６は半導体キャパシタ１の容量に合せた膜厚で構成されている。

そして、このように構成された絶縁膜６の表面に金属もしくは不純物がドーピングされたＰｏｌｙ−Ｓｉ等によって電極７が形成されることで、半導体キャパシタ１が構成されている。このように構成された半導体キャパシタ１は、例えば半導体基板２がＧＮＤ電位に固定され、電極７が半導体キャパシタ１の備えられる電気回路の所望位置に接続されることで、電気回路中に組み込まれるようになっている。

なお、このような構造の半導体キャパシタ１は、従来の半導体キャパシタ１とほぼ同様の工程によって製造される。具体的には、従来に対して、トレンチ５を形成する際のマスク形状を変更するのみで、本実施形態の半導体キャパシタ１を製造することができる。

続いて、このような構造の半導体キャパシタ１により得られる効果について説明する。本実施形態の半導体キャパシタ１では、トレンチ５の平面レイアウトを開放端が無い閉ループとなる環状の正方形としている。このため、トレンチ５形成の際にトレンチ構造部への応力集中等が緩和され、半導体基板２に結晶欠陥が発生することが防止される。

このため、半導体基板２の表面に形成される絶縁膜６の耐圧歩留まりの低下を防げ、また、絶縁膜６の寿命の低下を防止できる半導体キャパシタ１とすることが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。図３は、本実施形態が適用された半導体キャパシタ１の平面レイアウト図である。以下、図３を用いて説明するが、本実施形態における半導体キャパシタ１の基本構造は、図１、図２に示す第１実施形態の半導体キャパシタ１と同様であるため、異なる部分についてのみ説明する。

この図に示されるように、本実施形態では、半導体キャパシタ１に備えられるトレンチ５が環状の正八角形で構成されるようにしている。このような構成としても、トレンチ５が閉ループとなっているため、第１実施形態と同様の効果を得ることができる。

そして、さらに、本実施形態の場合、トレンチ５が正八角形となっていることからトレンチ５を構成する各角部がすべて鈍角となる。このため、トレンチ５製造の際によりトレンチ構造部への応力集中等が緩和され、より効果的に第１実施形態で示した効果を得ることができる。

（第３実施形態）
本発明の第３実施形態について説明する。図４は、本実施形態が適用された半導体キャパシタ１の平面レイアウト図、図５は、半導体キャパシタ１の断面模式図である。以下、これらの図を参照して、本実施形態における半導体キャパシタ１の構成について説明するが、本実施形態における半導体キャパシタ１の基本構造は、図１〜図３に示す第１、第２実施形態の半導体キャパシタ１と同様であるため、異なる部分についてのみ説明する。

図４、図５に示されるように、半導体基板２としてシリコン基板２ａとシリコン基板２ｂとを埋め込み酸化膜２ｃを介して貼り合せたＳＯＩ基板が用いられている。また、ＳＯＩ基板における素子形成用のシリコン基板（以下、素子形成基板という）２ａに対して埋め込み酸化膜２ｘまで達するディープトレンチ８を形成すると共に、このディープトレンチ８内を絶縁膜やＰｏｌｙ−Ｓｉで埋め込むことで、ディープトレンチ８内部が絶縁分離された構成としている。このとき、ディープトレンチ８の角部も面取りしたような形状とすることで、第２実施形態と同様、ディープトレンチ８の形成の際の応力集中等が緩和されるようにしている。

そして、このようにディープトレンチ８によって絶縁分離された領域をアクティブ領域４とし、このアクティブ領域４内に第２実施形態半導体キャパシタ１を形成している。

このような構成の半導体キャパシタ１によれば、以下の効果を得ることができる。

半導体キャパシタ１を充放電させるような回路（例えばチャージポンプ等）においては、基板側の電位が干渉し、半導体キャパシタ１が誤動作してしまう場合がある。特にトレンチ構造の半導体キャパシタ１の場合、表面積が小さいため、その影響を受け易い。

これに対し、本実施形態のように、ＳＯＩ基板にディープトレンチ８を形成し、このディープトレンチ８によって半導体キャパシタ１が形成されるアクティブ領域４を他の領域から絶縁分離した構成とすれば、アクティブ領域４の電位を確実に固定することができ、半導体キャパシタ１の誤動作を防止することが可能となる。

なお、アクティブ領域４の電位固定は、図示しないが、電極７が配置される領域から離れたい位置において、例えば半導体基板２の表面に不純物濃度が高くされたコンタクト領域を形成すると共に、このコンタクト領域と導通するようなコンタクトホールを絶縁膜６に形成しておき、その上にＧＮＤ電位に接続される電位固定用電極を配置することで可能となる。

（他の実施形態）
上記実施形態では、閉ループで構成されるトレンチ５として、正方形や八角形のものを例に挙げて説明したが、閉ループになるのであれば、他の多角形であっても構わないし、その場合の各辺は同じ長さとなっていなくても良い。例えば、図６に示されるように、多角形の任意の辺を長くすることも可能である。

本発明の第１実施形態における半導体キャパシタ１の平面レイアウト図である。図１に示す半導体キャパシタ１の断面構成を示した図である。本発明の第２実施形態における半導体キャパシタ１の平面レイアウト図である。本発明の第３実施形態における半導体キャパシタ１の平面レイアウト図である。図４に示す半導体キャパシタ１の断面構成を示した図である。他の実施形態で説明する半導体キャパシタ１の平面レイアウト図である。（ａ）、（ｂ）は、共に、従来の半導体キャパシタ１の平面レイアウト図である。

符号の説明

１…半導体キャパシタ、２…半導体基板、３…素子分離絶縁膜、４…アクティブ領域、５…トレンチ、６…絶縁膜、７…電極、８…ディープトレンチ。

Claims

半導体基板（２）のアクティブ領域（４）における表面にトレンチ（５）を形成すると共に、該トレンチ（５）を含む前記半導体基板の表面に絶縁膜（６）を形成し、かつ、該絶縁膜（６）の表面に電極（７）を形成することで、前記絶縁膜（６）の両側に位置する前記電極（７）と前記半導体基板（２）とによりキャパシタ（１）を構成してなるトレンチ構造の半導体キャパシタであって、
前記トレンチ（５）の平面レイアウトは、閉ループとなる環状とされていることを特徴とするトレンチ構造の半導体キャパシタ。
前記トレンチの平面レイアウトは、環状の多角形となっていることを特徴とする請求項１に記載のトレンチ構造の半導体キャパシタ。
前記トレンチの平面レイアウトは、環状の正方形もしくは正八角形となっていることを特徴とする請求項１または２に記載のトレンチ構造の半導体キャパシタ。
前記半導体基板（２）は、埋め込み絶縁膜（２ｃ）を挟んで２つのシリコン基板（２ａ、２ｂ）が貼り合わされてなるＳＯＩ基板によって構成され、前記２つのシリコン基板（２ａ、２ｂ）のうちの１つを素子形成基板として、該素子形成基板に前記埋め込み絶縁膜（２ｃ）まで達するディープトレンチ（８）を形成し、このディープトレンチ（８）によって前記アクティブ領域（４）を囲むことで、前記アクティブ領域（４）が絶縁分離されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体キャパシタ。