JP2006222369A - 半導体集積回路、および、半導体集積回路の配置配線方法 - Google Patents

Abstract

【課題】 従来のスタンダードセル方式にて形成される半導体集積回路では、機能変更のための開発に膨大な期間を要する可能性があった。また、大規模な機能変更に対応できない可能性があった。
【解決手段】 上述した課題を解決すべく、本願発明の半導体集積回路では、半導体基板には、所定機能を実現するための複数のスタンダードセルと、所定機能を変更する際に用いられる予備スタンダードセルとが配置され、半導体基板は、複数のスタンダードセルが一列に並んで配置されるセル行を複数列備え、セル行には、前記スタンダードセルが配置されない空き領域が設けられ、予備スタンダードセルはこの空き領域に配置されている。
【選択図】 図１

Description

本願発明は、スタンダードセルを用いて構成される半導体集積回路、および、半導体集積回路の配置配線方法に関するものであり、特に、集積回路の機能変更を容易とするものである。

従来、所定の論理機能を備えるスタンダードセルを複数用意しておき、ユーザのニーズに合わせてこれらのスタンダードセルを組み合わせて所定の機能を実現する集積回路を設計する、スタンダードセル方式と呼ばれる設計手法が存在する。
スタンダードセル方式では、複数のスタンダードセルが半導体基板に配置され、このスタンダードセル間を配線で接続させることにより、所定機能を備える半導体集積回路が形成される。

しかしながら、このようなスタンダードセル方式では、半導体基板に配置されるスタンダードセルのレイアウトが決定した後に集積回路の機能変更を行う場合、スタンダードセルの設計変更が必要となり、半導体集積回路を形成するための製造マスクを全層に渡って設計し直さなければならない可能性があった。このため、変更のための開発に膨大な期間を要する可能性があった。

このような課題を解決する方法の１つとして、特許文献１に示されるような技術が知られている。特許文献１では、スタンダードセルが配置されていない空き領域に、予め基本セルを格子状に並べて成るゲートアレイを配置しておき、集積回路の機能変更を行う際は、このゲートアレイの基本セルを選択的に配線層により結線して用いるようにした構成について開示されている。
この構成によれば、配線層のみを変更することにより、集積回路の機能を変更することが可能となるため、変更のために必要な開発期間を短縮することが可能となる。
特開平１０−２４２２８９号公報

しかしながら、特許文献１に開示された構成では、機能変更のために新たな論理回路を追加するような場合には、予め決められたトランジスタ構成を備える基本セルを配線層により結線して目的とする機能を実現する論理回路を構成するため、レイアウトの自由度は制限されたものとなる。この結果、追加される論理回路を実現するために必要な面積は大きなものとなってしまう。 このため、空き領域が小さい場合には、必要な数の基本セルを配置することができずに、機能変更に対応できない可能性があった。

さらに、基本セルを配線層により結線して目的とする論理回路を構成する際に、配線遅延の影響等を考慮する必要があり、追加される論理回路を構成するための工程が複雑になってしまう可能性があった。

上述した課題を解決する為、本願発明の半導体集積回路では、半導体基板には、所定機能を実現するための複数のスタンダードセルと、所定機能を変更する際に用いられる予備スタンダードセルとが配置され、半導体基板は、複数のスタンダードセルが一列に並んで配置されるセル行を複数列備え、セル行には、前記スタンダードセルが配置されない空き領域が設けられ、予備スタンダードセルはこの空き領域に配置されている。

本願発明によれば、空き領域が小さい場合、もしくは、大幅な規模の機能変更が行われる場合であっても、十分に対応することが可能となり、さらに、工程を複雑にすることなく機能変更を実現することが可能となる。

以下、本願発明の実施例について図面を参照して詳細に説明する。なお、全図面を通して同様の構成には同様の符号を付与する。

図１は本実施例における半導体集積回路を説明する概略図である。
図１に示されるように、本実施例における半導体集積回路では、半導体基板１００に複数のスタンダードセル（ＳＣ１，ＳＣ２，ＳＣ３）２１０が配置されている。

本実施例では、半導体基板１００は、シリコン（Ｓｉ）を材料としている。
さらに、半導体基板１００の周辺領域には、複数の周辺セル９００が配置されている。周辺セル９００は、外部からの信号の入力、若しくは、外部への信号の出力を行うためのセルで、各機能を実現する回路と、ボンディングワイヤ等により外部と電気的に接続されるパッドとにより構成されている。

スタンダードセル（ＳＣ１，ＳＣ２，ＳＣ３）２１０は所定の論理機能を有する予め設計された論理検証済みのセルであり、半導体基板１００の表面に形成された複数のトランジスタと、半導体基板１００上に配置され各トランジスタ間を電気的に接続する配線とから構成されている。

ここで、スタンダードセル２１０を構成するトランジスタは、半導体基板１００の表面に形成された不純物拡散層と半導体基板１００上に形成されたゲート電極とから構成された状態のものとして以下では説明をする。
さらに説明すると、スタンダードセル２１０では、セル内の各トランジスタの配置は適切にレイアウトされている。例えば、複数のトランジスタが共通の不純物拡散層を用いるようにすることで面積の縮小化等が図られている。
スタンダードセルＳＣ１，ＳＣ２，ＳＣ３は、それぞれ異なる論理機能を備えるスタンダードセルを示すものである。例えば、フリップフロップ回路、ＮＡＮＤゲート、ＡＮＤゲート等である。
これらのスタンダードセル２１０を互いに配線で接続することにより、所定の機能を有する集積回路が半導体基板１００上で実現される。

半導体基板１００は、スタンダードセル２１０が列状に配置されるセル行２００を複数行備えている。
さらに、図２に示すように、各セル行２００には、セル行の延在方向、すなわち、スタンダードセル２１０の配列方向に沿って、互いに並行する一対の電源配線３００が配置されている。ここで、図２は、本実施例の半導体集積回路におけるセル行２００の拡大図である。

本実施例では、電源配線３００は、電源電圧が供給される高位電源配線（ＶＤＤ）３１０と、接地された低位電源配線（ＧＮＤ）３２０とから構成されている。各セル行２００に配置されるスタンダードセル２１０はこの一対の電源配線３００に電気的に共通接続されている。

本実施例では、各セル行２００には、スタンダードセル２１０が配置されていない空き領域４００が設けられている。この空き領域４００は、例えば、各スタンダードセル２１０間を接続するための配線を配置する領域として設けられたものである。

さらに、本実施例では、半導体基板１００には、スタンダードセル２１０とは別に、集積回路の機能を変更する際に用いられる複数の予備スタンダードセル（α，β，γ）２２０が、セル行２００の空き領域４００にそれぞれ配置されている。
つまり、セル行２００には、スタンダードセル２１０と予備スタンダードセル２２０とが列状に並んで配置されている。

予備スタンダードセル２２０は、複数のトランジスタにより構成され、所定の論理機能を有するように予め設計された論理検証済みのセルであり、セル内のトランジスタの配置が適切にレイアウトされたものである。例えば、複数のトランジスタが共通の不純物拡散層を用いるようにすることで面積の縮小化等が図られている。簡単に説明すると、予備スタンダードセル２２０の構成は、スタンダードセルにおいてセル内配線が形成されていない状態に相当する。
本実施例では少なくともその１つに、フリップフロップ回路のような複数の論理ゲートが組み合わされて機能する論理機能を備える構成を用いている。

ここで予備スタンダードセルα，β，γは、それぞれフリップフロップ回路、ＮＡＮＤゲート回路、ＡＮＤゲート回路等の異なる機能を実現する予備スタンダードセルを示すものである。

ここで、例えば図４の回路図に示されるようなフリップフロップ回路の論理機能を持つ予備スタンダードセル２２０の拡大平面図を図３に示す。なお、図４において、符号Ｄはデータ入力端子、符号ＲＮはリセット信号入力端子、符号Ｃはクロック信号入力端子、符号Ｑはデータ出力端子をそれぞれ示す。

予備スタンダードセル２２０は、所定の論理機能を有するように予め設計されたセルであり、半導体基板１００の表面に形成された不純物拡散層１１０とポリシリコンを材料とするゲート電極１２０とにより構成された複数のトランジスタにより構成されている。

そして、各トランジスタを挟むようにして高位電源配線（ＶＤＤ）３１０と低位電源配線（ＧＮＤ）３２０とが配置されている。この高位電源配線（ＶＤＤ）３１０と低位電源配線（ＧＮＤ）３２０とは、セル行２００に配置された電源配線対３００の一部である。なお、図３の符号１０１は半導体基板１００に形成されたウエルを示す。

予備スタンダードセル２２０は、初期の設計段階では用いられないセルであり、電気的に独立している複数のトランジスタがセル内で適切にレイアウトされている。例えば、図３に示されるように、複数のトランジスタが共通の不純物拡散層１１０を用いるようにすることで面積の縮小化等が図られている。すなわち、複数のゲート電極１２０が共通の不純物拡散層１１０上に配置されている。

次に、本実施例における半導体集積回路の機能変更について説明する。
機能変更を行う場合、本実施例では、変更に伴い必要になった論理回路を形成するため、目的とする機能を備える予備スタンダードセル２２０にセル内配線を配置してセル内の各トランジスタを電気的に接続する。
さらに、セル内配線が配置された予備スタンダードセル２２０と、所定のスタンダードセル２１０とを配線により電気的に接続させることにより、機能変更された集積回路を半導体基板上で実現することが可能となる。

さらに、目的とする機能を備える予備スタンダードセル２２０が各セル行２００に渡って複数配置されている場合には、スタンダードセル２１０との配線距離が最短となるように、用いる予備スタンダードセル２２０を複数の予備スタンダードセル２００の中から選択して配線する。

ここで、機能変更に伴いスタンダードセル２１０間にフリップフロップ回路の論理機能を挿入する例を、図５、および、図６を用いて説明する。

図５に示されるように、初期の設計段階ではスタンダードセル２１１とスタンダードセル２１２とが配線５００により接続されていたが、機能変更に伴い、このスタンダードセル間にフリップフロップ回路の論理機能を挿入する場合、本実施例では、予め準備されたフリップフロップ回路の論理機能を備える予備スタンダードセル（α）２２０に、セル内配線を配置してフリップフロップ回路を形成する。

本実施例では、フリップフロップ回路の論理機能を備える予備スタンダードセル（α）２２０が複数配置されているが、ここでは、スタンダードセル２１１とスタンダードセル２１２とからの距離が近い予備スタンダードセル２２１を選択して用いるようにしている。
さらに、図６に示されるように、このセル内配線が配置された予備スタンダードセル２２１を、配線５００によりスタンダードセル２１１とスタンダードセル２１２との間に接続して集積回路の機能変更が行われる。

次に、機能変更の変形例として、機能変更に伴いスタンダードセル２１０間にＮＡＮＤゲートとインバータ回路の論理機能を挿入する例を、図７〜図１０を用いて説明する。
ここで、図７および図８は機能変更の様子を示す概略図であり、図９および図１０は機能変更の様子を説明するためのフリップフロップ回路の回路図と、フリップフロップ回路の機能を実現する構成を備える予備スタンダードセルのレイアウト図である。

図７に示されるように、機能変更に伴いスタンダードセル２１１とスタンダードセル２１２との間に、ＮＡＮＤゲート２２２とインバータ回路２２３の論理機能を挿入する場合、本実施例では、図１０に示すように、予め準備されたフリップフロップ回路の論理機能を備える予備スタンダードセル（α）２２１に、選択的にセル内配線を配置して、予備スタンダードセル２２１を構成するトランジスタのうちの一部を用いて、ＮＡＮＤゲート２２２とインバータ回路２２３を生成する。

ここで、図１０の点線２２２に示される箇所は、例えば、図９に示されるフリップフリップ回路のＮＡＮＤゲート２２２に対応し、図１０の点線２２３に示される箇所は、例えば、図９に示されるフリップフロップ回路のインバータ回路２２３に対応する。

本実施例では、フリップフロップ回路の論理機能を備える予備スタンダードセル（α）２２０が複数配置されているが、ここでは、スタンダードセル２１１とスタンダードセル２１２とからの距離が近い予備スタンダードセル２２１を選択して用いるようにしている。

さらに、図８に示すように、このＮＡＮＤゲート２２２とインバータ回路２２３とを、配線５００によりスタンダードセル２１１とスタンダードセル２１２との間に接続して集積回路の機能変更が行われる。

以上説明したように、本願発明では、機能変更に必要な論理回路を、予備スタンダードセル２２０にて予め空き領域に準備しておくことで、配線層を変更することのみで集積回路の機能変更に対応することが可能となり、変更のために必要な開発期間を短縮することが可能となる。

さらに、本願発明では、機能変更のために予め半導体基板１００に配置されるセルを、予備スタンダードセル２２０により構成しているので、機能変更に伴う論理回路の追加を小さい面積にて実現することが可能となり、さらに、追加される論理回路を構成するための配線工程を容易に行うことが可能となる。
つまり、予備スタンダードセル２２０は、予め設計されたセル、つまり、面積が小さくなるようにトランジスタの配置が適切にレイアウトされ、かつ、論理検証済みのセルであるため、例えば、ゲートアレイ等により追加される論理回路を構成する場合と比べ、追加される論理回路を小さい面積にて実現することが可能となり、さらに、配線工程において配線遅延の影響を考慮する必要も低減されるため容易に配線工程を行うことが可能となる。

このように、追加される論理回路を小さい面積にて実現することが可能となるので、本願発明では、空き領域が小さい場合、若しくは、機能変更に伴い大規模な論理回路の追加が必要となる場合であっても十分に対応することが可能となる。

さらに、本願発明では、予備スタンダードセル２２０をセル行２００に配置しているので、機能変更を行う場合、セル行２００に配置されている電源配線３００を用いることが可能となるため、すなわち、電源配線３００をスタンダードセル２１０と共有することが可能となるので、予備スタンダードセル２２０を配置するために、それ専用の電源配線を設ける等の必要がなく、容易に発明を実現することが可能となる。

さらに、本願発明では、予備スタンダードセル２２０を各セル行２００の空き領域４００に配置しているので、例えば、予備スタンダードセル２２０を半導体基板１００の一部の領域に集中して配置する場合に比べ、機能変更を行う際に予備スタンダードセル２２０とスタンダードセル２１０とを電気的に接続する配線の引き回しを、短い距離にて行うことが可能となる。

つまり、本願発明では、各セル行２００の空き領域４００に予備スタンダードセル２２０が配置されているため、すなわち、予備スタンダードセル２２０が半導体基板１００上に散在している状態となるため、同一セル行２００内、若しくは、隣のセル行２００の予備スタンダードセル２２０を用いることが可能となるので、機能変更に用いる予備スタンダードセル２２０を、接続するスタンダードセル２１０との距離に応じて選択することで、スタンダードセル２１０と予備スタンダードセル２２０とを接続する配線の引き回しを、短い距離にて行うことが可能となる。

これにより、スタンダードセル２１０と予備スタンダードセル２２０との接続のための配線工程が複雑化する可能性を低減することが可能となる。

さらに、本願発明では、予備スタンダードセル２２０は、複数の論理ゲートを組み合わされて機能する論理機能を備える構成であるため、予備スタンダードセルのセル本体が備える論理機能の他に、セル内の一部に選択的に配線を配置させることにより、単一の論理ゲート、若しくは、複合論理ゲートとしても活用することが可能となる。

これにより、複数種類の予備スタンダードセルを個別に設けるよりも、機能変更に必要な面積を小さくすることが可能となる。従って、このような予備スタンダードセルを配置するのに十分な大きさの空き領域が多数存在する場合には、複数種類の予備スタンダードセルを用いずに、このような予備スタンダードセルを積極的に配置させることが好ましい。

本願発明における半導体集積回路を説明する平面図 本願発明における半導体集積回路のセル行を説明する拡大図 本願発明における予備スタンダードセルを説明する平面図 本願発明における予備スタンダードセルを説明する回路図 本願発明における機能変更の様子を示す概要図 本願発明における機能変更の様子を示す概要図 本願発明における機能変更の変形例を示す概要図 本願発明における機能変更の変形例を示す概要図 本願発明における機能変更の変形例を説明する回路図 本願発明における機能変更の変形例を説明する予備スタンダードセルの平面図

符号の説明

１００ 半導体基板
１０１ ウエル
１１０ 不純物拡散層
１２０ ゲート電極
２００ セル行
２１０，２１１，２１２ スタンダードセル
２２０，２２１ 予備スタンダードセル
２２２ ＮＡＮＤゲート
２２３ インバータ回路
３００ 電源配線
３１０ 高位電源配線
３２０ 低位電源配線
４００ 空き領域
５００ 配線
９００ 周辺セル

Claims (14)

1. 複数のスタンダードセルが配置された半導体基板に配線を選択的に配置して形成される、所定機能を備える半導体集積回路において、
   前記半導体基板には、前記所定機能を変更する際に用いられる予備スタンダードセルが配置され、
   前記半導体基板は、複数の前記スタンダードセルが列状に並んで配置されるセル行を複数行備え、
   前記セル行には、前記スタンダードセルが配置されない空き領域が設けられ、前記予備スタンダードセルは該空き領域に配置されていることを特徴とする半導体集積回路。
2. 前記予備スタンダードセルは複数配置され、かつ、前記各セル行には前記空き領域がそれぞれ設けられ、
   前記予備スタンダードセルは、前記各空き領域にそれぞれ配置されていることを特徴とする請求項１記載の半導体集積回路。
3. 前記各セル行には、該セル行の延在方向に沿って、一対の電源配線が配置されていることを特徴とする請求項１記載の半導体集積回路。
4. 前記予備スタンダードセルは、互いに電気的に独立している複数のトランジスタから構成されていることを特徴とする請求項１記載の半導体集積回路。
5. 前記予備スタンダードセルは、複数の論理ゲートが組み合わされて機能する論理機能を実現する構成であることを特徴とする請求項１記載の半導体集積回路。
6. 複数のスタンダードセルが配置された半導体基板に配線を選択的に配置して形成される、所定機能を備える半導体集積回路において、
   前記半導体基板には、前記所定機能を変更する際に用いられる複数の予備スタンダードセルが配置され、
   前記半導体基板は、前記スタンダードセルと前記予備スタンダードセルとが列状に並んで配置されるセル行を複数行備えていることを特徴とする半導体集積回路。
7. 複数のスタンダードセルが配置された半導体基板に配線を選択的に配置して形成される、所定機能を備える半導体集積回路において、
   前記半導体基板には、前記所定機能を変更する際に用いられる予備スタンダードセルが配置され、
   前記半導体基板には、所定間隔離間しつつ互いに並行して延在する第１の電源線と第２の電源線とが配置され、
   前記第１の電源線と前記第２の電源線との間の領域に、前記スタンダードセルと前記予備スタンダードセルとが、該第１の電源線および該第２の電源線の延在方向に沿って列状に配置されていることを特徴とする半導体集積回路。
8. 複数のスタンダードセルが配置された半導体基板に配線を選択的に配置して形成される、所定機能を備える半導体集積回路において、
   前記半導体基板には、所定間隔離間しつつ互いに並行して延在する第１の電源線と第２の電源線が配置され、
   前記第１の電源線と前記第２の電源線との間の領域に、前記複数のスタンダードセルが、該第１の電源線および該第２の電源線の延在方向に沿って列状に配置され、
   前記複数のスタンダードセルの一部は、前記第１の電源線および前記第２の電源線に電気的に接続され、他の該スタンダードセルは該第１の電源線および該第２の電源線に電気的に接続されていないことを特徴とする半導体集積回路。
9. 複数のスタンダードセルが配置された半導体基板に配線を配置して所定機能を備える集積回路を形成する半導体集積回路の配置配線方法において、
   前記スタンダードセルと該スタンダードセルとは別の予備スタンダードセルとが一列に並んで配置されるセル行が複数行設けられた前記半導体基板を準備する工程と、
   前記半導体集積回路の前記所定機能を変更する際には、前記予備スタンダードセルに前記配線を配置して該予備スタンダードセルを用いるようにしたことを特徴とする半導体集積回路の配置配線方法。
10. 前記予備スタンダードセルに配置される前記配線は、該予備スタンダードセルのセル内、および、該予備スタンダードセルと前記スタンダードセル間を、それぞれ電気的に接続することを特徴とする請求項９記載の半導体集積回路の配置配線方法。
11. 前記予備スタンダードセルは、複数の論理ゲートが組み合わされて機能する論理機能を実現する構成であることを特徴とする請求項９記載の半導体集積回路の配置配線方法。
12. 前記予備スタンダードセルを用いる際に、前記配線を該予備スタンダードセルのセル内に選択的に配置して、該予備スタンダードセルの一部を用いるようにしたことを特徴とする請求項１１記載の半導体集積回路の配置配線方法。
13. 前記予備スタンダードセルを用いる際に、前記複数のセル行に配置された予備スタンダードセルの中から、接続される前記スタンダードセルとの距離が最短なものを選択することを特徴とする請求項９記載の半導体集積回路の配置配線方法。
14. 複数のスタンダードセルが配置された半導体基板に配線を配置して所定機能を備える集積回路を形成する半導体集積回路の配置配線方法において、
    前記半導体基板に、前記スタンダードセルと該スタンダードセルとは別の予備スタンダードセルとが一列に並んで配置されるセル行を複数行配置する工程を有することを特徴とする半導体集積回路の配置配線方法。

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