JP2006147819A - 薄膜キャパシタ、その製造方法、及び、半導体装置 - Google Patents
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Abstract
【課題】 薄膜キャパシタ、その製造方法、及び、半導体装置に関し、インターポーザ構造やフレキシブルなフィルム状キャパシタを採用することなく、半導体集積回路素子とデカップリングキャパシタを最短距離で実装するとともに、接続信頼性を向上する。
【解決手段】 半導体集積回路素子１１を実装し電気的に接続するパッケージ基板９に設けたはんだバンプ１０位置に対応する部分をくり貫いた貫通孔８を有する支持基板２上に設けるキャパシタを誘電体層４と、誘電体層４を挟持する上部電極５及び下部電極３によって構成するとともに、上部電極５及び下部電極３と電気的に接続されるとともに、はんだバンプ１０の一部と電気的に接続される配線層７を上部電極５及び下部電極３と異なる材料で構成する。
【選択図】 図１
【解決手段】 半導体集積回路素子１１を実装し電気的に接続するパッケージ基板９に設けたはんだバンプ１０位置に対応する部分をくり貫いた貫通孔８を有する支持基板２上に設けるキャパシタを誘電体層４と、誘電体層４を挟持する上部電極５及び下部電極３によって構成するとともに、上部電極５及び下部電極３と電気的に接続されるとともに、はんだバンプ１０の一部と電気的に接続される配線層７を上部電極５及び下部電極３と異なる材料で構成する。
【選択図】 図１
Description
本発明は薄膜キャパシタ、その製造方法、及び、半導体装置に関するものであり、特に、半導体集積回路素子の近傍に実装し、半導体集積回路素子の高周波領域（ＧＨｚ帯）での安定動作に寄与するデカップリングキャパシタと半導体集積回路素子を最短距離で実装し、半導体集積回路素子、キャパシタ、及び、実装基板の接続信頼性を向上するための構成に特徴のある薄膜キャパシタ、その製造方法、及び、半導体装置に関するものである。
近年のマイクロプロセッサをはじめとする半導体集積回路素子の高速化と低消費電力化により、半導体集積回路の負荷インピーダンスが急激に変動したときなどに、電源電圧の変動を抑え、スイッチングノイズを減少させて、高周波領域での動作を安定させるためのデカップリングコンデンサまたはバイパスコンデンサとも呼ばれるデカップリングキャパシタの性能向上が望まれている。
従来のパッケージ基板上では、電源電圧変動及び電源とグラウンドラインとが重畳する基板内の高周波ノイズによる半導体集積回路素子の誤動作を防止するために、デカップリングキャパシタとして、積層型チップキャパシタが半導体集積回路素子近傍に実装されている。
ところが、この形態では積層型チップキャパシタと半導体集積回路素子間での配線の引き回しが必要になり、配線による寄生インダクタンスが不可避であることから、高速動作の半導体集積回路素子に対しての電源電圧変動の抑止及び高周波リップルの吸収の機能は著しく低下することになる。
特に、配線の引き回しによるインダクタンスの増加は、デカップリングキャパシタの高周波特性を妨げている。
特に、配線の引き回しによるインダクタンスの増加は、デカップリングキャパシタの高周波特性を妨げている。
そこで、半導体集積回路素子の近傍にキャパシタを配置し、半導体集積回路素子の電源およびグラウンドラインからキャパシタまでの配線引き回しを最短にすることにより、インダクタンスを低減することが試みられている。
例えば、セラミック回路基板上に誘電体薄膜を形成し、インダクタンスを低減することにより電源ラインに対するノイズの低減を実現することが提案されている（例えば、特許文献１参照）。
或いは、ビアホールを設けた支持基板上に形成された薄膜型キャパシタの上面パッドを半導体集積回路素子に、下面パッドをパッケージ基板に接続し、半導体集積回路素子とそれを搭載するパッケージ基板との間にキャパシタを挿入することによって、インダクタンスを低減することも提案されている（例えば、特許文献２乃至特許文献４参照）。
このような、キャパシタの容量を増大するために誘電体層の厚さを薄くする技術を導入した薄膜キャパシタでは、通常、シリコンなどの支持基板上に、金属および誘電体酸化物を堆積させる薄膜プロセスにより製造されるが、薄膜プロセスでは微細加工が可能であるため、低インダクタンス構造のキャパシタを実現することができる。
この薄膜キャパシタを利用して、半導体集積回路素子の近傍にキャパシタを配置する最良の方法は、基板と半導体集積回路素子間にインターポーザタイプのキャパシタ挿入することであるので、ここで、図１８及び図１９を参照してキャパシタ内蔵インターポーザを用いた半導体装置を説明する。
図１８参照
図１８は、従来のキャパシタ内蔵インターポーザを用いた半導体装置の概略的構成図であり、キャパシタ内蔵インターポーザ７０に設けた上面パッド７１を半導体集積回路素子８０に設けたはんだバンプ８１と接続するともに、キャパシタ内蔵インターポーザ７０に設けた下面パッド７２をパッケージ基板９０に設けたはんだバンプ９１と接続する。
図１８は、従来のキャパシタ内蔵インターポーザを用いた半導体装置の概略的構成図であり、キャパシタ内蔵インターポーザ７０に設けた上面パッド７１を半導体集積回路素子８０に設けたはんだバンプ８１と接続するともに、キャパシタ内蔵インターポーザ７０に設けた下面パッド７２をパッケージ基板９０に設けたはんだバンプ９１と接続する。
また、パッケージ基板９０は、パッケージ基板９０の下面に設けたパッド９２と、マザーボードとなる回路配線基板１００のパッド１０１上に設けたはんだバンプ１０２とを接続することによって実装される。
図１９参照
図１９は、従来の他のキャパシタ内蔵インターポーザを用いた半導体装置の概略的構成図であり、キャパシタ内蔵インターポーザ７０を設けた上面パッド７１を半導体集積回路素子８０に設けたはんだバンプ８１と接続するとともに、キャパシタ内蔵インターポーザ７０をパッケージ基板１１０に設けた凹部１１１内に収容し、キャパシタ内蔵インターポーザ７０に設けた下面パッド７２をパッケージ基板１１０に設けたはんだバンプ１１２と接続する。
図１９は、従来の他のキャパシタ内蔵インターポーザを用いた半導体装置の概略的構成図であり、キャパシタ内蔵インターポーザ７０を設けた上面パッド７１を半導体集積回路素子８０に設けたはんだバンプ８１と接続するとともに、キャパシタ内蔵インターポーザ７０をパッケージ基板１１０に設けた凹部１１１内に収容し、キャパシタ内蔵インターポーザ７０に設けた下面パッド７２をパッケージ基板１１０に設けたはんだバンプ１１２と接続する。
この場合、半導体集積回路素子８０に設けた残りのはんだバンプ８２は、パッケージ基板１１０の周辺平坦部に設けたパッド１１３と接続される。
また、この場合も、パッケージ基板１１０は、パッケージ基板１１０の下面に設けたパッド１１４と、マザーボードとなる回路配線基板１００のパッド１０１上に設けたはんだバンプ１０２とを接続することによって実装される。
さらには、樹脂等の絶縁基板上に形成された薄膜キャパシタにおいて、半導体集積回路の入出力パッドの位置に対応した複数の貫通孔が形成され、キャパシタから露出した電極材料がはんだバンプと接続するように、半導体素子と実装基板の間に配置された構造も提案されている（例えば、特許文献５参照）。
特開平０４−２１１１９１号公報
特開昭０７−１７６４５３号公報
特開２００１−０６８５８３号公報
特開２００１−０３５９９０号公報
特開２００２−０８３８９２号公報
しかし、インターポーザ型を使用した場合、半導体集積回路素子とキャパシタの接続距離は短くなるが、インターポーザ型キャパシタを作製するには、支持基板にスルービアを形成しなければならず、導体とセラミックスを同時焼成するプロセスによるものや、シリコン等の支持基板に貫通孔を形成し、ビア間の絶縁化処理を施した後に、導体を充填しスルービアを形成する必要があるが、これらは、製造上、困難な技術を含み、低コスト化が困難であるという問題がある。
また、インターポーザは素子間接続数が増加するので信頼性の面でも問題がある。
また、インターポーザは素子間接続数が増加するので信頼性の面でも問題がある。
一方、特許文献５の提案のように、半導体集積回路素子と実装基板にフィルム状のキャパシタを挟み込む構造は、キャパシタ電極とはんだバンプとの接続、及び、半導体集積回路素子と実装基板との接続信頼性に問題を生じる。
即ち、フィルム状キャパシタにおいてはキャパシタ電極が露出しているため、キャパシタ電極材料がバンプと直接コンタクトしているが、フレキシブルな有機フィルムに対して、加熱によるはんだバンプ接続する際に、熱収縮によるキャパシタの破損、変形や、シリコンとの熱膨張差による膜剥離、バンプ接続不良などの問題が起こる可能性がある。
したがって、本発明は、インターポーザ構造やフレキシブルなフィルム状キャパシタを採用することなく、半導体集積回路素子とデカップリングキャパシタを最短距離で実装し、半導体集積回路素子、キャパシタ、及び、実装基板の接続信頼性を向上することを目的とする。
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、薄膜キャパシタ１において、半導体集積回路素子１１を実装し電気的に接続するパッケージ基板９に設けたはんだバンプ１０位置に対応する部分をくり貫いた貫通孔８を有する支持基板２上に設けたキャパシタを誘電体層４と、誘電体層４を挟持する上部電極５及び下部電極３によって構成するとともに、上部電極５及び下部電極３と電気的に接続され、且つ、はんだバンプ１０の一部と電気的に接続される配線層７を上部電極５及び下部電極３と異なる材料で構成することを特徴とする。
図１参照
上記課題を解決するために、本発明は、薄膜キャパシタ１において、半導体集積回路素子１１を実装し電気的に接続するパッケージ基板９に設けたはんだバンプ１０位置に対応する部分をくり貫いた貫通孔８を有する支持基板２上に設けたキャパシタを誘電体層４と、誘電体層４を挟持する上部電極５及び下部電極３によって構成するとともに、上部電極５及び下部電極３と電気的に接続され、且つ、はんだバンプ１０の一部と電気的に接続される配線層７を上部電極５及び下部電極３と異なる材料で構成することを特徴とする。
この様に、薄膜キャパシタ１を支持する支持基板２にパッケージ基板９に設けたはんだバンプ１０位置に対応する部分をくり貫いた貫通孔８を設けることによって、スルービアを必要とすることなく半導体集積回路素子１１とデカップリングキャパシタを最短距離で実装することができる。
この場合の支持基板２自体は、はんだ接続とは一切関係なく、インターポーザ型薄膜キャパシタにおいて必須の工程であった、スルービア間の絶縁化処理は不要となるため、製造工程が簡素化される。
また、上部電極５及び下部電極３と異なる材料からなる配線層７によってはんだバンプ１０と電気的に接続することになるので、接続信頼性を向上することができる。
また、上部電極５及び下部電極３と異なる材料からなる配線層７によってはんだバンプ１０と電気的に接続することになるので、接続信頼性を向上することができる。
また、支持基板２としてシリコン、石英ガラス、或いは、サファイア等の硬質の材料を用いることができるので半導体集積回路素子１１、キャパシタ、及び、実装基板の接続信頼性を向上することができる。
この場合、配線層７を用いて、少なくとも１つのスパイラルインダクタを形成し、スパイラルインダクタを上部電極５もしくは下部電極３と電気的に接続するようにしても良く、それによって、デカップリングキャパシタの高周波特性を任意に調整することができる。
また、誘電体層４は、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ、或いは、Ｎｂの内の少なくとも１つを含む複合酸化物で構成することが望ましく、それによって、誘電率を大きくして薄膜キャパシタ１のキャパシタンスを大きくすることができる。
この場合の上部電極５及び下部電極３としては、Ａｕ、Ｃｒ、Ｗ、Ｐｔ、Ｐｄ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物、或いは、Ｐｔ酸化物等の誘電体層４を形成する際の５００℃以上の酸化性雰囲気に応じた耐熱性或いは耐酸化性に優れた導電材料が好適である。
また、配線層７は不所望な短絡を防止するために絶縁樹脂層６を介して設ける必要があり、この場合の絶縁樹脂層６としては、価格及び加工容易性の観点からポリイミド樹脂、エポキシ樹脂、ビスマレイミド・トリアジン（ＢＴ）樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ベンゾシクロブテン（ＢＣＢ）樹脂、アクリル樹脂、或いは、ジアリルフタレート樹脂等が望ましい。
また、誘電体層４、誘電体層４を挟持する上部電極５及び下部電極３と、絶縁樹脂層６との間に非導電性無機質材料からなる保護層を挿入することが望ましく、それによって、絶縁樹脂層６が重合する際に水分等を生成する場合の耐水性を高めることができる。
この様な保護膜としては、誘電体層４を構成する元素と同一元素の金属酸化物材料からなる非晶質膜が好適であり、それによって、成膜装置を共用することができるとともに、熱膨張係数を誘電体層４と同じにすることができる。
上述の薄膜を製造する場合には、支持基板２上に下部電極３、誘電体層４、及び、上部電極５を順次積層したのち、はんだバンプ１０用貫通孔８に対応するとともに、貫通孔８より大径の開口を形成する工程、絶縁樹脂層６を介して上部電極５及び下部電極３と電気的に接続される配線層７を形成する工程、配線層７の開口に対応する位置に、貫通孔８に対応する開口を形成する工程、配線層７に設けた開口を臨むように支持基板２をエッチングして凹部を形成する工程、及び、基板の裏面から研磨して貫通孔８を形成する工程とを少なくとも必要とする。
この場合の配線層７に設けた開口を臨むように支持基板２をエッチングして凹部を形成する工程において、異方性ドライエッチングを用いることが望ましく、それによって、設計値通りの微細な貫通孔８を形成することができる。
或いは、等方性ドライエッチングを用いても良く、この場合には、パッケージ基板９に設けたはんだバンプ１０との接続クリアランスを確保することができる。
また、上述の薄膜キャパシタ１を用いて半導体集積回路素子１１をパッケージ基板９上に実装する場合には、薄膜キャパシタ１をパッケージ基板９に設けたはんだバンプ１０が薄膜キャパシタ１に設けた貫通孔８を貫通するようにパッケージ基板９上に載置するとともに、はんだバンプ１０を用いて半導体集積回路素子１１を実装し電気的に接続すれば良い。
この様な構成を採用することによって、支持基板２を含んだ薄膜キャパシタ１が、半導体集積化回路素子１１及びパッケージ基板９に接触し、半導体集積回路素子１１がパッケージ基板９に接続される時に、はんだバンプ１０の高さが薄膜キャパシタ１の厚さによって規定されることになり、それによって、金属電極パッドによりはんだバンプ１０の拡がりが制限されるため、はんだの表面張力により接続部の形状が球欠体となることを防止し円柱形状となり、はんだバンプ１０と半導体集積回路素子１１およびパッケージ基板９上の金属電極との接着部分に応力集中が生じなくなる。
即ち、接続部が円柱状になると、同一はんだ量でも接続高さが高くなり、温度変化により生じる応力が、ハンダ接続部に均一にしかも高さ増加分だけ減少して分配されるため、半導体集積回路素子１１のハンダ疲労寿命が延び、接続の信頼性が向上する（例えば、特開昭５７−１１８６５０号公報参照）。
この場合、パッケージ基板９に設けた電源ライン用はんだバンプ１０が上部電極５または下部電極３の一方と電気的に接続されるとともに、パッケージ基板９に設けた接地ライン用はんだバンプ１０が上部電極５または下部電極３の他方と電気的に接続され、且つ、パッケージ基板９に設けた信号ライン用はんだバンプ１０が上部電極５及び下部電極３と電気的に接続されないように配置すれば良い。
本発明によれば、半導体集積回路素子の直下にキャパシタを実装し、両者の距離を最短することができるため、キャパシタの低抵抗化および低インダクタンス化を達成させることができ、それによって、半導体集積回路素子の高周波領域（ＧＨｚ帯）での安定動作を目的としたパッケージを実現することができる。
また、半導体パッケージとして、薄膜キャパシタの部品高さを背面研磨によって調整することができるので、はんだ疲労寿命を延ばすことができ、はんだ接続の信頼性が向上することができる。
本発明の薄膜キャパシタは、まず、シリコン、石英ガラス、或いは、サファイア等の平滑性を有するリジッドな支持基板上に、直接、５００℃以上の高温プロセスにより成膜したＰｂ系強誘電体或いはＢｉ系層状強誘電体等の高誘電率を有する誘電体薄膜からなる薄膜キャパシタ構造を作製し、次に、支持基板におけるパッケージ基板のはんだバンプに対応する部分の基材をドライエッチング加工して凹部を形成し、これを支持基板裏面から研磨加工により３０〜５０μｍの厚さまで薄化することで、はんだバンプを収容する貫通孔を形成するとともに、基板材料を含めたキャパシタの厚みを半導体集積回路素子のパッケージ基板実装時のはんだバンプ高さと等しくしたものである。
この時、薄膜キャパシタの電極材料は、カバーとなるポリイミド樹脂、エポキシ樹脂、ビスマレイミド・トリアジン樹脂、ポリテトラフルオロエチレン樹脂、ベンゾシクロブテン樹脂、アクリル樹脂、或いは、ジアリルフタレート樹脂等の絶縁樹脂層及びＣｕ等からなる再配線層で覆われて露出しておらず、この再配線層がはんだバンプ材料とコンタクトして薄膜キャパシタとの間の電気的導通を取る。
この薄膜キャパシタを用いて半導体集積回路素子をパッケージ基板上に実装する場合には、パッケージ基板上にはんだバンプが貫通孔内に収容されるように薄膜キャパシタを載置し、その上に半導体集積回路素子に設けたパッドとはんだバンプとが対応するように載置して加熱処理することによって、はんだバンプとの溶融接続を行う。
この時、半導体集積回路素子は、はんだバンプを介してパッケージ基板と電気的に接続されると同時に薄膜キャパシタともはんだ部分で接続が行なわれ、支持基板を含んだ薄膜キャパシタが、半導体集積化回路素子およびパッケージ基板に接触し、この接触により、はんだバンプ高さが規定されることになる。
ここで、図２乃至図４を参照して、本発明の実施例１の薄膜キャパシタの製造工程を説明する。
図２参照
まず、厚さが、例えば、０．３ｍｍの単結晶シリコン基板２１の表面に熱酸化により厚さが、例えば、０．５μｍのＳｉＯ2 膜２２を形成したのち、スパッタリング法を用いて厚さが、例えば、２０ｎｍのＴｉＯ2 膜２３及び厚さが、例えば、２００ｎｍのＰｔ下部電極２４を順次堆積させる。
図２参照
まず、厚さが、例えば、０．３ｍｍの単結晶シリコン基板２１の表面に熱酸化により厚さが、例えば、０．５μｍのＳｉＯ2 膜２２を形成したのち、スパッタリング法を用いて厚さが、例えば、２０ｎｍのＴｉＯ2 膜２３及び厚さが、例えば、２００ｎｍのＰｔ下部電極２４を順次堆積させる。
この時の成膜条件としては、例えば、ＴｉＯ2 膜の場合には、基板温度５００℃、ＲＦパワー２００Ｗ、ガス圧力０．１Ｐａ、雰囲気ガス組成Ａｒ／Ｏ2 ＝７／２であり、Ｐｔ膜の場合には、基板温度４００℃、ＤＣパワー１００Ｗ、Ａｒガス圧力０．１Ｐａである。
なお、シリコンは３０μｍ〜５０μｍ程度に薄く研磨しても割れにくいため、本発明の実施に好適である。
なお、シリコンは３０μｍ〜５０μｍ程度に薄く研磨しても割れにくいため、本発明の実施に好適である。
次いで、スパッタリング法を用いてキャパシタ誘電体材料として、厚さが、例えば、１００ｎｍのＢＳＴ膜（Ｂａx Ｓｒ1-x ＴｉＯ3 ）２５を堆積させる。
このＢＳＴは、バルクで１５００の比較的大きな比誘電率を有し、小型で大容量のキャパシタを実現するのに有効な材料である。
このＢＳＴは、バルクで１５００の比較的大きな比誘電率を有し、小型で大容量のキャパシタを実現するのに有効な材料である。
この時の成膜条件は、例えば、基板温度５５０℃、ガス圧力０．２Ｐａ、雰囲気ガス組成Ａｒ／Ｏ2 ＝８／１、印加電力６００Ｗで３０分間の成膜を行った。
この場合の薄膜状態のＢＳＴ膜２５の比誘電率は４００で、誘電損失は１％以下であった。
この場合の薄膜状態のＢＳＴ膜２５の比誘電率は４００で、誘電損失は１％以下であった。
次いで、スパッタリング法を用いてＰｔ下部電極２４と全く同じ成膜条件で、厚さが、例えば、２００ｎｍのＰｔ上部電極２６を堆積させる。
次いで、フォトリソグラフィ法によりレジストマスク（図示を省略）を形成した後、Ａｒイオンミリング法を用いて、Ｐｔ上部電極２６及びＢＳＴ膜５の露出部を順次除去して直径が例えば、１５０μｍの開口２７を形成する。
なお、隣接する開口２７の距離は、例えば、１００μｍとする。
なお、隣接する開口２７の距離は、例えば、１００μｍとする。
図３参照
次いで、レジストマスクを除去したのち、新たにフォトリソグラフィ法によりレジストマスク（図示を省略）を形成した後、Ａｒイオンミリング法を用いて、Ｐｔ下部電極２４の露出部を順次除去して開口２８を形成する。
この時、開口２８におけるＰｔ下部電極２４のＢＳＴ膜２５端部からの長さは、例えば、一端側では２０μｍとし、他端側では１０μｍとする。
次いで、レジストマスクを除去したのち、新たにフォトリソグラフィ法によりレジストマスク（図示を省略）を形成した後、Ａｒイオンミリング法を用いて、Ｐｔ下部電極２４の露出部を順次除去して開口２８を形成する。
この時、開口２８におけるＰｔ下部電極２４のＢＳＴ膜２５端部からの長さは、例えば、一端側では２０μｍとし、他端側では１０μｍとする。
次いで、感光性エポキシ樹脂からなるエポキシワニスをスピンコート法で２０００ｒｐｍの回転速度で３０秒間回転塗布することによって厚さが、例えば、１０μｍになるように成膜したのち、６０℃のプリベークを施し、次いで、露光・現像工程を経て、２００℃の本ベークを施し、５μｍ厚のエポキシ樹脂膜２９を形成する。
なお、露光・現像工程においては、Ｐｔ下部電極２４のＢＳＴ膜２５端部からの長さが２０μｍの側では１０μｍの長さのＰｔ下部電極２４が露出するように開口３０を形成するとともに、Ｐｔ下部電極２４のＢＳＴ膜２５端部からの長さが１０μｍの側ではＰｔ下部電極２４が露出しないように開口３１を形成し、且つ、Ｐｔ上部電極２６に対するコンタクトホール３２を形成する。
次いで、スパッタリング法を用いて、全面に厚さが、例えば、０．５μｍのＣｕ層３３を成膜する。
図４参照
次いで、Ｐｔ上部電極２６或いはＰｔ下部電極２４とコンタクトを取るために、レジストプロセスによって、適宜エッチング処理を行ないＣｕ配線層３４を形成する。
この時、開口３１に残存するＣｕ配線層３４はコンタクトホール３２を介してＰｔ上部電極２６と接続するようにパターニングする。
次いで、Ｐｔ上部電極２６或いはＰｔ下部電極２４とコンタクトを取るために、レジストプロセスによって、適宜エッチング処理を行ないＣｕ配線層３４を形成する。
この時、開口３１に残存するＣｕ配線層３４はコンタクトホール３２を介してＰｔ上部電極２６と接続するようにパターニングする。
次いで、フォトリソグラフィ法によりレジストマスク（図示を省略）を形成した後、ＳＦ6 ＋Ｃ4 Ｆ8 混合ガスを用いたＩＣＰドライエッチングによって、貫通孔を形成するための凹部３５を形成する。
この時の凹部３５の直径は、パッケージ基板に設けるはんだバンプの直径が１００μｍである場合には、１１０μｍとし、深さは１００μｍとし、アスペクト比が約１の凹部とする。
この時の凹部３５の直径は、パッケージ基板に設けるはんだバンプの直径が１００μｍである場合には、１１０μｍとし、深さは１００μｍとし、アスペクト比が約１の凹部とする。
最後に、単結晶シリコン基板２１の背面を研磨することによって、単結晶シリコン基板２１自体の厚さを３０〜５０μｍ、例えば３０μｍにして貫通孔３６を形成することによって、薄膜キャパシタ２０の基本構成が完成する。
図５参照
図５は、このように作製した薄膜キャパシタを用いて実装した半導体装置の概略的構成図であり、パッケージ基板５０上にはんだバンプ５２が貫通孔３６内に収容されるように薄膜キャパシタ２０を載置し、その上に半導体集積回路素子６０に設けたパッド６１とはんだバンプ５２とが対応するように載置して加熱処理することによって、はんだバンプ５２との溶融接続を行う。
図５は、このように作製した薄膜キャパシタを用いて実装した半導体装置の概略的構成図であり、パッケージ基板５０上にはんだバンプ５２が貫通孔３６内に収容されるように薄膜キャパシタ２０を載置し、その上に半導体集積回路素子６０に設けたパッド６１とはんだバンプ５２とが対応するように載置して加熱処理することによって、はんだバンプ５２との溶融接続を行う。
この時、半導体集積回路素子６０は、はんだバンプ５２を介してパッケージ基板５０と電気的に接続されると同時に薄膜キャパシタ２０とも溶融したはんだ部分で接続が行なわれるため、薄膜キャパシタ２０が、半導体集積化回路素子６０およびパッケージ基板５０に接触し、この接触により、はんだバンプ５２の溶融後の高さが規定されることになる。
図６参照
図６は、図５において破線の円で囲ったＡにおける電源ライン用はんだバンプ５２1 の状態を示す概略的断面図であり、電源ライン用はんだバンプ５２1 は、開口３２に対応する貫通孔３６においてＰｔ上部電極２６と接続するＣｕ配線層３４と電気的に接続する。
図６は、図５において破線の円で囲ったＡにおける電源ライン用はんだバンプ５２1 の状態を示す概略的断面図であり、電源ライン用はんだバンプ５２1 は、開口３２に対応する貫通孔３６においてＰｔ上部電極２６と接続するＣｕ配線層３４と電気的に接続する。
図７参照
図７は、図５において破線の円で囲ったＢにおける接地ライン用はんだバンプ５２2 の状態を示す概略的断面図であり、接地ライン用はんだバンプ５２2 は、開口３１に対応する貫通孔３６においてＰｔ下部電極２４と接続するＣｕ配線層３４と電気的に接続する。
図７は、図５において破線の円で囲ったＢにおける接地ライン用はんだバンプ５２2 の状態を示す概略的断面図であり、接地ライン用はんだバンプ５２2 は、開口３１に対応する貫通孔３６においてＰｔ下部電極２４と接続するＣｕ配線層３４と電気的に接続する。
図８参照
図８は、図５において破線の円で囲ったＣにおける信号ライン用はんだバンプ５２3 の状態を示す概略的断面図であり、信号ライン用はんだバンプ５２3 は、Ｃｕ配線層３４を除去した貫通孔３６に収容され、Ｐｔ上部電極２６或いはＰｔ下部電極２４からは絶縁される。
図８は、図５において破線の円で囲ったＣにおける信号ライン用はんだバンプ５２3 の状態を示す概略的断面図であり、信号ライン用はんだバンプ５２3 は、Ｃｕ配線層３４を除去した貫通孔３６に収容され、Ｐｔ上部電極２６或いはＰｔ下部電極２４からは絶縁される。
この様に、本発明の実施例１においては薄膜キャパシタ２０を支持する単結晶シリコン基板２１にパッケージ基板４０に設けたはんだバンプ５２の位置に対応する部分をくり貫いた貫通孔３６を設けているので、スルービアを必要とすることなく半導体集積回路素子５０とデカップリングキャパシタを最短距離で実装することができる。
また、本発明の実施例１においては、単結晶シリコン基板２１自体は電気的接続に一切関与しないので、インターポーザ型薄膜キャパシタにおいて必須の工程であった、シリコンビア間の絶縁化処理は不要となり、製造工程が簡素化され、低コスト化が可能になる。
次に、図９を参照して、本発明の実施例２の薄膜キャパシタを説明するが、この場合には、ＢＳＴ膜の成膜方法が異なるだけであり、他の工程は上記の実施例１と全く同様であるのでＢＳＴ膜の成膜工程のみを説明する。
図９参照
まず、上記の実施例１と全く同様に、単結晶シリコン基板２１上にＳｉＯ2 膜２２を形成したのち、ＴｉＯ2 膜２３及びＰｔ下部電極２４を順次成膜する。
図９参照
まず、上記の実施例１と全く同様に、単結晶シリコン基板２１上にＳｉＯ2 膜２２を形成したのち、ＴｉＯ2 膜２３及びＰｔ下部電極２４を順次成膜する。
次いで、ゾル・ゲル法を用いて、アルコキシドからなる出発溶液をスピンコート法によって、２０００ｒｐｍの回転速度で３０秒間回転塗布することによって厚さが、例えば、１００ｎｍのＢＳＴゲル膜３７を形成したのち、４００℃で１０分間の仮焼成及び７００℃で１０分間の本焼成を順次行いＢＳＴゲル膜３７を結晶化させて、ＢＳＴ膜３８を形成する。
この場合のＢＳＴ膜３８の比誘電率３００であり、損失は２％以下であった。
以降は、再び、実施例１と同じ工程を行うことによって薄膜キャパシタが得られる。
この場合のＢＳＴ膜３８の比誘電率３００であり、損失は２％以下であった。
以降は、再び、実施例１と同じ工程を行うことによって薄膜キャパシタが得られる。
このように、誘電体膜の製造方法はスパッタリング法に限られるものではなく、ゾル・ゲル法を用いてもスパッタリング法と同様の特性を有する薄膜キャパシタを構成することができる。
次に、図１０を参照して、本発明の実施例３の薄膜キャパシタを説明するが、この場合には、誘電体膜をＢＳＴ膜からＰＺＴ膜に変更しただけであるので、誘電体膜の製造工程のみを説明する。
図１０参照
まず、上記の実施例１と全く同様に、単結晶シリコン基板２１上にＳｉＯ2 膜２２を形成したのち、ＴｉＯ2 膜２３及びＰｔ下部電極２４を順次成膜する。
図１０参照
まず、上記の実施例１と全く同様に、単結晶シリコン基板２１上にＳｉＯ2 膜２２を形成したのち、ＴｉＯ2 膜２３及びＰｔ下部電極２４を順次成膜する。
次いで、スパッタリング法を用いて厚さが、例えば、１００ｎｍのＰＺＴ〔Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 〕膜３９を成膜する。
この場合の成膜条件は、例えば、基板温度２００℃、ガス圧力０．５Ｐａ、雰囲気ガス組成Ａｒ／Ｏ2 ＝９／１、印加電力１２０Ｗで６０分間成膜を行った。
この場合のＰＺＴ膜３９の比誘電率２００であった。
以降は、再び、実施例１と同じ工程を行うことによって薄膜キャパシタが得られる。
この場合の成膜条件は、例えば、基板温度２００℃、ガス圧力０．５Ｐａ、雰囲気ガス組成Ａｒ／Ｏ2 ＝９／１、印加電力１２０Ｗで６０分間成膜を行った。
この場合のＰＺＴ膜３９の比誘電率２００であった。
以降は、再び、実施例１と同じ工程を行うことによって薄膜キャパシタが得られる。
このように、ＰＺＴ膜を用いることによって、ＢＳＴ膜とは異なったキャパシタンスを有する薄膜キャパシタを構成することができ、また、比誘電率もＰＺＴ膜３９を構成する原子組成比を変えることによって調整することが可能である。
次に、図１１を参照して、本発明の実施例４の薄膜キャパシタを説明するが、この場合には、絶縁樹脂層をエポキシ樹脂から感光性ベンゾシクロブテン（ＢＣＢ）樹脂に変更しただけであるので、絶縁樹脂層の製造工程のみを説明する。
図１１参照
まず、上記の実施例１と全く同様に、単結晶シリコン基板２１上にＳｉＯ2 膜２２を形成したのち、ＴｉＯ2 膜２３、Ｐｔ下部電極２４、ＢＳＴ膜２５、及び、Ｐｔ上部電極２６を順次形成したのち、所定のパターニングを行う。
図１１参照
まず、上記の実施例１と全く同様に、単結晶シリコン基板２１上にＳｉＯ2 膜２２を形成したのち、ＴｉＯ2 膜２３、Ｐｔ下部電極２４、ＢＳＴ膜２５、及び、Ｐｔ上部電極２６を順次形成したのち、所定のパターニングを行う。
次いで、ＢＣＢワニスをスピンコート法によって、例えば、２０００ｒｐｍの回転速度で３０秒間回転塗布することによって４．５μｍの厚さに成膜したのち、７０℃でプリベークし、次いで、露光・現像工程を経て、２６０℃で本ベークを行って３μｍ厚のＢＣＢ樹脂膜４０を形成する。
以降は、再び、実施例１と同じ工程を行うことによって薄膜キャパシタが得られる。
以降は、再び、実施例１と同じ工程を行うことによって薄膜キャパシタが得られる。
但し、ＢＣＢ樹脂はＳｉを含有しているので、露光・現像工程を経て本ベークを行ったの後にも、除去領域の表面にＳｉを含んだ残渣が残るので、この残渣をドライエッチングによって除去する工程が必要になる。
このように、本発明の実施例４においては、絶縁樹脂層として感光性ＢＣＢ樹脂を用いているので、エポキシ樹脂を用いた場合に比べて耐湿性を向上することができる。
次に、図１２を参照して、本発明の実施例５の薄膜キャパシタを説明するが、この場合には、上部電極材料と変更するとともに、絶縁樹脂層をエポキシ樹脂から感光性ポリイミド樹脂に変更しただけであるので、上部電極及び絶縁樹脂層の製造工程のみを説明する。 図１２参照
まず、上記の実施例１と全く同様に、単結晶シリコン基板２１上にＳｉＯ2 膜２２を形成したのち、ＴｉＯ2 膜２３、Ｐｔ下部電極２４、及び、ＢＳＴ膜２５を順次形成する。
まず、上記の実施例１と全く同様に、単結晶シリコン基板２１上にＳｉＯ2 膜２２を形成したのち、ＴｉＯ2 膜２３、Ｐｔ下部電極２４、及び、ＢＳＴ膜２５を順次形成する。
次いで、スパッタリング法を用いて上部電極となる厚さが、例えば、５０ｎｍのＩｒＯ2 膜４１及び厚さが、例えば、１００ｎｍのＡｕ膜４２を順次成膜したのち、実施例１と同様にパターニングして開口を形成する。
次いで、ポリイミドからの脱水および脱ガスによるキャパシタ特性劣化をバリアするために、耐還元性保護膜４３として、厚さが、例えば、１００ｎｍのＡｌ2 Ｏ3 膜をスパッタリング法によって成膜する。
この場合の成膜条件は、基板温度８０℃、ＲＦパワー５００Ｗ、ガス圧力０．１Ｐａ、雰囲気ガス組成Ａｒ／Ｏ2 ＝５／１であり、２．６ｇ／ｃｍ3 の膜密度を有するＡｌ2 Ｏ3 膜が得られた。
この場合の成膜条件は、基板温度８０℃、ＲＦパワー５００Ｗ、ガス圧力０．１Ｐａ、雰囲気ガス組成Ａｒ／Ｏ2 ＝５／１であり、２．６ｇ／ｃｍ3 の膜密度を有するＡｌ2 Ｏ3 膜が得られた。
次いで、感光性ポリイミドワニスをスピンコート塗布し、露光／現像および４００℃のベークを行うことによって厚さが、例えば、３μｍのポリイミド樹脂膜４４を形成し、次いで、ポリイミド樹脂膜４４をマスクとして露出している耐還元性保護膜４３をＡｒイオンミリング法によって除去する。
以降は、再び、実施例１と同じ工程を行うことによって薄膜キャパシタが得られる。
以降は、再び、実施例１と同じ工程を行うことによって薄膜キャパシタが得られる。
このように、本発明の実施例５においては絶縁樹脂層として薄膜キャパシタの支持基板となるＳｉと熱膨張係数が同程度のポリイミドを用いているのでデカップリングキャパシタが支持基板から剥離することを防止することができる。
但し、上述のように、ポリイミド樹脂は熱硬化の際に、脱水縮合反応によって水分を放出するので、耐還元性保護膜４３が必要になる。
但し、上述のように、ポリイミド樹脂は熱硬化の際に、脱水縮合反応によって水分を放出するので、耐還元性保護膜４３が必要になる。
次に、図１３を参照して、本発明の実施例６の薄膜キャパシタを説明するが、この場合には、実施例５における耐還元性保護膜をＡｌ2 Ｏ3 膜からアモルファスＢＳＴ薄膜に変更しただけであるので、絶縁樹脂層の製造工程のみを説明する。
図１３参照
まず、上記の実施例５と全く同様に、単結晶シリコン基板２１上にＳｉＯ2 膜２２を形成したのち、ＴｉＯ2 膜２３、Ｐｔ下部電極２４、ＢＳＴ膜２５、ＩｒＯ2 膜４１、及び、Ａｕ膜５２を順次成膜したのち、実施例１と同様にパターニングして開口２７，２８を形成する。
図１３参照
まず、上記の実施例５と全く同様に、単結晶シリコン基板２１上にＳｉＯ2 膜２２を形成したのち、ＴｉＯ2 膜２３、Ｐｔ下部電極２４、ＢＳＴ膜２５、ＩｒＯ2 膜４１、及び、Ａｕ膜５２を順次成膜したのち、実施例１と同様にパターニングして開口２７，２８を形成する。
次いで、耐還元性保護膜４５として、厚さが、例えば、１００ｎｍのアモルファスＢＳＴ薄膜をスパッタリング法によって成膜する。
この場合の成膜条件は、室温において、ＲＦパワー６００Ｗ、ガス圧力０．２Ｐａ、雰囲気ガス組成Ａｒ／Ｏ2 ＝８／１であり、低温で成膜を行なうことにより、ＢＳＴは結晶化せず、アモルファス状態になる。
この場合の成膜条件は、室温において、ＲＦパワー６００Ｗ、ガス圧力０．２Ｐａ、雰囲気ガス組成Ａｒ／Ｏ2 ＝８／１であり、低温で成膜を行なうことにより、ＢＳＴは結晶化せず、アモルファス状態になる。
次いで、実施例５と同様に感光性ポリイミドワニスをスピンコート塗布し、露光／現像および４００℃のベークを行うことによって厚さが、例えば、３μｍのポリイミド樹脂膜４４を形成し、次いで、ポリイミド樹脂膜４４をマスクとして露出している耐還元性保護膜４５をＡｒイオンミリング法によって除去する。
以降は、再び、実施例１と同じ工程を行うことによって薄膜キャパシタが得られる。
以降は、再び、実施例１と同じ工程を行うことによって薄膜キャパシタが得られる。
このように、本発明の実施例６においては耐還元性保護膜４５として、デカップリングキャパシタを構成する誘電体膜と同じＢＳＴを用いているので同じ成膜装置を用いて成膜することが可能になるとともに、膜密着性が良好になり、且つ、熱膨張係数が同じであるため機械的ストレスを受けにくくなる特性劣化を抑制することができる。
次に、図１４及び図１５を参照して、本発明の実施例７の薄膜キャパシタを説明するが、この場合には、貫通孔を形成するための凹部の形成手段が異なるだけでその他の構成は実施例１と全く同様であるので、貫通孔の形成工程のみを説明する。
図１４参照
まず、上記の実施例１と全く同様に、単結晶シリコン基板２１上にＳｉＯ2 膜２２を形成したのち、ＴｉＯ2 膜２３、Ｐｔ下部電極２４、ＢＳＴ膜２５、及び、Ｐｔ上部電極２６を順次成膜したのち、所定のパターニングを行って開口を形成し、次いで、感光性エポキシ樹脂を用いて絶縁樹脂層を形成したのち、所定パターンのＣｕ配線層３４を形成する。
図１４参照
まず、上記の実施例１と全く同様に、単結晶シリコン基板２１上にＳｉＯ2 膜２２を形成したのち、ＴｉＯ2 膜２３、Ｐｔ下部電極２４、ＢＳＴ膜２５、及び、Ｐｔ上部電極２６を順次成膜したのち、所定のパターニングを行って開口を形成し、次いで、感光性エポキシ樹脂を用いて絶縁樹脂層を形成したのち、所定パターンのＣｕ配線層３４を形成する。
次いで、フォトリソグラフィ法によりレジストマスク（図示を省略）を形成した後、ＳＦ6 ＋Ｃ4 Ｆ8 混合ガスを用いたＩＣＰドライエッチングによって、貫通孔を形成するための凹部４６を形成する。
この場合、エッチングが等方性エッチングとなるようにエッチング条件を設定する。
この場合、エッチングが等方性エッチングとなるようにエッチング条件を設定する。
次いで、実施例１と同様に単結晶シリコン基板２１の背面を研磨することによって単結晶シリコン基板２１自体の厚さを３０〜５０μｍ、例えば、３０μｍになるように薄層化することによって貫通孔４７を形成する。
図１５参照
図１５は、本発明の実施例７の薄膜キャパシタとパッケージ基板の接続状態を示す概略的構成図であり、薄膜キャパシタを実装する際に、パッケージ基板５０のはんだバンプ５２との接続クリアランスを確保することができる。
図１５は、本発明の実施例７の薄膜キャパシタとパッケージ基板の接続状態を示す概略的構成図であり、薄膜キャパシタを実装する際に、パッケージ基板５０のはんだバンプ５２との接続クリアランスを確保することができる。
次に、図１６を参照して、本発明の実施例８の薄膜キャパシタを説明するが、この場合には、Ｃｕ配線層を利用してスパイラルインダクタを構成した以外は上記の実施例１と全く同様であるので、スパイラルインダクタの形成工程のみを説明する。
図１６参照
まず、上記の実施例１と全く同様に、単結晶シリコン基板上にＳｉＯ2 膜を形成したのち、ＴｉＯ2 膜、Ｐｔ下部電極、ＢＳＴ膜、及び、Ｐｔ上部電極を順次成膜したのち、所定のパターニングを行って開口を形成し、次いで、感光性エポキシ樹脂を用いて絶縁樹脂層を形成したのち、Ｃｕ層を堆積させる。
図１６参照
まず、上記の実施例１と全く同様に、単結晶シリコン基板上にＳｉＯ2 膜を形成したのち、ＴｉＯ2 膜、Ｐｔ下部電極、ＢＳＴ膜、及び、Ｐｔ上部電極を順次成膜したのち、所定のパターニングを行って開口を形成し、次いで、感光性エポキシ樹脂を用いて絶縁樹脂層を形成したのち、Ｃｕ層を堆積させる。
次いで、フォトリソグラフィ法によりレジストマスク（図示を省略）を形成した後、ドライエッチングを施すことによって、Ｐｔ下部電極と接続するＣｕ配線層３４、及び、Ｐｔ上部電極と接続するＣｕ配線層３４を形成すると同時に、Ｐｔ上部電極と接続するＣｕ配線層３４中にスパイラルインダクタ４８を形成する。
以降は、再び、実施例１と同じ工程を行うことによってインダクタ付きの薄膜キャパシタが得られる。
以降は、再び、実施例１と同じ工程を行うことによってインダクタ付きの薄膜キャパシタが得られる。
このように、本発明の実施例８においては、デカップリングコンデンサに直列にスパイラルインダクタ４８を接続しているので、負荷インピーダンスを使用する半導体集積回路素子等の特性に応じて任意の値に調整することができる。
次に、図１７を参照して、本発明の実施例９の薄膜キャパシタを説明するが、この場合には、引出しビアを利用して通常の形状のスパイラルインダクタを構成した以外は上記の実施例１と全く同様であるので、スパイラルインダクタの形成工程のみを説明する。
なお、図１７の上図はスパイラルインダクタの概略的平面図であり、図１７の下図は上図におけるＡ−Ａ′、Ｂ−Ｂ′、及び、Ｃ−Ｃ′を結ぶ一点鎖線に沿った断面図である。
なお、図１７の上図はスパイラルインダクタの概略的平面図であり、図１７の下図は上図におけるＡ−Ａ′、Ｂ−Ｂ′、及び、Ｃ−Ｃ′を結ぶ一点鎖線に沿った断面図である。
図１７参照
まず、上記の実施例１と全く同様に、単結晶シリコン基板上にＳｉＯ2 膜を形成したのち、ＴｉＯ2 膜、Ｐｔ下部電極、ＢＳＴ膜、及び、Ｐｔ上部電極を順次成膜したのち、所定のパターニングを行って開口を形成し、次いで、感光性エポキシ樹脂を用いて絶縁樹脂層を形成したのち、Ｃｕ層を堆積させる。
まず、上記の実施例１と全く同様に、単結晶シリコン基板上にＳｉＯ2 膜を形成したのち、ＴｉＯ2 膜、Ｐｔ下部電極、ＢＳＴ膜、及び、Ｐｔ上部電極を順次成膜したのち、所定のパターニングを行って開口を形成し、次いで、感光性エポキシ樹脂を用いて絶縁樹脂層を形成したのち、Ｃｕ層を堆積させる。
次いで、フォトリソグラフィ法によりレジストマスク（図示を省略）を形成した後、ドライエッチングを施すことによって、Ｐｔ下部電極と接続するＣｕ配線層３４、及び、Ｐｔ上部電極と接続するＣｕ配線層３４を形成すると同時に、Ｐｔ上部電極と接続するＣｕ配線層３４の一端と接続するスパイラルインダクタ５５を形成する。
次いで、再び、感光性エポキシ樹脂からなるエポキシワニスをスピンコート法で塗布したのち、プリベーク工程、露光・現像工程、本ベーク工程を経てスパイラルインダクタ５５の中心部に対する開口部を有するとともにＣｕ配線層３４の他端に対する開口部を有するエポキシ樹脂膜５６を形成する。
なお、この露光・現像工程において、開口３０，３１におけるエポキシ樹脂膜を除去しておく。
なお、この露光・現像工程において、開口３０，３１におけるエポキシ樹脂膜を除去しておく。
次いで、スパッタリング法を用いて、全面にＣｕ層を成膜したのち、フォトリソグラフィ法により形成したレジストマスクを用いてドライエッチングを施すことによって、スパイラルインダクタ５５の中心部とＣｕ配線層３４の他端に接続する配線層５７を形成する。
以降は、再び、実施例１と同じ工程を行うことによってインダクタ付きの薄膜キャパシタが得られる。
以降は、再び、実施例１と同じ工程を行うことによってインダクタ付きの薄膜キャパシタが得られる。
このように、本発明の実施例９においては、２層エポキシ樹脂膜２９，５６を用いることによって、通常の形状を有するスパイラルインダクタ５５を構成することができ、スパイラルインダクタ４８のインダクタンスの設定が容易になる。
以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載した条件・構成に限られるものではなく、各種の変更が可能であり、例えば、各実施例に記載した薄膜キャパシタにおいては支持基板として単結晶シリコン基板を用いているが、単結晶シリコン基板に限られるものではなく、よりリジッド（硬質）で耐熱性に優れた石英ガラス基板或いはサファイア基板を用いても良いものである。
また、上記の各実施例においてはデカップリングキャパシタを構成する誘電体層として、ＢＳＴ膜或いはＰＺＴ膜を用いているが、ＢＳＴ膜或いはＰＺＴ膜に限られるものではなく、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ、或いは、Ｎｂの内の少なくとも１つを含む複合酸化物を用いても良いものである。
また、誘電体層の成膜方法は、スパッタリング法或いはゾル・ゲル法に限られるものではなく、有機金属気相成長法（ＭＯＣＶＤ法）を用いても良いものである。
また、上記の各実施例においては上部電極或いは下部電極として、Ｐｔ、ＩｒＯ2 ／Ａｕ等を用いているが、これらの材料に限られるものではなく、Ｃｒ、Ｗ、Ｐｄ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、或いは、Ｐｔ酸化物等を用いても良いものである。
また、上記の各実施例においては絶縁樹脂層として、エポキシ樹脂、ＢＣＢ樹脂、或いは、ポリイミド樹脂を用いているが、これらの材料に限られるものではなく、ビスマレイミド・トリアジン（ＢＴ）樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、アクリル樹脂、或いは、ジアリルフタレート樹脂を用いても良いものである。
また、上記の各実施例においては、電源ライン用はんだバンプをＰｔ上部電極に接続するＣｕ配線層に溶融接続し、接地ライン用はんだバンプをＰｔ下部電極に接続するＣｕ配線層に溶融接続しているが、反対に、電源ライン用はんだバンプをＰｔ下部電極に接続するＣｕ配線層に溶融接続し、接地ライン用はんだバンプをＰｔ上部電極に接続するＣｕ配線層に溶融接続しても良いことはいうまでもない。
ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照
（付記１） 半導体集積回路素子１１を実装し電気的に接続するパッケージ基板９に設けたはんだバンプ１０位置に対応する部分をくり貫いた貫通孔８を有する支持基板上に設けたキャパシタを、誘電体層４と、前記誘電体層４を挟持する上部電極５及び下部電極３によって構成するとともに、前記上部電極５及び下部電極３と電気的に接続され、且つ、前記はんだバンプ１０の一部と電気的に接続される配線層７を前記上部電極５及び下部電極３と異なる材料で構成したことを特徴とする薄膜キャパシタ。
（付記２） 上記配線層７を用いて、少なくとも１つのスパイラルインダクタを形成し、前記スパイラルインダクタが上記上部電極５もしくは下部電極３と電気的に接続されていることを特徴とする付記１記載の薄膜キャパシタ。
（付記３） 上記支持基板が、シリコン、石英ガラス、或いは、サファイアのいずれかからなることを特徴とする付記１または２に記載の薄膜キャパシタ。
（付記４） 上記誘電体層４を、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ、或いは、Ｎｂの内の少なくとも１つを含む複合酸化物からなることを特徴とする付記１乃至３のいずれか１に記載の薄膜キャパシタ。
（付記５） 上記上部電極５及び下部電極３を、Ａｕ、Ｃｒ、Ｗ、Ｐｔ、Ｐｄ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物、或いは、Ｐｔ酸化物のうちのいずれかからなることを特徴とする付記１乃至４のいずれか１に記載の薄膜キャパシタ。
（付記６） 上記配線層７を絶縁樹脂層６を介して設けるとともに、絶縁樹脂層６がポリイミド樹脂、エポキシ樹脂、ビスマレイミド・トリアジン樹脂、ポリテトラフルオロエチレン樹脂、ベンゾシクロブテン樹脂、アクリル樹脂、或いは、ジアリルフタレート樹脂の内のいずれかからなることを特徴とする付記１乃至５のいずれか１に記載の薄膜キャパシタ。
（付記７） 上記誘電体層４、前記誘電体層４を挟持する上部電極５及び下部電極３と、上記絶縁樹脂層６との間に非導電性無機質材料からなる保護層を挿入することを特徴とする付記６記載の薄膜キャパシタ。
（付記８） 上記保護膜として、上記誘電体層４を構成する元素と同一元素の金属酸化物材料からなる非晶質膜を用いたことを特徴とする付記７記載の薄膜キャパシタ。
（付記９） 支持基板２上に下部電極３、誘電体層４、及び、上部電極５を順次積層したのち、はんだバンプ１０用貫通孔８に対応するとともに、前記貫通孔８より大径の開口を形成する工程、絶縁樹脂層６を介して前記上部電極５及び下部電極３と電気的に接続される配線層７を形成する工程、前記配線層７の前記開口に対応する位置に、前記貫通孔８に対応する開口を形成する工程、前記配線層７に設けた開口を臨むように前記支持基板２をエッチングして凹部を形成する工程、及び、前記支持基板２の裏面から研磨して前記貫通孔８を形成する工程とを少なくとも備えたことを特徴とする薄膜キャパシタ１の製造方法。
（付記１０） 上記配線層７に設けた開口を臨むように支持基板２をエッチングして凹部を形成する工程において、異方性ドライエッチングを用いることを特徴とする付記９記載の薄膜キャパシタの製造方法。
（付記１１） 上記配線層７に設けた開口を臨むように支持基板２をエッチングして凹部を形成する工程において、等方性ドライエッチングを用いることを特徴とする付記９記載の薄膜キャパシタの製造方法。
（付記１２） 付記１または２に記載の薄膜キャパシタ１を、前記薄膜キャパシタ１に設けた貫通孔８を前記パッケージ基板９に設けたはんだバンプ１０が貫通するようにパッケージ基板９上に載置するとともに、前記はんだバンプ１０を用いて半導体集積回路素子１１を実装し電気的に接続したことを特徴とする半導体装置。
（付記１３） 上記パッケージ基板９に設けた電源ライン用はんだバンプ１０が上記上部電極５または下部電極３の一方と電気的に接続されるとともに、前記パッケージ基板９に設けた接地ライン用はんだバンプ１０が前記上部電極５または下部電極３の他方と電気的に接続され、且つ、前記パッケージ基板９に設けた信号ライン用はんだバンプ１０が前記上部電極５及び下部電極３と電気的に接続されないことを特徴とする付記１２記載の半導体装置。
再び、図１参照
（付記１） 半導体集積回路素子１１を実装し電気的に接続するパッケージ基板９に設けたはんだバンプ１０位置に対応する部分をくり貫いた貫通孔８を有する支持基板上に設けたキャパシタを、誘電体層４と、前記誘電体層４を挟持する上部電極５及び下部電極３によって構成するとともに、前記上部電極５及び下部電極３と電気的に接続され、且つ、前記はんだバンプ１０の一部と電気的に接続される配線層７を前記上部電極５及び下部電極３と異なる材料で構成したことを特徴とする薄膜キャパシタ。
（付記２） 上記配線層７を用いて、少なくとも１つのスパイラルインダクタを形成し、前記スパイラルインダクタが上記上部電極５もしくは下部電極３と電気的に接続されていることを特徴とする付記１記載の薄膜キャパシタ。
（付記３） 上記支持基板が、シリコン、石英ガラス、或いは、サファイアのいずれかからなることを特徴とする付記１または２に記載の薄膜キャパシタ。
（付記４） 上記誘電体層４を、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ、或いは、Ｎｂの内の少なくとも１つを含む複合酸化物からなることを特徴とする付記１乃至３のいずれか１に記載の薄膜キャパシタ。
（付記５） 上記上部電極５及び下部電極３を、Ａｕ、Ｃｒ、Ｗ、Ｐｔ、Ｐｄ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物、或いは、Ｐｔ酸化物のうちのいずれかからなることを特徴とする付記１乃至４のいずれか１に記載の薄膜キャパシタ。
（付記６） 上記配線層７を絶縁樹脂層６を介して設けるとともに、絶縁樹脂層６がポリイミド樹脂、エポキシ樹脂、ビスマレイミド・トリアジン樹脂、ポリテトラフルオロエチレン樹脂、ベンゾシクロブテン樹脂、アクリル樹脂、或いは、ジアリルフタレート樹脂の内のいずれかからなることを特徴とする付記１乃至５のいずれか１に記載の薄膜キャパシタ。
（付記７） 上記誘電体層４、前記誘電体層４を挟持する上部電極５及び下部電極３と、上記絶縁樹脂層６との間に非導電性無機質材料からなる保護層を挿入することを特徴とする付記６記載の薄膜キャパシタ。
（付記８） 上記保護膜として、上記誘電体層４を構成する元素と同一元素の金属酸化物材料からなる非晶質膜を用いたことを特徴とする付記７記載の薄膜キャパシタ。
（付記９） 支持基板２上に下部電極３、誘電体層４、及び、上部電極５を順次積層したのち、はんだバンプ１０用貫通孔８に対応するとともに、前記貫通孔８より大径の開口を形成する工程、絶縁樹脂層６を介して前記上部電極５及び下部電極３と電気的に接続される配線層７を形成する工程、前記配線層７の前記開口に対応する位置に、前記貫通孔８に対応する開口を形成する工程、前記配線層７に設けた開口を臨むように前記支持基板２をエッチングして凹部を形成する工程、及び、前記支持基板２の裏面から研磨して前記貫通孔８を形成する工程とを少なくとも備えたことを特徴とする薄膜キャパシタ１の製造方法。
（付記１０） 上記配線層７に設けた開口を臨むように支持基板２をエッチングして凹部を形成する工程において、異方性ドライエッチングを用いることを特徴とする付記９記載の薄膜キャパシタの製造方法。
（付記１１） 上記配線層７に設けた開口を臨むように支持基板２をエッチングして凹部を形成する工程において、等方性ドライエッチングを用いることを特徴とする付記９記載の薄膜キャパシタの製造方法。
（付記１２） 付記１または２に記載の薄膜キャパシタ１を、前記薄膜キャパシタ１に設けた貫通孔８を前記パッケージ基板９に設けたはんだバンプ１０が貫通するようにパッケージ基板９上に載置するとともに、前記はんだバンプ１０を用いて半導体集積回路素子１１を実装し電気的に接続したことを特徴とする半導体装置。
（付記１３） 上記パッケージ基板９に設けた電源ライン用はんだバンプ１０が上記上部電極５または下部電極３の一方と電気的に接続されるとともに、前記パッケージ基板９に設けた接地ライン用はんだバンプ１０が前記上部電極５または下部電極３の他方と電気的に接続され、且つ、前記パッケージ基板９に設けた信号ライン用はんだバンプ１０が前記上部電極５及び下部電極３と電気的に接続されないことを特徴とする付記１２記載の半導体装置。
本発明の活用例としては、半導体集積回路素子の高周波領域（ＧＨｚ帯）での安定動作に寄与するデカップリングキャパシタと半導体集積回路素子を最短距離で実装する際の薄膜キャパシタが典型的である。
１ 薄膜キャパシタ
２ 支持基板
３ 下部電極
４ 誘電体層
５ 上部電極
６ 絶縁樹脂層
７ 配線層
８ 貫通孔
９ パッケージ基板
１０ はんだバンプ
１１ 半導体集積回路素子
２０ 薄膜キャパシタ
２１ 単結晶シリコン基板
２２ ＳｉＯ2 膜
２３ ＴｉＯ2 膜
２４ Ｐｔ下部電極
２５ ＢＳＴ膜
２６ Ｐｔ上部電極
２７ 開口
２８ 開口
２９ エポキシ樹脂膜
３０ 開口
３１ 開口
３２ コンタクトホール
３３ Ｃｕ層
３４ Ｃｕ配線層
３５ 凹部
３６ 貫通孔
３７ ＢＳＴゲル膜
３８ ＢＳＴ膜
３９ ＰＺＴ膜
４０ ＢＣＢ樹脂膜
４１ ＩｒＯ2 膜
４２ Ａｕ膜
４３ 耐還元性保護膜
４４ ポリイミド樹脂膜
４５ 耐還元性保護膜
４６ 凹部
４７ 貫通孔
４８ スパイラルインダクタ
５０ パッケージ基板
５１ パッド
５２ はんだバンプ
５２1 電源ライン用はんだバンプ
５２2 接地ライン用はんだバンプ
５２3 信号ライン用はんだバンプ
５３ ソルダーレジスト
５５ スパイラルインダクタ
５６ エポキシ樹脂膜
５７ 配線層
６０ 半導体集積回路素子
６１ パッド
７０ キャパシタ内蔵インターポーザ
７１ 上面パッド
７２ 下面パッド
８０ 半導体集積回路素子
８１ はんだバンプ
９０ パッケージ基板
９１ はんだバンプ
９２ パッド
１００ 回路配線基板
１０１ パッド
１０２ はんだバンプ
１１０ パッケージ基板
１１１ 凹部
１１２ はんだバンプ
１１３ パッド
２ 支持基板
３ 下部電極
４ 誘電体層
５ 上部電極
６ 絶縁樹脂層
７ 配線層
８ 貫通孔
９ パッケージ基板
１０ はんだバンプ
１１ 半導体集積回路素子
２０ 薄膜キャパシタ
２１ 単結晶シリコン基板
２２ ＳｉＯ2 膜
２３ ＴｉＯ2 膜
２４ Ｐｔ下部電極
２５ ＢＳＴ膜
２６ Ｐｔ上部電極
２７ 開口
２８ 開口
２９ エポキシ樹脂膜
３０ 開口
３１ 開口
３２ コンタクトホール
３３ Ｃｕ層
３４ Ｃｕ配線層
３５ 凹部
３６ 貫通孔
３７ ＢＳＴゲル膜
３８ ＢＳＴ膜
３９ ＰＺＴ膜
４０ ＢＣＢ樹脂膜
４１ ＩｒＯ2 膜
４２ Ａｕ膜
４３ 耐還元性保護膜
４４ ポリイミド樹脂膜
４５ 耐還元性保護膜
４６ 凹部
４７ 貫通孔
４８ スパイラルインダクタ
５０ パッケージ基板
５１ パッド
５２ はんだバンプ
５２1 電源ライン用はんだバンプ
５２2 接地ライン用はんだバンプ
５２3 信号ライン用はんだバンプ
５３ ソルダーレジスト
５５ スパイラルインダクタ
５６ エポキシ樹脂膜
５７ 配線層
６０ 半導体集積回路素子
６１ パッド
７０ キャパシタ内蔵インターポーザ
７１ 上面パッド
７２ 下面パッド
８０ 半導体集積回路素子
８１ はんだバンプ
９０ パッケージ基板
９１ はんだバンプ
９２ パッド
１００ 回路配線基板
１０１ パッド
１０２ はんだバンプ
１１０ パッケージ基板
１１１ 凹部
１１２ はんだバンプ
１１３ パッド
Claims (5)
- 半導体集積回路素子を実装し電気的に接続するパッケージ基板に設けたはんだバンプ位置に対応する部分をくり貫いた貫通孔を有する支持基板上に設けるキャパシタを誘電体層と、前記誘電体層を挟持する上部電極及び下部電極によって構成するとともに、前記上部電極及び下部電極と電気的に接続されるとともに、前記はんだバンプの一部と電気的に接続される配線層を前記上部電極及び下部電極と異なる材料で構成することを特徴とする薄膜キャパシタ。
- 上記配線層を用いて、少なくとも１つのスパイラルインダクタを形成し、前記スパイラルインダクタが上記上部電極もしくは下部電極と電気的に接続されていることを特徴とする請求項１記載の薄膜キャパシタ。
- 基板上に下部電極、誘電体層、及び、上部電極を順次積層したのち、はんだバンプ用貫通孔に対応するとともに、前記貫通孔より大径の開口を形成する工程、絶縁樹脂層を介して前記上部電極及び下部電極と電気的に接続される配線層を形成する工程、前記配線層の前記開口に対応する位置に、前記貫通孔に対応する開口を形成する工程、前記配線層に設けた開口を臨むように前記基板をエッチングして凹部を形成する工程、及び、前記基板の裏面から研磨して前記貫通孔を形成する工程とを少なくとも備えたことを特徴とする薄膜キャパシタの製造方法。
- 請求項１または２に記載の薄膜キャパシタを、前記薄膜キャパシタに設けた貫通孔を前記パッケージ基板に設けたはんだバンプが貫通するようにパッケージ基板上に載置するとともに、前記はんだバンプを用いて半導体集積回路素子を実装し電気的に接続したことを特徴とする半導体装置。
- 上記パッケージ基板に設けた電源ライン用はんだバンプが上記上部電極または下部電極の一方と電気的に接続されるとともに、前記パッケージ基板に設けた接地ライン用はんだバンプが前記上部電極または下部電極の他方と電気的に接続され、且つ、前記パッケージ基板に設けた信号ライン用はんだバンプが前記上部電極及び下部電極と電気的に接続されないことを特徴とする請求項４記載の半導体装置。
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- 2004-11-19 JP JP2004335454A patent/JP4864313B2/ja not_active Expired - Fee Related
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