JP2006120896A - 半導体ウエハ、半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】前工程後の半導体デバイスの高周波特性と後工程後の半導体デバイスの高周波特性との差を減少することができると共に、完成品の電気特性等の信頼性を維持することができる半導体ウエハ等を提供する。
【解決手段】半導体ウエハは、スクライブライン領域６０により区画された素子形成領域５０を有している。そして、ＴＥＧとして利用可能な素子およびＴＥＧ用パッド８は、素子形成領域５０内に形成されている。
【選択図】図３

Description

この発明は、半導体ウエハ、半導体装置および半導体装置の製造方法に係る発明であり、特に、ＴＥＧを有する半導体ウエハ、半導体装置および半導体装置の製造方法に関するものである。

半導体デバイスの製造工程は、一般に、前工程と後工程とに分けられる。

前工程とは、結晶成長、リソグラフィ工程、エッチング工程、絶縁物堆積、金属蒸着等のプロセスを繰り返し行うことにより、基板上に素子群を形成する工程のことである。また、後工程とは、上記において素子群が形成された基板をチップ化、ワイヤボンディング、樹脂封止等することにより、最終製品を形成する工程である。

高周波特性を有するチップを実現するためには、例えば所定の高周波特性を実現できるＳＯＩデバイスを採用することに加え、ワイヤボンディングなどのパッケージ設計も重要となる。たとえば、ワイヤが長くなると高周波特性が劣化する。

当該ワイヤの長さを短くする方法として、スクライブラインの幅をなるべく狭くする方法が考えられる。つまり、素子形成領域の外周に配設されるパッドと、リードフレームとの間に介在するスクライブラインの幅を削減できれば、リードフレームとチップとの間の距離をより短くすることができる。よって、上記パッドとリードフレームとを接続するワイヤの長さを短くすることができる。

しかし、スクライブライン上には、複数のＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）等を配設する必要がある。したがって、スクライブラインの幅を狭くすることには、限界がある。

ところで、実際に半導体素子や配線等が配設される素子形成領域内に、ＴＥＧを配設すれば、スクライブラインの幅は、より狭くすることは可能である（特許文献１）。

特開２００２−３１３８６４号公報（第１図）

しかし、特許文献１に開示されている技術では、ＴＥＧと接続されるＴＥＧ用パッドは、スクライブライン領域に形成されている。

ところで、通常、半導体素子や配線等が形成される素子形成領域と、スクライブライン領域との境界において、配線パターン膜が形成されている。

当該配線パターン膜は、素子形成領域内に形成されている半導体素子等が、外部からの諸要因に対して影響を受けることがないようにするために、形成されている。つまり、素子形成領域内に形成される半導体素子等の電気特性等の信頼性を保持するために、当該配線パターン膜は形成される。

配線パターン膜は、上記素子形成領域を囲繞するように形成されている。また、配線パターン膜は、チップの下層から上層に渡って形成されている。

したがって、特許文献１に開示されているように、素子形成領域内にＴＥＧを形成し、素子形成領域外のスクライブライン領域上にＴＥＧ用パッドが配設されると、当該ＴＥＧとＴＥＧ用パッドとを接続する配線は、上記配線パターン膜を横切ることになる。

このように、配線パターン膜に隙間が生じると、当該隙間付近のチップに亀裂が発生する可能性が高くなる。また、当該隙間から水分が素子形成領域内に浸透していき、配線等が腐食したり、電気特性が劣化する等の問題が生じてしまう。つまり、半導体素子等の電気特性等の信頼性を維持することができなくなる。

そこで、この発明は、前工程後の半導体デバイスの高周波特性と後工程後の半導体デバイスの高周波特性との差を減少するために、ワイヤ長を短くすることができると共に、完成品の電気特性等の信頼性を維持することができる、半導体ウエハ、半導体装置および半導体装置の製造方法を提供することを目的とする。

上記の目的を達成するために、本発明に係る請求項１に記載の半導体ウエハは、スクライブライン領域により区画された、素子が形成される複数の素子形成領域を有する半導体ウエハであって、前記半導体ウエハ上に積層される多層の層間絶縁膜と、前記半導体ウエハ上において、または前記層間絶縁膜のいずれかの層間内において、前記素子形成領域の所定の位置に配設されるＴＥＧとして利用可能な素子と、前記半導体ウエハ上おいて、または前記層間絶縁膜のいずれかの層間内において、前記素子形成領域の所定の位置に配設され、前記ＴＥＧとして利用可能な素子と接続されるＴＥＧ用パッドとを、備えている。

また、請求項２に記載の半導体装置は、素子が形成される素子形成領域と、当該素子形成領域の周辺に存する所定の幅の余剰領域とを有する半導体基板と、前記半導体基板上に積層される多層の層間絶縁膜と、前記半導体基板上において、または前記層間絶縁膜のいずれかの層間内において、前記素子形成領域の所定の位置に配設されるＴＥＧとして利用可能な素子と、前記半導体基板上おいて、または前記層間絶縁膜のいずれかの層間内において、前記素子形成領域の所定の位置に配設され、前記ＴＥＧとして利用可能な素子と接続されるＴＥＧ用パッドとを、備えている。

また、請求項３に記載の半導体ウエハは、スクライブライン領域により区画された、素子が形成される複数の素子形成領域を有する半導体ウエハであって、前記半導体ウエハ上に積層される多層の層間絶縁膜と、前記半導体ウエハ上において、または前記層間絶縁膜のいずれかの層間内において、前記素子形成領域の所定の位置に配設されると伴に、パッドが接続されていない、ＴＥＧとして利用可能な素子とを、備えている。

また、請求項４に記載の半導体装置は、素子が形成される素子形成領域と、当該素子形成領域の周辺に存する所定の幅の余剰領域とを有する半導体基板と、前記半導体基板上に積層される多層の層間絶縁膜と、前記半導体基板上において、または前記層間絶縁膜のいずれかの層間内において、前記素子形成領域の所定の位置に配設されると伴に、パッドが接続されていないＴＥＧとして利用可能な素子とを、備えている。

また、請求項６に記載の半導体装置の製造方法は、（ａ）スクライブライン領域により区画された、素子が形成される複数の素子形成領域を有する半導体ウエハを用意する工程と、（ｂ）前記半導体ウエハ上に、層間絶縁膜を形成する工程と、（ｃ）前記半導体ウエハ上または前記層間絶縁膜の所定の位置に、前記素子形成領域内にＴＥＧを形成する工程と、（ｄ）前記ＴＥＧを使用して電気試験を行う工程と、（ｅ）前記工程（ｄ）後に、前記ＴＥＧの少なくとも一部を利用して、回路を構成する工程とを、備えている。

本発明の請求項１ないし請求項４に記載の半導体ウエハ等は、スクライブライン領域でなく、素子形成領域にＴＥＧとして利用可能な素子およびＴＥＧ用パッドが配設されているので、スクライブライン領域をより狭くすることができる。したがって、アセンブリ工程において、チップと外部のリードフレームとを接続するワイヤの長さを短くすることができる。これにより、ワイヤの長さに依存するチップの高周波特性の劣化を抑制することができる。また、ＴＥＧとして利用可能な素子とＴＥＧ用パッドとは、素子形成領域に形成されているので、素子形成領域とスクライブライン領域との境界に存する配線パターン膜に隙間を生じさせる必要もなくなる。したがって、素子形成領域内に形成される各素子の信頼性を維持することができる。

本発明の請求項６に記載の半導体装置の製造方法は、素子領域内にＴＥＧを形成する工程と、当該ＴＥＧを使用して電気試験を行う工程と、当該電気試験後にＴＥＧを利用して回路を構成する工程とを、備えているので、素子領域内に形成されたＴＥＧを実際の回路の一部として再利用できる。したがって、ＴＥＧを再利用する分、回路構成の簡略化を図ることができる。

以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。

＜実施の形態１＞
図１は、半導体素子が形成された半導体ウエハの一部を示す上面図である。

図１に示すように、半導体ウエハ１００は、スクライブライン領域６０により、素子形成領域５０が区画されている。

ここで、素子形成領域５０には、配線、トランジスタ、抵抗等の素子が形成される領域である。これらの素子を使用して最終製品は駆動することになる。また、スクライブライン領域６０は、ダイシングカットが行われる領域であり、例えば、図１に示す点線に沿って、カット（チップ化）される。

図２は、ダイシングカットが施された、１チップを示す平面図である。

図２に示すように、１チップは、上記素子形成領域５０と、チップ化された後に残存するスクライブライン領域（余剰領域）６０ａとで構成されている。

図２に示すように、チップの最上面には、複数のパッド７０が配設されている。また、チップの内部には、ＴＥＧとして利用可能な素子（以下、単にＴＥＧと称する）８０が形成されている。

ここで、本実施の形態においては、ＴＥＧ８０は、図２に示すように、トランジスタ構造を有している。また、ＴＥＧ８０は、チップ内部に形成されているので、点線にてその形状を示している。また、ＴＥＧ８０が形成されている直上にもパッド７０を形成されることもある。しかし、図２では、ＴＥＧ８０を図示するため、当該ＴＥＧ８０直上に形成されるパッド７０は省略している。

なお、素子形成領域５０と余剰領域６０ａとの境界には、配線パターン膜が形成されている（図２では、図示せず）。当該配線パターン膜は、素子形成領域５０を囲繞するように形成されている。また、配線パターン膜は、チップの上下に渡って形成されている。

上記配線パターン膜が形成されることにより、チップ化の際の衝撃から素子形成領域５０内に配設されている各素子を保護することができる。また、外部から素子形成領域５０内に湿気が侵入することも防止することができる。

図３は、図２のＡ−Ａ断面を示す断面図である。

図３が示すように、半導体支持基板１上に、埋め込み絶縁膜２が形成されている。また、埋め込み絶縁膜２上には、ＳＯＩ層３が形成されている。

ここで、ＳＯＩ層３の表面内には、活性領域（ソース・ドレイン領域）４が形成されている。また、ＳＯＩ層３上には、ゲート絶縁膜５および当該ゲート絶縁膜５上に配設されるゲート電極６が、形成されている。なお、図３から分かるように、ゲート電極６の両脇に、活性領域４が形成されている。

活性領域４、ゲート絶縁膜５およびゲート電極６により、トランジスタ構造を有するＴＥＧ８０が構成されている。

さて、図３に示すように、ＳＯＩ層３上には、ゲート絶縁膜５およびゲート電極６を覆うように、層間絶縁膜７が形成されている。

また、層間絶縁膜７上には、ＴＥＧ用パッド８が配設されている。ここで、ＴＥＧ用パッド８は、プラグ９を介してＴＥＧ８０の一部（活性領域４）と接続されている。

なお、ゲート電極６と接続しているビアおよびＴＥＧ用パッドも形成されている。しかし、図３に示した断面とは異なる断面に存するため、図３では当該ビアおよびＴＥＧ用パッドの図示は、省略している。

層間絶縁膜７上に、ＴＥＧ用パッド８を覆うように、層間絶縁膜１０が形成されている。層間絶縁膜１０の上面が、チップの最上面である。実際の半導体装置では、多層構造である。しかし、ここでは簡略化のために、２層構造の半導体装置の場合について言及する。

なお、図３に示すように、素子形成領域５０と余剰領域６０ａとの境界には、配線パターン膜８５が形成されている。

上記から分かるように、本実施の形態に係る半導体装置では、スクライブライン領域６０にＴＥＧ８０は形成されておらず、素子形成領域５０内にＴＥＧ８０およびＴＥＧパッド８が形成されている。

したがって、スクライブライン領域６０にＴＥＧ８０やＴＥＧ用パッド８を形成した場合と比較して、以下に示す効果を奏することができる。

つまり、図４に示すように、スクライブライン領域６０にＴＥＧ８０を形成したとする。最近の半導体装置の高集積化に伴い、ＴＥＧ８０の数は増大傾向にある。そうすると、
スクライブライン領域６０の幅は、約４００μｍは必要となる。

したがって、スクライブライン領域６０の中間でダイシングカットしたしても、大きな幅の余剰領域６０ａが残存することになる。

後工程において、当該余剰領域６０ａを有するチップとリードフレーム４０とを、ワイヤボンディングしたとする。つまり、リードフレーム４０とチップ上のパッド７０とをワイヤ４５を用いて接続したとする。当該ワイヤボンディングされた状態を、図５の平面図に示す。

この場合、図５に示すように、パッド７０とリードフレーム４０との間には、大きな幅の余剰領域６０ａが介在しているので、ワイヤ４５の長さは、長く取らざるを得なかった。

しかし、ワイヤの長さが長くなるほど、高周波数特性が劣化する。当該高周波特性が劣化した様子を図６に示す。図６において、縦軸は、１Ｖの電圧をリードフレーム側に加えたときのパッド７０での電圧値（Ｖ）である。また、横軸は、印加される電圧の周波数（ＧＨｚ）である。

また、図６において、「◇」印は、ワイヤ４５が０．４ｍｍである場合のシミュレーション値である。「□」印は、ワイヤ４５が１．２ｍｍである場合のシミュレーション値である。「△」印は、ワイヤ４５が２．４ｍｍである場合のシミュレーション値である。

図６が示すように、ワイヤ４５の長さが長くなるほど、パッド７０での電圧値は低下している。また、高周波電圧が印加されるほど、パッド７０での電圧値は低下している。

したがって、前工程後のチップと後工程後のチップとの間で、上記のような高周波特性の差を抑制するためには、ワイヤ４５の長さを短くする必要がある。

そこで、本実施の形態のように、ＴＥＧ８０およびＴＥＧ用パッド８を素子形成領域５０内のＳＯＩ基板上または層間絶縁膜内の余剰領域に形成する。これにより、素子形成領域５０の大きさを小さいままに維持しつつ、スクライブライン領域６０の幅を狭くすることができる。

具体的に、スクライブライン領域６０の幅は、ダイシングソーの幅を考量して、約５０μｍ程度で済む。

そうすると、パッド７０とリードフレーム４０との間に介在する、余剰領域６０ａの幅も前記の場合と比較して飛躍的に狭くすることができる。したがって、ワイヤ４５の長さも前記の場合と比較して飛躍的に短くすることができる。

これにより、前工程後のチップと後工程後のチップとの間で生じる、高周波特性の差を抑制することができる。

また、図７に示すように、ＴＥＧ８０を素子形成領域５０内（図７では、パッド７０が形成される最上面より下層）に形成し、ＴＥＧ用パッド８をスクライブライン領域６０に形成したとする。ここで、図７に示すように、ＴＥＧ８０とＴＥＧ用パッド８とは、配線８１により接続されている。

なお、ＴＥＧ８０および配線８１は、最上層より下層に形成されているので、図７では、点線にて図示している。

図７に示すような構成を採用した場合には、配線８１は、素子形成領域５０とスクライブライン領域６０との境界に存在する配線パターン膜（図３の符号８５）を横切ることになる。つまり、配線パターン膜に隙間が生じる結果となる。

このように、配線パターン膜に隙間が生じると、上記したように、チップに対する信頼性が損なわれる。

しかし、本実施の形態のように、ＴＥＧ８０だけでなくＴＥＧ用パッド８をも、素子形成領域５０の所定の位置に形成することにより（図２、３参照）、配線パターン膜８５に隙間が生じることがなくなる。

よって、欠損（隙間）のない配線パターン膜８５により、チップ（素子形成領域５０内の各素子）を外部からの要因（外力、湿気等）から保護することができる。つまり、素子形成領域５０内に形成されている、各素子の信頼性を維持することができる。

また、ＴＥＧ８０等は、電気評価試験後は、他の素子と孤立させても良い。しかし、素子形成領域５０内に形成されているので、ＴＥＧ８０を使用した電気評価試験後は、後の実施の形態に示すように、当該ＴＥＧ８０の少なくとも一部を利用して、配線やその他の素子（トランジスタや抵抗等）を形成しても良い。つまり、ＴＥＧ８０を回路構成の一部として、再利用しても良い。

なお、上記では、高速・高周波ＬＳＩの実現に有効である、ＳＯＩデバイスの場合について説明した。しかし、バルクデバイスに対しても本実施の形態が適用できることは、言うまでもない。

また、上記では、ＴＥＧ８０はトランジスタ構造である場合について言及した。しかし、ＴＥＧ８０は、これに限る必要がないのは明らかである。例えば、図８に示すように、ＴＥＧ８０は、抵抗構造であっても良い。

図８では、ポリシリコン等の導電体５４がＴＥＧ８０と把握できる。導電体５４は、ＳＯＩ基板（符号１，２，３から構成されている）上に形成された層間絶縁膜５１上に形成されている。そして、層間絶縁膜５２上には、ＴＥＧ用パッド８が形成されており、導電体５４とＴＥＧ用パッド８とは、プラグ９を介して接続されている。なお、ＴＥＧ用パッド８を覆うように、層間絶縁膜５２上に層間絶縁膜５３が形成されている。

ここで、図８からも分かるように、ＴＥＧ８０は、ＳＯＩ基板上または、層間絶縁膜内（最上層は除く）のいずれの場所に形成しても良い。また、図３，８では、ＴＥＧ８０とＴＥＧ用パッド８とは、別層に形成されているが、同一層に形成しても良い。

また、平面内でのＴＥＧ８０の配置は、設計に併せて適切な場所に配設すれば良く、素子形成領域５０の周辺部に限る必要はない。

＜実施の形態２＞
本実施の形態に係る半導体装置は、素子形成領域５０内にＴＥＧ８０が形成されており、当該ＴＥＧ８０には、ＴＥＧ用パッド８を有さない。図９は、本実施の形態に係る半導体装置の構成を示す断面図である。

図９と図３とを比較して分かるように、本実施の形態に係る半導体装置では、ＴＥＧ８０と接続されるＴＥＧ用パッド８が省略されている。なお、ＴＥＧ８０の一部である活性領域４には、プラグ９を介して、上層に配設されている配線１１と接続されている。

なお、配線１１には、さらにプラグ１２が接続されており、当該プラグ９，１２等を介して活性領域４は、さらに上層の配線等と接続させる構成をとっている。

その他の構成は、図３で説明した構成と同じである。

上記のように、本実施の形態に係る半導体装置では、実施の形態１に係る効果に加えて、以下に示す効果も奏する。つまり、本実施の形態では、ＴＥＧ用のパッドを省略しているので、その分、余分な占有面積を取る必要がなくなる。

なお、製造途中の段階において、ＴＥＧ８０を使用して電気評価試験を行う必要がある。しかし、マイクロプローブやカードタイプのマイクロプローブを用いれば、ＴＥＧ用パッドを要さずとも、電気評価試験を行うことができる。

例えば、図１０に示す製造途中の半導体装置おいて、プラグ９にマイクロプローブを当接することにより、電気評価試験を行うことができる。なお、図９に示した配線１１を配設後、当該配線１１にマイクロプローブを当接し、電気評価試験を行っても良い。

なお、上記評価の方法（図１０）は、一例であり、製造途中のどの段階で電気評価試験を行うかによって、マイクロプローブが当接される部材が異なる。

しかし、マイクロプローブにより、ＴＥＧ８０を使用した電気評価試験が行う場合には、いずれの段階で電気評価試験を行ったとしても、大きな面積のＴＥＧ用パッド８は要さない。

＜実施の形態３＞
本実施の形態では、半導体装置の製造方法について説明する。詳しくは、実施の形態１および実施の形態２で示したＴＥＧ８０を、配線、トランジスタや抵抗等の各素子として再利用して、回路を構成する方法に関するものである。

なお、本実施の形態では、実施の形態１に示したＴＥＧ８０を再利用する方法について言及する。しかし、実施の形態２に示したＴＥＧ８０を再利用する場合にも、本実施の形態の方法を適用することができる。

また、本実施の形態に係る方法では、特に、ＴＥＧ８０が有する活性領域４をボディの電位固定領域として再利用する方法について言及する。

以下、工程断面図および平面図を用いて、本実施の形態について説明する。

なお、以下の工程断面図等では、簡略化のためにスクライブライン領域６０（余剰領域６０ａ）は図示せず、素子が形成される素子形成領域５０のみを図示している。また、各図面では、ＴＥＧ８０が形成される周辺のみを図示している。

まず、図１１に示すように、シリコン等からなる半導体支持基板１上に埋め込み絶縁膜２を堆積し、埋め込み絶縁膜２上にＳＯＩ層３を堆積することにより、ＳＯＩ基板を形成する。

当該ＳＯＩ基板は、図１１では図示していないが、スクライブライン領域６０と、当該スクライブライン領域６０で区画される素子形成領域５０とを有している。

次に、所定の領域に素子分離絶縁膜２１を形成した後、例えば、熱酸化工程、ＣＶＤ工程およびエッチング工程等を施すことにより、ゲート絶縁膜５およびゲート電極６を形成する。この様子を図１２に示す。

次に、ゲート電極６をマスクとして、所定のイオン種によるイオン注入処理およびその後の熱処理を施す。これにより、図１３に示すように、ＳＯＩ層３の表面内に活性領域４が形成される。

以上までの工程より、ＳＯＩ層３上には、トランジスタ構造を有するＴＥＧ８０が形成される。

次に、例えばＣＶＤ法により、図１４に示すように、ゲート電極６等が形成されたＳＯＩ層３上に層間絶縁膜７を形成する。そして、当該層間絶縁膜７に対してリソグラフィ工程を施す。これにより、層間絶縁膜７の表面内に孔が形成される。その後、導電体を当該孔に充填することにより、図１４に示すように、層間絶縁膜７の表面内にビア９が形成される。

ここで、ビア９は、活性領域４に接続されているものと、ゲート電極６に接続されているものとが形成される。

なお、図１５の平面図が示すように、活性領域４に接続されるビア９とゲート電極６に接続されるビア９とは、同一断面には存在しない（つまり、ゲート電極６に接続されるビア９は、Ｄ−Ｄ断面には存しない）。よって、図１４（Ｄ−Ｄ断面）に示す工程断面図では、ゲート電極６に接続されるビア９は図示していない。なお、図１５には、ボディ電位固定用の領域Ｒが形成されており、領域Ｒには、ビアＢが接続されている。

次に、図１６に示すように、層間絶縁膜７上に、ＴＥＧ用パッド８を形成する。ここで、ＴＥＧ用パッド８は、ビア９と接続されている。

次に、ＴＥＧ用パッド８にピンを当接することにより、ＴＥＧ８０を使用した電気評価試験を行う。

さて、上記試験後、図１７に示すように、ＴＥＧ用パッド８を覆うように、層間絶縁膜１０を形成する。そして、上記と同様の方法により、層間絶縁膜１０の表面内にビア２２を形成する。ここで、図１７に示しているように、ビア２２は、ＴＥＧ用パッド８と接続されている。

その後、図１８に示すように、最上層となる層間絶縁膜１０上に、パッド７０を形成する。パッド７０は、ビア２２を介して、ＴＥＧ８０の一部である活性領域４と接続されている。

以上のように、ＴＥＧ８０を使用した電気試験後、当該ＴＥＧ８０の少なくとも一部を利用して、パッド７０と活性領域（ソース・ドレインの活性領域やボディ電位固定の活性領域）４とを接続する回路を形成する。パッド７０に接地電位を接続することにより、ＴＥＧ８０の活性領域４をウエハのボディを電位固定するための電位固定領域として機能させる。

したがって、ＴＥＧ８０の活性領域４を電位固定領域として再利用することにより、ＳＯＩ層３の電位固定されるボディ領域が増大する。

よって、ＴＥＧ８０を使用した電気試験後に当該ＴＥＧ８０を他の素子と孤立させた半導体装置よりも、本実施の形態に係る製造方法により作成されていた半導体装置の方が、ノイズに強い半導体装置となる。

ここで、ボディとは、ゲート電極直下のシリコン層である。分離したＳＯＩ層は、ゲート電極直下のボディと接続している。また、電位固定のための電動型は、Ｎｗｅｌｌ（分離下のＳＯＩ層がＮ型）に接続される活性層はＮ型、Ｐｗｅｌｌ（分離下のＳＯＩ層がＰ型）に接続される活性層はＰ型、の方が効率良く電位を固定することができる。なお、ＮＭＯＳのソース・ドレイン領域はＮ型となり、ボディ領域はＰ型となる。

なお、本実施の形態のように、ＴＥＧ８０を電気試験後に再利用して、電位固定されるボディ領域を増大させる方法は、上記トランジスタ構造を有するＴＥＧ８０を使用する場合に限る必要はない。つまり、活性領域４を有するＴＥＧ８０であれば良い。

例えば、図１９に示すように、ＳＯＩ層３内に、Ｐ＋型の拡散抵抗構造のＴＥＧ８０を形成した場合にも、上記効果を得ることができる。

つまり、図１９に示すＴＥＧ８０を形成した後、ＴＥＧ用パッド８にピンを当接して、当該ＴＥＧ８０を使用した電気評価試験を行う。その後、層間絶縁膜１０を堆積し、当該層間絶縁膜１０内にビア２２を形成する。そして、層間絶縁膜１０上に、ビア２２と接続するパッド７０を配設する（図２０）。

以上の方法を採用し、パッド７０に接地電位を接続する。これにより、ＴＥＧ８０を再利用して電気固定されたボディ領域を増大させることができる。したがって、本実施の形態の他の例（図１９，２０）で示した方法の場合にも、よりノイズに強い半導体装置を提供することができる。

なお、本実施の形態では、２層構造の半導体装置の場合について言及した。しかし、より多層構造を有する半導体装置の製造についても、本実施の形態を適用することは言うまでもない。

＜実施の形態４＞
本実施の形態は、実施の形態３の変形例である。本実施の形態では、実施の形態３に係る方法に、シールド部を配設する工程と、当該シールド部と上述のＴＥＧ８０の活性領域４とを接続する工程とが加えられている。

ここで、シールド部とは、半導体装置内に配設される部材である。シールド部は、シールド部より下方に位置する素子等を、当該シールド部より上方において発生したノイズから保護するための部材である。

以下、工程断面図および平面図を用いて、本実施の形態について説明する。

図１１〜１４までの工程は、実施の形態３と同様である。

次に、図２１に示すように、層間絶縁膜７の所定の位置に、所望の形状のシールド部３１を形成する。当該シールド部３１の配設位置および形状は、ノイズの発生位置およびノイズから保護したい回路（素子）の位置等に応じて、決定される。

なお、図２１に示したように、当該シールド部３１の配設は、ＴＥＧ用パッド８の形成と同時に行う。また、当該工程において、図示しないその他の配線を配設しても良い。

次に、図２２に示すように、シールド部３１およびＴＥＧ用パッド８を覆うように、層間絶縁膜７上に、層間絶縁膜１０を形成する。

そして、図２２に示すように、当該層間絶縁膜１０の表面内に、シールド部３１に至るビア２２と、ＴＥＧ用パッド８に至るビア２２とを形成する。さらに、層間絶縁膜１０上には、各ビア２２を接続する配線３２を配設する。なお、層間絶縁膜１０の表面が最上層となる場合には、配線３２の代わりに、パッド７０を配設しても良い。

以上の方法により、ＴＥＧ８０の一部の活性領域４をボディの電位固定領域として再利用しつつ、当該活性領域４とシールド部３１とを接続することができる。

したがって、配線３２（または、配線３２の代わりに配設されるパッド７０）に接地電位を接続することにより、ＴＥＧ８０を有効利用して、ボディの電位固定およびシールド部３１のシールド効果とを奏する半導体装置を提供することができる。図２３に、シールド部３１のシールド効果を説明するための図を図示する。

図２３に示すように、例えば、シールド層３１の上層に配線３３が配設されているとする。そして、配線３３に電流を流すことによりノイズが発生したとする。しかし、シールド層３１の存在により、当該シールド層３１より下層にノイズを伝播することを抑制することができる。

なお、図２４に示すように、ＳＯＩ層３の表面内にボディの電位固定のための活性領域４ａを別途形成し、当該活性領域４ａをビア９ａを介して、シールド部３１に接続しても良い。

これにより、図２４からも明らかなように、電位固定されるボディの領域（活性領域４，４ａ）が増えるので、よりノイズに強い半導体装置を提供することができる。

ここで、図２４では、新たにビア９ａを要するが、図２３の場合には、ノイズ除去のためだけのビアを新たに形成する必要はない。

＜実施の形態５＞
本実施の形態では、ゲート容量を有するＴＥＧ８０を電気試験後に、有効活用する方法に関するものである。以下では、ゲート電極構造を有するデカップリングキャパシタのゲート容量の一部として、ＴＥＧ８０のゲート容量を使用する方法について言及する。

なお、本実施の形態では、実施の形態２に係るＴＥＧを再利用する場合について言及する。しかし、上記と同様、本実施の形態に係る方法は、実施の形態１に係るＴＥＧを再利用する場合にも適用できる。

図２５の平面図に示すように、素子形成領域５０には、活性領域４を有するＴＥＧ８０（例えば、トランジスタ構造を有するＴＥＧ８０）が形成されている。また、素子形成領域５０の他の場所には、デカップリングキャパシタ３５が形成されている。

なお、図２５において、活性領域４およびゲート電極６は、下層に存在するので、点線にて輪郭を図示している。また、デカップリングキャパシタ３５の形状は、簡略化している。

さて、図２５に示すＴＥＧ８０を使用して、電気評価試験を行う。例えば、ビア９にマイクロプローブ等の小さなプローブを当接することにより、ＴＥＧ８０を使用した電気評価試験を行う。

電気評価試験後、図２５に示すウエハ上に、層間絶縁膜４２を形成する（図２６）。そして、当該層間絶縁膜４２上に、図２６の平面図が示すように、ＴＥＧ８０のゲート電極６と接続するパッド３６、および活性領域４に接続するパッド３７とを形成する。さらに、上記層間絶縁膜４２上には、デカップリングキャパシタ３５のゲート電極に接続されるパッド３８を形成する。

なお、ＴＥＧ８０およびデカップリングキャパシタ３５は下層に存するので、点線にて輪郭を図示している。

次に、図２７の平面図に示すように、配線３９により、パッド３６とパッド３８とを接続する。つまり、ＴＥＧ８０のゲート電極６とデカップリングキャパシタ３５のゲート電極とを接続する。

これにより、デカップリングキャパシタ３５のゲート容量を、ＴＥＧ８０が有するゲート容量の分、増加させることができる。したがって、当該デカップリングキャパシタ３５に接続される配線（図示せず）のノイズ耐性をより向上させることができる。

なお、上記では、パッド３８に配線３９を接続する場合について言及した。しかし、図２８に示すように、パッド３８を設けず、デカップリングキャパシタ３５のゲート電極に接続されるビア４１に直接、配線３９を接続しても良い。

なお、上記各実施の形態以外にも、電気試験終了後のＴＥＧ８０の少なくとも一部を、回路配線の一部として再利用することも可能である。また、電気試験終了後のＴＥＧ８０自体を、抵抗素子等の回路素子として再利用しても良い。

このように、電気試験終了後のＴＥＧ８０を有効利用することにより、新たに回路の一部（配線の一部や素子）を形成する必要がなくなる。これにより、ＴＥＧと回路素子等を別途形成した半導体装置よりも、上記ＴＥＧ８０を再利用した半導体装置を採用する方が、最終構造の半導体装置のサイズを小さくすることができる。

ウエハが、スクライブライン領域により区画された素子形成領域の様子を示す図である。 ウエハの最上層の様子を示す平面図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 スクライブライン領域内にＴＥＧが配置された様子を示す平面図である。 アセンブリされたチップとリードフレームとが、ワイヤによって接続される様子を示す図である。 ワイヤ長の変化による当該ワイヤの高周波特性を示す図である。 素子形成領域内にＴＥＧを配設し、スクライブライン領域内にＴＥＧ用パッドを配設した半導体装置を示す平面図である。 実施の形態１に係る半導体装置の他の構成例を示す断面図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 製造途中の半導体装置を示す断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための平面図である。 実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態４に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態４に係る半導体装置の製造方法を説明するための工程断面図である。 シールド部のノイズ伝播防止機能を説明するための図である。 シールド部に接続された他の活性領域が形成された半導体装置の構成を示す図である。 実施の形態５に係る半導体装置の製造方法を説明するための平面図である。 実施の形態５に係る半導体装置の製造方法を説明するための平面図である。 実施の形態５に係る半導体装置の製造方法を説明するための平面図である。 実施の形態５に係る半導体装置の他の製造方法を説明するための平面図である。

符号の説明

１ 半導体支持基板、２ 埋め込み絶縁膜、３ ＳＯＩ層、４，４ａ 活性領域、５ ゲート絶縁膜、６ ゲート電極、７，１０，４２，５１〜５３ 層間絶縁膜、８ ＴＥＧ用パッド、９，９ａ，１２，２２ ビア、１１，３２，３３，３９，４１，８１ 配線、２１ 素子分離絶縁膜、３１ シールド部、３５ デカップリングキャパシタ、３６，３７，３８，７０ パッド、４０ リレーフレーム、４５ ワイヤ、５０ 素子形成領域、５４ 導電体、６０ スクライブライン領域、６０ａ 余剰領域、８０ ＴＥＧ、８５ 配線パターン膜、１００ 半導体ウエハ。

Claims (11)

1. スクライブライン領域により区画された、素子が形成される複数の素子形成領域を有する半導体ウエハであって、
   前記半導体ウエハ上に積層される多層の層間絶縁膜と、
   前記半導体ウエハ上において、または前記層間絶縁膜のいずれかの層間内において、前記素子形成領域の所定の位置に配設されるＴＥＧとして利用可能な素子と、
   前記半導体ウエハ上おいて、または前記層間絶縁膜のいずれかの層間内において、前記素子形成領域の所定の位置に配設され、前記ＴＥＧとして利用可能な素子と接続されるＴＥＧ用パッドとを、
   備えていることを特徴とする半導体ウエハ。
2. 素子が形成される素子形成領域と、当該素子形成領域の周辺に存する所定の幅の余剰領域とを有する半導体基板と、
   前記半導体基板上に積層される多層の層間絶縁膜と、
   前記半導体基板上において、または前記層間絶縁膜のいずれかの層間内において、前記素子形成領域の所定の位置に配設されるＴＥＧとして利用可能な素子と、
   前記半導体基板上おいて、または前記層間絶縁膜のいずれかの層間内において、前記素子形成領域の所定の位置に配設され、前記ＴＥＧとして利用可能な素子と接続されるＴＥＧ用パッドとを、
   備えていることを特徴とする半導体装置。
3. スクライブライン領域により区画された、素子が形成される複数の素子形成領域を有する半導体ウエハであって、
   前記半導体ウエハ上に積層される多層の層間絶縁膜と、
   前記半導体ウエハ上において、または前記層間絶縁膜のいずれかの層間内において、前記素子形成領域の所定の位置に配設されると伴に、パッドが接続されていない、ＴＥＧとして利用可能な素子とを、
   備えていることを特徴とする半導体ウエハ。
4. 素子が形成される素子形成領域と、当該素子形成領域の周辺に存する所定の幅の余剰領域とを有する半導体基板と、
   前記半導体基板上に積層される多層の層間絶縁膜と、
   前記半導体基板上において、または前記層間絶縁膜のいずれかの層間内において、前記素子形成領域の所定の位置に配設されると伴に、パッドが接続されていないＴＥＧとして利用可能な素子とを、
   備えていることを特徴とする半導体装置。
5. 前記半導体基板は、ＳＯＩ基板である、
   ことを特徴とする請求項２または請求項４に記載の半導体装置。
6. （ａ）スクライブライン領域により区画された、素子が形成される複数の素子形成領域を有する半導体ウエハを用意する工程と、
   （ｂ）前記半導体ウエハ上に、層間絶縁膜を形成する工程と、
   （ｃ）前記半導体ウエハ上または前記層間絶縁膜の所定の位置に、前記素子形成領域内にＴＥＧを形成する工程と、
   （ｄ）前記ＴＥＧを使用して電気試験を行う工程と、
   （ｅ）前記工程（ｄ）後に、前記ＴＥＧの少なくとも一部を利用して、回路を構成する工程とを、備えている、
   ことを特徴とする半導体装置の製造方法。
7. 前記工程（ｃ）は、
   前記半導体ウエハの表面内に形成された活性領域を有する、前記ＴＥＧを形成する工程であり、
   前記工程（ｅ）は、
   前記活性領域を利用して、前記活性領域を前記ウエハのボディを電位固定する電位固定領域として回路を構成する工程である、
   ことを特徴とする請求項６に記載の半導体装置の製造方法。
8. （ｇ）前記層間絶縁膜間の所定の位置にシールド部を配設する工程を、さらに備えており、
   前記工程（ｅ）は、
   前記活性領域と前記シールド部とを接続する工程を、含んでいる、
   ことを特徴とする請求項７に記載の半導体装置の製造方法。
9. （ｈ）前記層間絶縁膜の所定の位置に、デカップリングキャパシタを形成する工程を、さらに備えており、
   前記工程（ｃ）は、
   ゲート容量を有する前記ＴＥＧを形成する工程であり、
   前記工程（ｅ）は、
   前記ＴＥＧが有する前記ゲート容量を一部として利用して、前記デカップリングキャパシタのゲート電極部を形成する工程である、
   ことを特徴とする請求項６に記載の半導体装置の製造方法。
10. 前記工程（ｅ）は、
    前記ＴＥＧの少なくとも一部を配線として利用し、回路を構成する工程である、
    ことを特徴とする請求項６に記載の半導体装置の製造方法。
11. 前記工程（ｅ）は、
    前記ＴＥＧ自体を回路素子として利用し、回路を構成する工程である、
    ことを特徴とする請求項６に記載の半導体装置の製造方法。
    

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