[go: up one dir, main page]

JP2006108284A - 半導体パッケージ - Google Patents

半導体パッケージ Download PDF

Info

Publication number
JP2006108284A
JP2006108284A JP2004291259A JP2004291259A JP2006108284A JP 2006108284 A JP2006108284 A JP 2006108284A JP 2004291259 A JP2004291259 A JP 2004291259A JP 2004291259 A JP2004291259 A JP 2004291259A JP 2006108284 A JP2006108284 A JP 2006108284A
Authority
JP
Japan
Prior art keywords
insulating film
electronic component
semiconductor package
core
internal wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004291259A
Other languages
English (en)
Inventor
Shinji Suminoe
信二 住ノ江
Yoko Yoneda
容子 米田
Hiroyuki Nakanishi
宏之 中西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2004291259A priority Critical patent/JP2006108284A/ja
Priority to US11/240,802 priority patent/US20060071330A1/en
Publication of JP2006108284A publication Critical patent/JP2006108284A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405—Shape
    • H01L2224/14051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 薄型かつ多機能で、基板実装性の高い半導体パッケージを提供する。
【解決手段】 絶縁膜と、前記絶縁膜の一方主面に設けられた第１の電子部品と、前記絶
縁膜の一方主面と反対側の他方主面に、外方に突出するようにして設けられた第２の電子
部品と、前記第２の電子部品と同様に、前記他方主面に、外方に突出するようにして設け
られた外部出力端子と、前記絶縁膜の内部に設けられた、前記第１の電子部品と第２の電
子部品とを前記外部出力端子に導通させる内部配線とを備えた半導体パッケージであって
、前記絶縁膜が、互いに対向する第１絶縁膜と第２絶縁膜とからなり、前記内部配線が、
前記第１絶縁膜と第２絶縁膜との間に配され、前記外部出力端子の突出先端が、前記第２
の電子部品の突出先端よりも外方に突出している半導体パッケージとする。
【選択図】 図２

Description

本発明は半導体パッケージに関する。
携帯電話等の電子機器を小型軽量化するため、電子機器に搭載する半導体パッケージと
して、半導体チップと同一サイズのパッケージであり、ウエハ状態で多数のチップを一括
してパッケージ化することができるウエハレベルのチップ・スケール・パッケージ（ＣＳ
Ｐ）を用いる技術が注目されている。
このウエハレベルＣＳＰとは、半導体チップ上に、半導体チップと導通する内部配線を
配した絶縁層が設けられ、この絶縁層上に上記内部配線と導通する外部出力端子が設けら
れてなるものである。他方、パッケージの多機能化を図る技術としては、ウエハレベルＣ
ＳＰの絶縁層の内部にチップコンデンサやチップ抵抗等の受動部品を埋め込み、半導体チ
ップ以外に、異機能の電子部品をパッケージに搭載させる技術がある（例えば、特許文献
１参照）。
特開２００２−２９９４９６（図９）
この特許文献１に記載の半導体パッケージの構造について以下に説明する。この半導体
パッケージ３００は、本明細書の図３で示すように、ＩＣチップ３０１と、このＩＣチッ
プ３０１に接して設けられた絶縁層３０４と、この絶縁層３０４に接して設けられた外部
出力端子としての半田バンプ３０５とを備えている。さらに、この絶縁層３０４の内部に
は、ＩＣチップ３０１の電極や半田バンプ３０５にそれぞれ接続された内部電極３０２と
、それぞれの内部電極間を導通させる金属ポストとしてのビア３０３と、受動部品とが設
けられている。
また、上記受動部品は、内部電極３０２と半田バンプ３０６とを介してＩＣチップ３０
１の電極と接続されており、シリコン基板３０８と、このシリコン基板に接して設けられ
た、電極３０９と誘電体膜３１０と電極３１１とからなるキャパシタ部３１２と、このキ
ャパシタ部を覆う保護膜３０７と、半田バンプ３０６と電極３０９、３１１とを導通させ
てなる導電膜３１３や導体プラグ３１４と、からなる。
このように、特許文献１に記載の技術は、ウエハレベルＣＳＰの絶縁層の内部にチップ
コンデンサやチップ抵抗等の受動部品を埋め込むことで、パッケージの多機能化を図るも
のであるが、電子部品を埋め込むことで絶縁層の厚みが必然的に電子部品厚以上となるた
め、パッケージを十分に薄型化することができない。さらに、受動部品や金属ポスト（ビ
ア３０３）が絶縁層の内部に包埋されているため、これらの部品と絶縁層との界面が複雑
な形状となり、パッケージをマザーボード（基板）に実装する際に絶縁層が剥離しやすく
、基板実装性が悪い。
本発明は、薄型かつ多機能で、基板実装性の高い半導体パッケージを提供することを目
的とする。
上記課題を解決するために、本発明にかかる半導体パッケージは、絶縁膜と、前記絶縁
膜の一方主面に設けられた第１の電子部品と、前記絶縁膜の一方主面と反対側の他方主面
に、外方に突出するようにして設けられた第２の電子部品と、前記第２の電子部品と同様
に、前記他方主面に、外方に突出するようにして設けられた外部出力端子と、前記絶縁膜
の内部に設けられた、前記第１の電子部品と第２の電子部品とを前記外部出力端子に導通
させる内部配線とを備えた半導体パッケージであって、前記絶縁膜が、互いに対向する第
１絶縁膜と第２絶縁膜とからなり、前記内部配線が、前記第１絶縁膜と第２絶縁膜との間
に配され、前記外部出力端子の突出先端が、前記第２の電子部品の突出先端よりも外方に
突出していることを特徴とする。
この構成では、絶縁膜の内部に電子部品を配さず、その両側主面上に第１と第２の電子
部品を配しているため、絶縁膜を薄くしつつ半導体パッケージを多機能化させることがで
きる。さらに、外部出力端子の突出先端が第２の電子部品の突出先端よりも外方に突出し
て設けられているため、パッケージを基板に実装する際に、第２の電子部品が基板と圧接
触して損傷を受けることや、第２の電子部品により外部出力端子と基板側の電極との接続
が阻害されることを防止できる。
また、互いに対向する第１絶縁膜と第２絶縁膜とで内部配線を挟み込んでいるため、内
部配線の断線や絶縁不良が生じず、製造歩留まりや製品品質に対する信頼が高まる。しか
も、絶縁膜の内部に電子部品や金属ポストが配された従来型のパッケージと比べて、絶縁
膜内に配される部品と絶縁膜との界面形状が単純となり、絶縁層の剥離等が起こり難いた
め、パッケージの基板実装性も高まる。なお、ここでいう基板実装性が高いとは、基板実
装時におけるパッケージ不良の発生率が低いことをいう。
また、上記従来型のパッケージでは、ＩＣチップ３０１と外部出力端子（半田バンプ３
０５）とを導通させるために複数の金属ポスト（ビア３０３）を必須とするので、パッケ
ージを構成する部品数を十分に減らすことができないが、本発明にかかる上記構成である
と、複数の金属ポストを必要としないため、パッケージの構成部品数を削減することがで
きる。
また、上記構成であると、第１絶縁膜と第２絶縁膜との接触界面や、絶縁膜と内部配線
との界面が、第２の電子部品の搭載により絶縁膜の他方主面に発生する応力歪みが絶縁膜
の一方主面側に伝播することを緩和するように作用する。よって、他方主面で発生した応
力歪みにより、一方主面上の第１の電子部品がダメージを受けることが抑制される。
上記本発明にかかる半導体パッケージは、さらに、前記外部出力端子が、中心側に配さ
れたコアと、前記コアの外側に配された表層とからなり、前記コアの融点が前記表層の融
点よりも高く、前記コアの先端側が、前記第２の電子部品の突出先端よりも外方にまで延
びている構成とすることができる。
半導体パッケージの基板実装性を高めるために、ウエハレベルＣＳＰの外部出力端子の
材料には、例えば半田ボールのような、リフロー実装を可能とする半田バンプが用いられ
ることが多いが、リフロー実装の際に、溶融した半田バンプがパッケージの重さで押しつ
ぶされて元の厚みの２／３程度にまで変形してしまう。このため、このような従来技術に
かかる半田バンプを用いた場合には、第２の電子部品が基板に押圧されてダメージを受け
ることを防止する必要があり、このためには使用する半田バンプの厚みを、このような変
形分を加算したものとする必要がある。このため、パッケージの薄型化が阻害される。
また、このような従来の技術にかかる半田バンプは、実装時に変形して横に広がる結果
、隣り合う半田バンプ同士が接触してショートすることがあり、これを防止するには、半
田バンプのピッチを一定間隔以上とする必要がある。よって、外部出力端子間のピッチを
狭めて十分に高密度配置させた多ピン構造とすることができない。
これに対し、上記本発明にかかる構成であると、外部出力端子の表層の融点が外部出力
端子の中心側に配されたコアの融点よりも低く、かつコアが第２の電子部品の突出先端よ
りも外方に出ているので、コアを溶融させずに表層のみを溶融させてパッケージを基板に
実装することができる。この場合、溶融しないコアが第２の電子部品と基板との接触を防
止する。したがって、溶融による変形を考慮したあそび厚を設ける必要がない分、外部出
力端子を小型化でき、また横方向への広がりがない分、外部出力端子間のピッチを狭くす
ることができる。これにより、パッケージの一層の薄型化と高密度な多ピン構造を実現す
ることができる。
上記本発明にかかる半導体パッケージは、さらに、前記コアが２６０℃よりも融点の高
い材料からなり、前記表層が半田からなる構成とすることができる。さらに、前記外部出
力端子のコアが、金属、または、外縁が金属で覆われている有機物からなる構成とするこ
とができる。
この構成であると、コアの融点が一般的なハンダのリフロー熱によりも十分に高くなる
一方、表層の半田により基板接続を行えるため、従来のハンダリフロー法を用いてパッケ
ージを効率よく基板実装することができる。
上記本発明にかかる半導体パッケージは、さらに、前記コアと前記表層との間に、前記
表層の内側に接するようにして前記内部配線が延設されており、前記内部配線の融点が前
記表層の融点よりも高く、前記内部配線の延設先端が、前記第２の電子部品の突出先端よ
りも外方にまで延びている構成とすることができる。
この構成であると、パッケージを基板に実装する際に、第２の電子部品と基板との接触
を防止することや、パッケージの一層の薄型化、一層の多ピン構造化を実現することがで
きる。
上記本発明にかかる半導体パッケージは、さらに、前記外部出力端子のコアと前記第１
の電子部品との間に前記第１絶縁膜が配されている構成とすることができる。
この構成であると、コアと第１の電子部品との間に第１絶縁膜が配されているため、パ
ッケージの基板実装時に押圧力を受けたコアが、第１の電子部品と圧接触することを抑制
することができる。
上記本発明にかかる半導体パッケージは、さらに、前記第１の電子部品がＩＣチップで
ある、ウエハレベルのチップ・スケール・パッケージの構成とすることができる。
この構成であると、パッケージをチップサイズと同一サイズにまで縮小して、半導体パ
ッケージを顕著に小型軽量化することができる。
上記本発明にかかる半導体パッケージは、さらに、前記第1絶縁膜の厚みが３μｍ以上
である構成とすることができる。
パッケージの薄型化を図る側面からは、第１絶縁膜や第２絶縁膜の厚みをできる限り薄
くすることが好ましいが、第２の電子部品の搭載により第1絶縁膜に発生する応力を第1の
電子部品に影響しないよう緩和するとともに、第２の電子部品と第1の電子部品との間の
電気的干渉を十分に抑制するため、少なくとも第1絶縁膜を３μｍ以上の厚みとすること
が好ましい。また、第２の電子部品と内部配線との間の電気的干渉を十分に抑制するため
には、少なくとも第２絶縁膜を３μｍ以上の厚みとすることが好ましい。
上記本発明にかかる半導体パッケージは、さらに、前記内部配線が、バリアメタル層と
、銅を含有する導体層とを備えた多層構造である構成とすることができる。
銅（Ｃｕ）は絶縁膜内をマイグレーションしやすい性質を有しているが、上記構成では
、内部配線がバリアメタル層を備えることにより、内部配線の導体層や第１の電子部品の
内部電極に含有されている銅の絶縁膜中への拡散が抑制されるため、銅拡散に起因した絶
縁膜の劣化や内部配線と絶縁膜との間の密着性の低下を防止することができる。
上記本発明にかかる半導体パッケージは、さらに、前記第１の電子部品と第２の電子部
品との間に、電気的にグランドと接続する金属層が設けられた構成とすることができる。
この構成であると、第１と第２の電子部品の間や、各電子部品と内部配線との間に発生
する電気的干渉を一層確実に抑制することができる。
本発明によると、絶縁膜の内部に電子部品を配さず、その両側主面上に第１と第２の電
子部品を配しているため、絶縁膜を薄くしつつ半導体パッケージを多機能化させることが
できる。さらに、外部出力端子の突出先端が第２の電子部品の突出先端よりも外方に突出
して設けられているため、パッケージを基板に実装する際に、第２の電子部品が基板と圧
接触して損傷を受けることや、第２の電子部品により外部出力端子と基板側の電極との接
続が阻害されることを防止できる。
また、互いに対向する第１絶縁膜と第２絶縁膜とで内部配線を挟み込んでいるため、内
部配線の断線や絶縁不良が生じず、製造歩留まりや製品品質に対する信頼が高まる。しか
も、絶縁膜の内部に電子部品や金属ポストが配された従来型のパッケージと比べて、絶縁
膜内に配される部品と絶縁膜との界面形状が単純となり、絶縁層の剥離等が起こり難いた
め、パッケージの基板実装性も高まる。
本発明の半導体パッケージにかかる最良の形態について以下に説明する。ただし、本発
明の要旨を変更しない限りにおいて、以下の形態に限定されるものではない。
〔実施の形態１〕
本実施の形態１にかかる半導体パッケージ１００は、図１の断面模式図で示すように、
第１の電子部品１０１としてのＩＣチップと、このＩＣチップの一方主面に接して設けら
れた第１絶縁膜１０３と、この第１絶縁膜１０３に接して設けられた所定の配線パターン
を有する一枚のシート状の内部配線１０４と、この内部配線１０４と第１絶縁膜１０３と
に接し、かつ第１絶縁膜１０３と対向しつつ内部配線１０４を挟み込むようにして設けら
れた第２絶縁膜１０５と、第２絶縁膜１０５よりも外方に突出するようにして設けられた
第２の電子部品１０７と、第２の電子部品と同様に、第２絶縁膜１０５よりも外方に突出
するようにして設けられた球状の外部出力端子１０８とを備えている。
ＩＣチップと外部出力端子１０８とは、ＩＣチップの一方主面に設けられた内部電極１
０２と外部出力端子１０８とが内部配線１０４を介した接続により、それらの間が導通さ
れている。
第２の電子部品１０７は、半田１０６を介して内部配線１０４に接続されている。また
、外部出力端子１０８は、中心側に配されたコア１０８ａと、コア１０８ａの外側に配さ
れた表層としての半田１０８ｂとからなり、半田１０８ｂを介して内部配線１０４に接続
されている。そして、このコア１０８ａの融点は表層の融点よりも高く、また、コア１０
８ａの先端側が第２の電子部品１０７の突出先端よりも外方にまで延びている。
この実施の形態１にかかる半導体パッケージ１００を、以下のようにして作製した。
まず、第１の電子部品１０１として、主面サイズが約４．２ｍｍＸ４．２ｍｍであり、
厚さが約６２５μｍであるＩＣチップを準備した。なお、第１の電子部品の主面サイズや
厚みは、半導体パッケージの設計に応じて様々な設定とすることができるのは勿論である
。また、第１の電子部品１０１としては、上記ＩＣチップに代えて受動部品を用いてもよ
いが、ウエハレベルのチップ・スケール・パッケージとして半導体パッケージを小型軽量
化させる側面からは、第１の電子部品としてＩＣチップを選択することが好ましい。
また、第１の電子部品１０１の一方主面上に配される内部電極１０２の電極材料として
は、一般的にアルミニウム（Ａｌ）、銅（Ｃｕ）、銅−アルミニウム合金（ＡｌＣｕ）ま
たはアルミニウムシリサイド（ＡｌＳｉ）等を用いることができる。
次に、上記ＩＣチップの一方主面に接して、ポリイミド、ポリベンゾオキサゾール（Ｐ
ＢＯ）またはベンゾシクロブテン（ＢＣＢ）等からなる厚さ約３〜５０μｍの第１絶縁膜
１０３を形成した。その後、後述する内部配線１０４を内部電極１０２に接続できるよう
に、内部電極１０２上の第１絶縁膜１０３を除去し、内部電極１０２を露出させた。
続いて、第１絶縁膜１０３と、上記内部電極１０２の露出部分とに接して、チタン（Ｔ
ｉ）、クロム（Ｃｒ）等からなる厚さ約０．０５〜０.３０μｍのバリアメタル層と、厚
さ約３〜５０μｍの銅からなる導体層とからなる、所定の配線パターンを有する一枚のシ
ート状の内部配線１０４を配した。なお、当該所定の配線パターンとは、後述する外部出
力端子や第２の電子部品と上記第１の電子部品１０１の内部電極１０２とを導通させるた
めの内部配線パターンを意味する。また、配線抵抗を低くする側面から、導体層は少なく
とも銅層を含有した構造であることが好ましく、上記銅層のみからなる構造に限るもので
はなく、例えばニッケル層および金層の多層構造からなる構造であってもよい。
ここで、銅（Ｃｕ）は絶縁膜内をマイグレーションしやすい性質を有しているが、内部
配線１０４中に設けられたバリアメタル層により、内部電極１０２や内部配線１０４の導
体層に含有されている銅の絶縁膜中への拡散が抑制されるため、銅拡散に起因した絶縁膜
の劣化や内部配線と絶縁膜との間の密着性の低下を防止することができる。
次に、第１絶縁膜１０３と内部配線１０４とに接して、ポリイミド、ポリベンゾオキサ
ゾール（ＰＢＯ）、ベンゾシクロブテン（ＢＣＢ）等からなる厚さ約３〜５０μｍの第２
絶縁膜１０５を形成した。その後、後述する第２の電子部品や外部出力端子を内部配線１
０４と接続できるように、内部配線１０４上の複数箇所の第２絶縁膜１０５を除去して内
部配線１０４の所定箇所を露出させた。
最後に、露出させた内部配線１０４上に、半田１０８ｂを介して外部出力端子１０８を
、半田１０６を介して第２の電子部品１０７をそれぞれ接続して半導体パッケージ１００
を完成させた。
ところで、上記外部出力端子１０８としては、銅等の金属、または、ジビニルベンゼン
架橋共重合体等のポリイミドや高耐熱性ゴム（融点２６０℃以上）等の有機物の外縁を１
層以上の金属層で覆ってなる外径約４００μｍの球状のコア１０８ａ（融点２６０℃以上
）が中心に配されており、さらに当該コア１０８ａの外周がＳｎ／ＰｂやＳｎ／Ａｇ／Ｃ
ｕからなる厚さ約２０μｍの半田１０８ｂで覆われているものを用いた。
また、この外部出力端子１０８は、コア１０８ａの突出先端が第２絶縁膜１０５から約
４００μｍ突出するようにして、約６００μｍピッチで配した。なお、このコア１０８ａ
のサイズ、形状および突出量は、半導体パッケージの設計に応じて様々な設定とできるの
は勿論である。また、パッケージを薄型化するにはコアの突出量をできるだけ少なく設定
する方が好ましいが、基板実装時に第２の電子部品が基板と圧接触することを防止する目
的から、コア１０８ａの突出先端が、第２の電子部品１０７の突出先端よりも突出するよ
うに、好ましくは１００μｍ以上突出するように設定しておく必要がある。
なお、外部出力端子としては、中心にコア１０８ａが配されていない半田のみからなる
半田バンプを用いることもできるが、上述したような、中心に配されたコア１０８ａと、
コア１０８ａの外側に配された導電性の表層とからなり、かつコアの融点が表層の融点よ
りも相対的に高い構造のものを用いることがより好ましい。この理由としては、以下のこ
とがあげられる。
中心にコア１０８ａが配されていない、半田のみからなる半田バンプを用いた場合には
、半導体パッケージを基板にリフロー実装する際に、溶融した半田バンプがパッケージの
重さで押しつぶされ、元の２／３程度の厚みにまで変形してしまう。このため、基板実装
時の第２の電子部品への押圧ダメージを防止するには、この変形分のあそび厚を加算した
半田バンプを用いなければならない。また、変形時に隣り合う半田バンプ間でショートす
ることを防止する必要性から、半田バンプのピッチを十分に狭めることができない。した
がって、パッケージの薄型化や多ピン構造化を図るためには、中心にコア１０８ａが配さ
れている上記構造の外部出力端子とすることが好ましい。
また、コアの融点が表層の融点よりも相対的に高くなるようにそれぞれの材料を選択す
ることができるが、上述のようにコアを融点２６０℃以上の材料とし、表層の材料を半田
とすると、パッケージの基板実装にリフロー法を用いることができるため好ましい。
第２の電子部品１０７としては、約０．６ｍｍＸ０．３ｍｍの主面を有する厚さ約０．
３ｍｍのチップコンデンサを用い、外部出力端子１０８と最大で約３００μｍまで近接さ
せて配した。なお、この第２の電子部品のサイズは、半導体パッケージの設計に応じて様
々な設定とすることができるのは勿論である。また、第２の電子部品１０７として、上記
チップコンデンサに代えて、チップ抵抗等の他の受動部品やＩＣチップ等を用いてもよい
のは勿論であるが、第２の電子部品をＩＣチップとする場合には、当該ＩＣチップを研磨
して外部出力端子の高さよりも薄く加工することが好ましい。
パッケージの薄型化を図る側面からは、第１絶縁膜や第２絶縁膜の厚みをできる限り薄
くすることが好ましいが、第２の電子部品を搭載することで第２絶縁膜の表面に発生する
応力を緩和するとともに、第２の電子部品と内部配線との間の電気的干渉を十分に抑制す
るためには、少なくとも第２絶縁膜を３μｍ以上の厚みとすることが好ましい。同様に、
第１の電子部品と内部配線との間の電気的干渉を十分に抑制するためには、第１絶縁膜の
厚みを３μｍ以上とすることが好ましい。
このような本実施の形態１の半導体パッケージでは、絶縁膜の内部に電子部品を配さず
、その両側主面上に第１と第２の電子部品を配しているため、絶縁膜を薄くしつつ半導体
パッケージを多機能化させることができる。さらに、外部出力端子の突出先端が第２の電
子部品の突出先端よりも外方に突出して設けられているため、パッケージを基板に実装す
る際に、第２の電子部品が基板と圧接触してダメージを受けることや、第２の電子部品に
より外部出力端子と基板側の電極との接続が阻害されることを防止できる。
さらに、互いに対向する第１絶縁膜と第２絶縁膜とで内部配線を挟み込んでいるため、
内部配線の断線や絶縁不良が生じず、製造歩留まりや製品品質に対する信頼が高まる。し
かも、絶縁膜の内部に電子部品や金属ポストが配された従来型のパッケージと比べて、絶
縁膜内に配される部品と絶縁膜との界面形状が単純となり、絶縁層の剥離等が起こり難い
ため、パッケージの基板実装性も高まる。また、従来型のパッケージのような複数の金属
ポストを必要としないため、パッケージの構成部品数を削減することもできる。
また、第１絶縁膜と第２絶縁膜との接触界面や、絶縁膜と内部配線との界面が、第２の
電子部品の搭載により絶縁膜の他方主面に発生する応力歪みが絶縁膜の一方主面側に伝播
することを緩和するように作用する。よって、他方主面で発生した応力歪みにより、一方
主面上の第１の電子部品がダメージを受けることが抑制される。
また、外部出力端子の表層の融点が外部出力端子の中心側に配されたコアの融点よりも
低く、かつコアが第２の電子部品の突出先端よりも外方に出ているので、コアを溶融させ
ずに表層のみを溶融させてパッケージを基板に実装することができる。この場合、溶融し
ないコアが第２の電子部品と基板との接触を防止する。したがって、溶融による変形を考
慮したあそび厚を設ける必要がない分、外部出力端子を小型化でき、また横方向への広が
りがない分、外部出力端子間のピッチを狭くすることができる。これにより、パッケージ
の一層の薄型化と高密度な多ピン構造を実現することができる。
〔実施の形態２〕
以下、本実施の形態２について図面を参照しながら説明するが、上記実施の形態１と同
様な部分についてはその説明を省略する。
本実施の形態２にかかる半導体パッケージ２００は、図２の断面模式図で示すように、
第１の電子部品２０１としてのＩＣチップと、このＩＣチップの一方主面の一部に接して
、かつ外方に突出して設けられた円柱状のコア２０８ａと、ＩＣチップの一方主面とコア
２０８ａとに接して設けられた第１絶縁膜２０３と、この第１絶縁膜２０３に接して設け
られた所定の配線パターンを有する一枚のシート状の内部配線２０４と、コア２０８ａを
覆って突出している内部配線２０４の突出部分以外の内部配線部分やコア２０８ａを覆っ
て突出している第１絶縁膜２０３の突出部分以外の第１絶縁膜部分に接し、かつ第１絶縁
膜２０３と対向しつつ内部配線２０４の非突出部分を挟み込むようにして設けられた第２
絶縁膜２０５と、第２絶縁膜２０５よりも外方に突出するようにして設けられた第２の電
子部品２０７と、第２絶縁膜２０５よりも外方にまで延びている内部配線２０４の延設部
分を覆う表層としての半田２０８ｂとを備えている。
なお、コア２０８ａと、第１絶縁膜２０３の突出部分と、内部配線２０４の延設部分と
、これらを内包する半田２０８ｂとからなる第２絶縁膜２０５よりも外方に突出した部分
を、以下では外部出力端子２０８とよぶ。この外部出力端子２０８とＩＣチップとは、Ｉ
Ｃチップの一方主面に設けられた内部電極２０２と半田２０８ｂとが内部配線２０４を介
して接続されることにより、それらの間が導通されている。また、第２の電子部品２０７
は半田２０６によって内部配線２０４に接続されている。
コア２０８ａの融点は表層の融点よりも高い。また、コア２０８ａの突出先端は、第２
の電子部品２０７の突出先端よりも外方に延びている。
この実施の形態２にかかる半導体パッケージ２００を、以下のようにして作製した。
第１の電子部品２０１としてのＩＣチップの一方主面に接して、フォトプロセス法や印
刷法により、ポリイミドや高耐熱ゴム等の有機絶縁物からなる厚さ約２００μｍで、直径
約３００μｍの主面を有する、融点２６０℃以上の円柱状のコア２０８ａを、約５００ｍ
ｍピッチで形成した。
次に、上記ＩＣチップの一方主面とコア２０８ａとに接して、第１絶縁膜２０３を形成
した。その後、後述する内部配線２０４をＩＣチップの内部電極２０２に接続できるよう
に、内部電極２０２上の第１絶縁膜２０３を除去して内部電極２０２を露出させた。なお
、第１絶縁膜２０３の材料や厚みは上記実施の形態１と同様であり、以下で示す他の部材
についても特に示さない限り実施の形態１と同様である。
続いて、第１絶縁膜２０３と、内部電極２０２の露出部分とに接して、バリアメタル層
と導体層とを備えた、所定の配線パターンを有する一枚のシート状の内部配線２０４を配
した。
次に、コア２０８ａの突出部分を覆う内部配線２０４の延設部分以外の内部配線部分や
コア２０８ａの突出部分を覆う第１絶縁膜２０３の突出部分以外の第１絶縁膜部分に接し
て、内部配線２０４の非延設部分を挟み込み、かつ第１絶縁膜２０３の非突出部分と対向
するようにして第２絶縁膜２０５を形成した。その後、後述する第２の電子部品や外部出
力端子を内部配線２０４と接続できるように、内部配線２０４上の複数箇所の第２絶縁膜
２０５を除去して内部配線２０４の所定箇所を露出させた。
最後に、内部配線２０４の延設部分を半田２０８ｂで覆い、外部出力端子２０８を形成
した。また、露出させた内部配線２０４上に、半田２０６を介して第２の電子部品２０７
を接続して半導体パッケージ２００を完成させた。
ここで、半田２０８ｂの厚さは約１００μｍであり、内部配線２０４の延設先端を第２
絶縁膜２０５から約３００μｍ突出させたが、この内部配線２０４の延設部分のサイズは
、半導体パッケージの設計に応じて様々な設定とすることができるのは勿論であり、例え
ばコア２０８ａのサイズを変更することで制御してもよい。なお、パッケージを薄型化す
る側面からはその延設量をできるだけ少なく設定する方が好ましいが、基板実装時に電子
部品が基板に圧接触することを防止する目的から、第２の電子部品２０７の突出先端より
も内部配線２０４の延設先端が突出するように、好ましくは約１００μｍ以上突出するよ
うに設定しておく必要がある。
また、第２の電子部品２０７としては、約０．４ｍｍＸ０．２ｍｍの主面を有する厚さ
約０．２ｍｍのチップコンデンサを用い、外部出力端子２０８と最大で約５００μｍまで
近接させて配したが、この第２の電子部品のサイズは、半導体パッケージの設計に応じて
様々な設定とすることができるのは勿論である。また、第２の電子部品２０７として、チ
ップコンデンサに代えて、チップ抵抗等の他の受動部品やＩＣチップ等を用いてもよいの
も勿論であるが、第２の電子部品をＩＣチップとする場合には、上述したように、当該Ｉ
Ｃチップを研磨して外部出力端子の高さよりも薄く加工することが好ましい。
さらに、外部出力端子２０８内部におけるコア２０８ａの配置としては、第１の電子部
品２０１と内部配線２０４の延設部分との間に配されていればよく、上述したような図２
で示す配置に限らず、例えば図４（Ａ）で示すような、コア２０８ａと第１の電子部品２
０１との間に接して第１絶縁膜２０３が設けられ、かつ内部配線２０４の延設部分とコア
２０８ａの突出部分とが接している構造や、図４（Ｂ）で示すような、第１の電子部品２
０１に接してコア２０８ａが設けられ、かつコア２０８ａの突出部分と内部配線２０４の
延設部分とが接している構造としてもよい。特に、図４（Ａ）で示す構造では、コアと第
１の電子部品との間に配された第１絶縁膜によって、パッケージの基板実装時の押圧力を
受けたコアが、第１の電子部品に圧接触してダメージを与えてしまうことを抑制できるた
め好ましい。
このような本実施の形態２では、薄い絶縁膜の両側主面上に第１と第２の電子部品を配
し、かつ外部出力端子を第２の電子部品よりも突出させて設けることにより、半導体パッ
ケージを多機能化させつつ、パッケージを薄型化することができる。また、基板実装時の
第２の電子部品に対する押圧ダメージや、絶縁膜の剥離を防止できるため、パッケージの
基板実装性が向上する。
また、外部出力端子の表層の融点が、中心側に設けられたコアや内部配線の融点よりも
低く、当該内部配線の延設部分やコアを溶融させずに表層のみを溶融させてパッケージを
基板に実装できるため、第２の電子部品の突出先端よりも外方にまで延びて設けられた内
部配線の延設先端により、基板に実装する際に第２の電子部品と基板とが接触することを
防止できる。また、基板実装時の外部出力端子の変形量、すなわち設定すべきあそび厚が
少なくなるため、外部出力端子を小型化してパッケージを一層薄型化させることができる
とともに、外部出力端子間のピッチを狭めてパッケージを多ピン構造化することができる
。
さらに、互いに対向する第１絶縁膜と第２絶縁膜とで内部配線を挟み込んでいるため、
内部配線の断線や絶縁不良が生じず、製造歩留まりや製品品質に対する信頼が高まる。し
かも、絶縁膜の内部に電子部品や金属ポストが配された従来型のパッケージと比べて、絶
縁膜内に配される部品と絶縁膜との界面形状が単純となり、絶縁層の剥離等が起こり難い
ため、パッケージの基板実装性も高まる。また、複数の金属ポストを必要としないため、
パッケージの構成部品数を削減することもできる。
また、第１絶縁膜と第２絶縁膜との接触界面や、絶縁膜と内部配線との界面が、第２の
電子部品の搭載により絶縁膜の他方主面に発生する応力歪みが絶縁膜の一方主面側に伝播
することを緩和するように作用する。よって、他方主面で発生した応力歪みにより、一方
主面上の第１の電子部品がダメージを受けることが抑制される。
〔その他の事項〕
（１）上記実施の形態１または２では、内部配線上に直接第２絶縁膜や半田を形成した
が、第１絶縁膜の上に内部配線を形成した後、この内部配線の表面全体や第２絶縁膜形成
時に露出させる部分を約３〜１０μｍのニッケル（Ｎｉ）層で被覆してもよい。この場合
には、導体層中の銅や半田が拡散することをさらに防止できるため好ましい。
また、第２絶縁膜形成時に露出させる部分をニッケル層で被覆した後、当該部分を、さ
らに約０．０１〜０．３μｍの金（Ａｕ）層で被覆してもよい。この場合には、半田形成
前のニッケル層の酸化を防止したり、半田の濡れ性を向上させたりできるため好ましい。
（２）上記実施の形態１または２では、絶縁膜の厚みを調整することにより、第１の電
子部品または第２の電子部品と内部配線との間や、第１と第２の電子部品との間の電気的
干渉を抑制しているが、これらの電気的干渉が強い場合には、第１の電子部品と第２の電
子部品との間に、電気的にグランドと接続する金属層を設けると、干渉作用を一層抑制で
きるため好ましい。なお、金属層と絶縁膜との密着性を高めるには、当該金属層をメッシ
ュ状としておくことが好ましい。
以上説明したように、本発明によると、薄い絶縁膜の両側主面上に第１と第２の電子部
品を配し、かつ外部出力端子を第２の電子部品よりも突出させて設けることにより、半導
体パッケージを多機能化、薄型化させつつ、その基板実装性を向上することができる。よ
って、その産業上の利用可能性は大きい。
図１は、本発明の半導体パッケージの一例を示す断面概念図である。 図２は、本発明の半導体パッケージの別例を示す断面概念図である。 図３は、従来の技術にかかる半導体パッケージを示す断面概念図である。 図４は、図２の半導体パッケージにおける外部出力端子の内部構造の変形例を示す断面概念図である。
符号の説明
１００、２００ 本発明半導体パッケージ
１０１、２０１ 第１の電子部品
１０２、２０２ 内部電極
１０３、２０３ 第１絶縁膜
１０４、２０４ 内部配線
１０５、２０５ 第２絶縁膜
１０６、２０６ 半田
１０７、２０７ 第２の電子部品
１０８、２０８ 外部出力端子
１０８ａ、２０８ａ コア
１０８ｂ、２０８ｂ 半田
３００ 従来の半導体パッケージ
３０１ ＩＣチップ
３０２ 内部電極
３０３ ビア
３０４ 絶縁層
３０５ 半田バンプ
３０６ 半田バンプ
３０７ 保護膜
３０８ シリコン基板
３０９ 電極
３１０ 誘電体膜
３１１ 電極
３１２ キャパシタ部

Claims (10)

  1. 絶縁膜と、
    前記絶縁膜の一方主面に設けられた第１の電子部品と、
    前記絶縁膜の一方主面と反対側の他方主面に、外方に突出するようにして設けられた第
    ２の電子部品と、
    前記第２の電子部品と同様に、前記他方主面に、外方に突出するようにして設けられた
    外部出力端子と、
    前記絶縁膜の内部に設けられた、前記第１の電子部品と第２の電子部品とを前記外部出
    力端子に導通させる内部配線と
    を備えた半導体パッケージであって、
    前記絶縁膜が、互いに対向する第１絶縁膜と第２絶縁膜とからなり、
    前記内部配線が、前記第１絶縁膜と第２絶縁膜との間に配され、
    前記外部出力端子の突出先端が、前記第２の電子部品の突出先端よりも外方に突出して
    いる
    ことを特徴とする半導体パッケージ。
  2. 前記外部出力端子が、中心側に配されたコアと、前記コアの外側に配された表層とから
    なり、
    前記コアの融点が前記表層の融点よりも高く、
    前記コアの先端側が、前記第２の電子部品の突出先端よりも外方にまで延びている
    ことを特徴とする請求項１記載の半導体パッケージ。
  3. 前記コアと前記表層との間に、前記表層の内側に接するようにして前記内部配線が延設
    されており、
    前記内部配線の融点が前記表層の融点よりも高く、
    前記内部配線の延設先端が、前記第２の電子部品の突出先端よりも外方にまで延びてい
    る
    ことを特徴とする請求項２記載の半導体パッケージ。
  4. 前記コアが２６０℃よりも融点の高い材料からなり、前記表層が半田からなる
    ことを特徴とする請求項２記載の半導体パッケージ。
  5. 前記外部出力端子のコアと前記第１の電子部品との間に、前記第１絶縁膜が配されてい
    る
    ことを特徴とする請求項３記載の半導体パッケージ。
  6. 請求項１記載の半導体パッケージであって、
    前記第１の電子部品がＩＣチップである、ウエハレベルのチップ・スケール・パッケー
    ジ。
  7. 前記外部出力端子のコアが、金属、または、外縁が金属で覆われている有機物からなる
    ことを特徴とする請求項４記載の半導体パッケージ。
  8. 前記第１絶縁膜の厚みが３μｍ以上である
    ことを特徴とする請求項１記載の半導体パッケージ。
  9. 前記内部配線が、バリアメタル層と、銅を含有する導体層とを備えた多層構造である
    ことを特徴とする請求項１記載の半導体パッケージ。
  10. 前記第１の電子部品と第２の電子部品との間に、電気的にグランドと接続する金属層が
    設けられている
    ことを特徴とする請求項１記載の半導体パッケージ。
JP2004291259A 2004-10-04 2004-10-04 半導体パッケージ Pending JP2006108284A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004291259A JP2006108284A (ja) 2004-10-04 2004-10-04 半導体パッケージ
US11/240,802 US20060071330A1 (en) 2004-10-04 2005-10-03 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004291259A JP2006108284A (ja) 2004-10-04 2004-10-04 半導体パッケージ

Publications (1)

Publication Number Publication Date
JP2006108284A true JP2006108284A (ja) 2006-04-20

Family

ID=36124728

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004291259A Pending JP2006108284A (ja) 2004-10-04 2004-10-04 半導体パッケージ

Country Status (2)

Country Link
US (1) US20060071330A1 (ja)
JP (1) JP2006108284A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011066230A (ja) * 2009-09-17 2011-03-31 Sharp Corp 太陽電池モジュール基板および太陽電池モジュール
JP2011121227A (ja) * 2009-12-09 2011-06-23 Toshiba Hokuto Electronics Corp サーマルプリントヘッドおよびサーマルプリンタ
JP2012195612A (ja) * 2012-07-09 2012-10-11 Shinko Electric Ind Co Ltd 電子部品パッケージの製造方法および電子部品パッケージ
US9564565B2 (en) 2014-09-29 2017-02-07 Nichia Corporation Light emitting device, light emitting module, and method for manufacturing light emitting device
US9666567B2 (en) 2014-02-13 2017-05-30 Nichia Corporation Light emitting device having underlying protective element
WO2018135349A1 (ja) * 2017-01-18 2018-07-26 Tdk株式会社 電子部品搭載パッケージ

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1962342A4 (en) * 2005-12-14 2010-09-01 Shinko Electric Ind Co SUBSTRATE WITH INTEGRATED CHIP AND METHOD FOR MANUFACTURING THE SAME
JP4864810B2 (ja) * 2007-05-21 2012-02-01 新光電気工業株式会社 チップ内蔵基板の製造方法
US9597752B2 (en) 2015-03-13 2017-03-21 Mediatek Inc. Composite solder ball, semiconductor package using the same, semiconductor device using the same and manufacturing method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3883947A (en) * 1971-11-05 1975-05-20 Bosch Gmbh Robert Method of making a thin film electronic circuit unit
CA2059020C (en) * 1991-01-09 1998-08-18 Kohji Kimbara Polyimide multilayer wiring board and method of producing same
JP3245329B2 (ja) * 1995-06-19 2002-01-15 京セラ株式会社 半導体素子収納用パッケージ
JPH1197573A (ja) * 1997-09-19 1999-04-09 Sony Corp 半導体パッケージ
KR100470386B1 (ko) * 1998-12-26 2005-05-19 주식회사 하이닉스반도체 멀티-칩패키지
JP3916854B2 (ja) * 2000-06-28 2007-05-23 シャープ株式会社 配線基板、半導体装置およびパッケージスタック半導体装置
US6841862B2 (en) * 2000-06-30 2005-01-11 Nec Corporation Semiconductor package board using a metal base
US6624501B2 (en) * 2001-01-26 2003-09-23 Fujitsu Limited Capacitor and semiconductor device
JP2002280401A (ja) * 2001-03-21 2002-09-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6838761B2 (en) * 2002-09-17 2005-01-04 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages and having electrical shield

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011066230A (ja) * 2009-09-17 2011-03-31 Sharp Corp 太陽電池モジュール基板および太陽電池モジュール
JP2011121227A (ja) * 2009-12-09 2011-06-23 Toshiba Hokuto Electronics Corp サーマルプリントヘッドおよびサーマルプリンタ
JP2012195612A (ja) * 2012-07-09 2012-10-11 Shinko Electric Ind Co Ltd 電子部品パッケージの製造方法および電子部品パッケージ
US9666567B2 (en) 2014-02-13 2017-05-30 Nichia Corporation Light emitting device having underlying protective element
US9564565B2 (en) 2014-09-29 2017-02-07 Nichia Corporation Light emitting device, light emitting module, and method for manufacturing light emitting device
WO2018135349A1 (ja) * 2017-01-18 2018-07-26 Tdk株式会社 電子部品搭載パッケージ
JPWO2018135349A1 (ja) * 2017-01-18 2019-11-07 Ｔｄｋ株式会社 電子部品搭載パッケージ

Also Published As

Publication number Publication date
US20060071330A1 (en) 2006-04-06

Similar Documents

Publication Publication Date Title
KR100884238B1 (ko) 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법
KR100876485B1 (ko) 주석 함량이 많은 땜납 범프의 이용을 가능하게 하는ｕｂｍ층
US6551854B2 (en) Semiconductor device having bump electrodes and method of manufacturing the same
JP2005175019A (ja) 半導体装置及び積層型半導体装置
KR20010070028A (ko) 반도체장치 및 그 제조방법
CN102386147B (zh) 半导体装置及半导体装置的制造方法
US7492045B2 (en) Semiconductor module, method for manufacturing semiconductor modules and mobile device
US7508082B2 (en) Semiconductor device and method of manufacturing the same
JP2007242782A (ja) 半導体装置及び電子装置
JP2006108284A (ja) 半導体パッケージ
JP2007096198A (ja) 半導体装置及びその製造方法並びに電子装置
JP2005026301A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2007242783A (ja) 半導体装置及び電子装置
JPH10335337A (ja) 半導体装置及びその製造方法
JP3855992B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004014854A (ja) 半導体装置
JP5165190B2 (ja) 半導体装置及びその製造方法
JP4282514B2 (ja) 半導体装置の製造方法
US20070187771A1 (en) Semiconductor device and method of manufacturing the same
JP2006294704A (ja) 半導体装置
JP4010298B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2010157544A (ja) 半導体装置及びその製造方法、並びに電子機器
JP5022963B2 (ja) 突起電極の構造、素子搭載用基板およびその製造方法、半導体モジュール、ならびに携帯機器
JP5036217B2 (ja) 半導体装置及びその製造方法
JP4352263B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070727

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070807

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071005

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20081014