JP2006098308A

JP2006098308A - Magnetometric device

Info

Publication number: JP2006098308A
Application number: JP2004286895A
Authority: JP
Inventors: Hideki Sato; 秀樹佐藤
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2004-09-30
Filing date: 2004-09-30
Publication date: 2006-04-13

Abstract

<P>PROBLEM TO BE SOLVED: To provide a magnetometric device capable of easily inspecting a counter possessed by a built-in A/D converter. <P>SOLUTION: The magnetometric device comprises a magnetometric sensor, a clock generating circuit, the counter 6a for counting timing signals, a comparative voltage generating means for raising the comparative voltage synchronously with the timing signals, a comparator for inverting the output when the output voltage of the comparative voltage generating means becomes a voltage corresponding to the output of the magnetometric sensor or more, and an A/D control section 6f for making the count value of the counter 6a to be read into the register 6b when the output of the comparator is inverted. The controller 6 comprises a switch 6h that, when a first external signal is inputted from an external device, supplies the clock signal inputted from the external device of the counter 6a instead of the clock signal generated by the clock generating circuit, and a switch 6i for supplying a second external signal inputted from the external device to the A/D control section 6f instead of the output of the comparator. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、検査機能を備える磁気測定装置に関する。 The present invention relates to a magnetic measurement apparatus having an inspection function.

従来、テストコイルを内蔵し、磁界を発生させて磁気センサの感度を検査する磁気測定装置がある。しかし、この装置は、磁気測定装置に内蔵され磁気センサの出力をデジタル信号に変換するＡ／Ｄコンバータを検査することは容易にはできない。すなわち、このＡ／Ｄコンバータの検査は、外部から一定の磁界を印加し、磁気測定装置に測定指示と測定結果読み出し指示を行い、これによって得られた測定値が、外部から加えた測定値に一致しているかを確認することにより行う必要がある。このような検査を行えば、Ａ／Ｄコンバータのカウンタの各ビットが正常に動作しているか検査することができる。
なお、従来技術として特許文献１が知られている。
特開２００３−２０２３６５号公報 2. Description of the Related Art Conventionally, there is a magnetic measurement device that incorporates a test coil and generates a magnetic field to inspect the sensitivity of a magnetic sensor. However, this device cannot easily test an A / D converter that is built in a magnetic measurement device and converts the output of the magnetic sensor into a digital signal. That is, the A / D converter is inspected by applying a constant magnetic field from the outside, instructing the magnetic measurement device to instruct measurement and reading the measurement result, and the measurement value obtained thereby is converted into the measurement value added from the outside. This must be done by checking whether they match. By performing such an inspection, it is possible to inspect whether each bit of the counter of the A / D converter is operating normally.
Patent Document 1 is known as a conventional technique.
JP 2003-202365 A

しかし、磁気センサは無視できないレベルのオフセット（ずれ）を持つため、上記の技術で正しく検査するためには、予め別の方法でオフセットを求めなければならない。また、ここでの磁界印加は地磁気より弱いレベルの微弱磁界を精度よく印加しなければならないので、検査が困難である。
この発明は、上記の事情に鑑みてなされたものであり、その目的は、磁気測定装置のＡ／Ｄコンバータが持つカウンタを容易に検査可能とし、なおかつピン数の少ない磁気測定装置を提供することである。 However, since the magnetic sensor has an offset (displacement) of a level that cannot be ignored, in order to correctly inspect with the above technique, the offset must be obtained in advance by another method. Further, the application of the magnetic field here is difficult to inspect because a weak magnetic field of a level weaker than the geomagnetism must be applied with high accuracy.
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a magnetic measuring device that can easily inspect a counter included in the A / D converter of the magnetic measuring device and has a small number of pins. It is.

この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、磁界の強度を検出する磁気センサと、クロック信号を発生するクロック発生回路と、前記クロック信号をカウントするカウンタと、前記クロック信号に同期して比較電圧を上昇または下降させる比較電圧発生手段と、前記比較電圧発生手段の出力電圧が前記磁気センサの出力に対応する電圧以上または以下になった時出力を反転させるコンパレータと、前記コンパレータの出力が反転したときに前記カウンタのカウント値を出力する制御手段とを備える磁気測定装置において、外部装置から第１の外部入力信号が入力された時は、前記クロック発生回路が発生するクロック信号に代えて前記外部装置から入力されるクロック信号を前記カウンタへ供給するとともに、前記コンパレータの出力に代えて、前記外部装置から入力される第２の外部入力信号を前記制御手段へ供給する手段を備えたことを特徴とする磁気測定装置である。 SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems. The invention according to claim 1 is a magnetic sensor for detecting the strength of a magnetic field, a clock generation circuit for generating a clock signal, and counting the clock signal. Counter, a comparison voltage generating means for raising or lowering a comparison voltage in synchronization with the clock signal, and an output when the output voltage of the comparison voltage generating means is equal to or higher than a voltage corresponding to the output of the magnetic sensor. In a magnetic measurement device comprising a comparator for inverting the output and a control means for outputting the count value of the counter when the output of the comparator is inverted, when a first external input signal is input from an external device, When a clock signal input from the external device is supplied to the counter instead of the clock signal generated by the clock generation circuit Moni, instead of the output of the comparator is a magnetic measuring device, characterized in that the second external input signal inputted from said external device comprises means for supplying to the control means.

請求項２に記載の発明は、請求項１に記載の磁気測定装置において、前記第１の外部入力信号、前記第２の外部入力信号及び前記外部から入力されるクロック信号を受けるシリアルデータインタフェースを設けたことを特徴とする。 According to a second aspect of the present invention, in the magnetic measurement apparatus according to the first aspect, a serial data interface that receives the first external input signal, the second external input signal, and a clock signal input from the outside is provided. It is provided.

この発明によれば、磁気測定装置のＡ／Ｄコンバータが持つカウンタを容易に検査することができる効果がある。また、請求項２の発明によれば、外部装置と接続するピンの数を少なくすることができる効果がある。 According to the present invention, there is an effect that the counter of the A / D converter of the magnetic measurement device can be easily inspected. According to the invention of claim 2, there is an effect that the number of pins connected to the external device can be reduced.

以下、図面を参照し、この発明の一実施の形態について説明する。図２はこの発明の一実施の形態による磁気測定装置の構成を示すブロック図である。この図において、１、２は各々ＧＭＲ素子によって構成されたＸ軸センサおよびＹ軸センサ、３はＸ軸センサ１またはＹ軸センサ２の出力の一方を選択して出力する切換手段、４は切換手段３を介して入力されるＸ軸センサ１またはＹ軸センサ２の出力を増幅する増幅部、５は増幅部４の出力をディジタルデータに変換する積分型Ａ／Ｄコンバータである。６はＡ／Ｄコンバータ５へクロックパルスおよび制御信号を出力すると共に、内部のカウンタによってＡ／Ｄ変換時のクロックパルスをカウントしてディジタルデータを得る制御回路、７は制御回路６と外部のＣＰＵ（中央処理装置）との間のデータ授受を仲介するインターフェイスであり、
シリアルクロックラインＳＣＬおよびシリアルデータラインＳＤＡを介してＣＰＵ８と接続されている。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 2 is a block diagram showing the configuration of the magnetic measurement apparatus according to one embodiment of the present invention. In this figure, 1 and 2 are an X-axis sensor and a Y-axis sensor each composed of a GMR element, 3 is a switching means for selecting and outputting one of the outputs of the X-axis sensor 1 or Y-axis sensor 2, and 4 is a switch. An amplifying unit 5 for amplifying the output of the X-axis sensor 1 or the Y-axis sensor 2 input via the means 3 is an integrating A / D converter for converting the output of the amplifying unit 4 into digital data. 6 is a control circuit that outputs a clock pulse and a control signal to the A / D converter 5 and counts the clock pulse at the time of A / D conversion by an internal counter to obtain digital data. 7 is a control circuit 6 and an external CPU It is an interface that mediates data exchange with (central processing unit),
The CPU 8 is connected via a serial clock line SCL and a serial data line SDA.

また、１１はＧＭＲ素子によって構成されたＺ軸センサ、１２はこの磁気測定回路が内蔵された機器（例えば、携帯端末）の鉛直方向からの傾斜角度を検出する傾斜センサ、１３はＺ軸センサの出力を増幅する増幅部、１４は傾斜センサ１２の出力を増幅する増幅部である。１５は増幅部１３または１４の出力をディジタルデータに変換する、Ａ／Ｄコンバータ５と同様に構成されたＡ／Ｄコンバータ、１６は制御回路６と同様に構成された制御回路、１７は制御回路１６とＣＰＵ８との間のデータ授受を仲介するインターフェイスであり、シリアルクロックラインＳＣＬおよびシリアルデータラインＳＤＡを介してＣＰＵ８と接続されている。 Reference numeral 11 denotes a Z-axis sensor composed of a GMR element, 12 denotes an inclination sensor for detecting an inclination angle from the vertical direction of a device (for example, a portable terminal) incorporating the magnetic measurement circuit, and 13 denotes a Z-axis sensor. An amplifying unit for amplifying the output, 14 is an amplifying unit for amplifying the output of the tilt sensor 12. Reference numeral 15 denotes an A / D converter configured similarly to the A / D converter 5 for converting the output of the amplifier 13 or 14 into digital data, 16 a control circuit configured similar to the control circuit 6, and 17 a control circuit. 16 is an interface that mediates data exchange between the CPU 8 and the CPU 8, and is connected to the CPU 8 via a serial clock line SCL and a serial data line SDA.

図３は図２における磁気センサ１、２、切換手段３、増幅部４の詳細を示す回路図である。この図において、１ａ〜１ｄはブリッジ接続されたＧＭＲ素子であり、これらによってＸ軸センサ１が構成されている。このＸ軸センサ１の電源端子は電源電圧ＶCCに接続され、接地端子がＦＥＴ（電界効果トランジスタ）２１を介して接地されている。ＦＥＴ２１は、Ｘ軸方向の地磁気測定の際に制御回路６から出力される信号によってＯＮとなる。２ａ〜２ｄはブリッジ接続されたＧＭＲ素子であり、これらによってＹ軸センサ２が構成されている。このＹ軸センサ２の電源端子は電源電圧ＶCCに接続され、接地端子がＦＥＴ２２を介して接地されている。ＦＥＴ２２は、Ｙ軸方向の地磁気測定の際に制御回路６から出力される信号によってＯＮとなる。 FIG. 3 is a circuit diagram showing details of the magnetic sensors 1 and 2, the switching means 3, and the amplifying unit 4 in FIG. 2. In this drawing, reference numerals 1a to 1d denote bridge-connected GMR elements, which constitute the X-axis sensor 1. The power supply terminal of the X-axis sensor 1 is connected to the power supply voltage VCC, and the ground terminal is grounded via an FET (field effect transistor) 21. The FET 21 is turned on by a signal output from the control circuit 6 during geomagnetism measurement in the X-axis direction. Reference numerals 2a to 2d denote bridge-connected GMR elements, which constitute the Y-axis sensor 2. The power supply terminal of the Y-axis sensor 2 is connected to the power supply voltage VCC, and the ground terminal is grounded via the FET 22. The FET 22 is turned on by a signal output from the control circuit 6 at the time of geomagnetism measurement in the Y-axis direction.

Ｓ１〜Ｓ４は切換手段３を構成する半導体スイッチであり、Ｘ軸方向の地磁気測定の際に制御回路６から出力される信号によってスイッチＳ１、Ｓ３がＯＮとなり、Ｙ軸方向の地磁気測定の際に制御回路６から出力される信号によってスイッチＳ２、Ｓ４がＯＮとなる。スイッチＳ１、Ｓ３がＯＮになると、Ｘ軸センサ１の出力が増幅器２４、２５へ加えられ、スイッチＳ２、Ｓ４がＯＮになると、Ｙ軸センサ２の出力が増幅器２４、２５へ加えられる。増幅器２４、２５は各々増幅度１のバッファ増幅器である。Ｒ１〜Ｒ４は抵抗、２６は増幅器であり、これらによってバッファ増幅器２４、２５の出力の差を増幅する差動増幅器が構成されている。なお、端子２７は後述するレファランス電圧ＶＲが加えられる端子である。 S1 to S4 are semiconductor switches constituting the switching means 3, and the switches S1 and S3 are turned on by a signal output from the control circuit 6 at the time of geomagnetism measurement in the X-axis direction, and at the time of geomagnetism measurement in the Y-axis direction. The switches S2 and S4 are turned on by a signal output from the control circuit 6. When the switches S1 and S3 are turned on, the output of the X-axis sensor 1 is applied to the amplifiers 24 and 25. When the switches S2 and S4 are turned on, the output of the Y-axis sensor 2 is applied to the amplifiers 24 and 25. The amplifiers 24 and 25 are buffer amplifiers each having a gain of 1. R1 to R4 are resistors, and 26 is an amplifier, which constitutes a differential amplifier that amplifies the difference between the outputs of the buffer amplifiers 24 and 25. The terminal 27 is a terminal to which a reference voltage VR described later is applied.

Ｓ５はＸ軸方向またはＹ軸方向の地磁気測定の際に短時間ＯＮとなる半導体スイッチ、２９はコンデンサ、３０は増幅度１の増幅器であり、これらによってサンプルホールド回路３１が構成されている。このサンプルホールド回路３１は増幅器２６の出力電圧を一時記憶する回路であり、その出力は端子３２へ加えられる。 S5 is a semiconductor switch that is turned on for a short time during geomagnetism measurement in the X-axis direction or Y-axis direction, 29 is a capacitor, and 30 is an amplifier with an amplification factor of 1. A sample-hold circuit 31 is constituted by these. This sample and hold circuit 31 is a circuit for temporarily storing the output voltage of the amplifier 26, and its output is applied to a terminal 32.

３４はレファランス電圧発生回路であり、Ａ／Ｄコンバータ５において使用されるレファランス電圧ＶＲ、ＶＳＵＢを生成して出力する。すなわち、このレファランス電圧発生回路３４において、Ｒ１Ｘ〜Ｒ３Ｘはシリーズ接続された抵抗であり、抵抗Ｒ１Ｘの一端が電源電圧ＶCCに接続され、抵抗Ｒ３Ｘの一端がＸ軸センサ１とＦＥＴ２１の接続点に接続されている。また、Ｒ１Ｙ〜Ｒ３Ｙはシリーズ接続された抵抗であり、抵抗Ｒ１Ｙの一端が電源電圧ＶCCに接続され、抵抗Ｒ３Ｙの一端がＹ軸センサ２とＦＥＴ２２の接続点に接続されている。Ｓ１Ｘ、Ｓ３ＸはＸ軸方向の地磁気測定の際にＯＮとなるスイッチ、Ｓ１Ｙ、Ｓ３ＹはＹ軸方向の地磁気測定の際にＯＮとなるスイッチ、３８、３９はコンデンサ、３６、３７は増幅度１の増幅器である。 Reference numeral 34 denotes a reference voltage generation circuit which generates and outputs reference voltages VR and VSUB used in the A / D converter 5. That is, in the reference voltage generating circuit 34, R1X to R3X are series-connected resistors, one end of the resistor R1X is connected to the power supply voltage VCC, and one end of the resistor R3X is connected to the connection point between the X-axis sensor 1 and the FET 21. Has been. R1Y to R3Y are resistors connected in series. One end of the resistor R1Y is connected to the power supply voltage VCC, and one end of the resistor R3Y is connected to a connection point between the Y-axis sensor 2 and the FET 22. S1X and S3X are switches that are turned on during geomagnetism measurement in the X-axis direction, S1Y and S3Y are switches that are turned on during geomagnetism measurement in the Y-axis direction, 38 and 39 are capacitors, and 36 and 37 are amplification factors of 1. It is an amplifier.

このような構成において、Ｘ軸方向の地磁気測定においては、スイッチＳ１ＸがＯＮとなり、抵抗Ｒ２ＸおよびＲ３Ｘの接続点の電圧が増幅器３６を介して、リファランス電圧ＶＲとして出力される。また、Ｘ軸方向の地磁気測定においては、スイッチＳ３ＸがＯＮとなり、抵抗Ｒ１ＸおよびＲ２Ｘの接続点の電圧が増幅器３７を介して、リファランス電圧ＶＳＵＢとして出力される。同様に、Ｙ軸方向の地磁気測定においては、スイッチＳ１ＹがＯＮとなり、抵抗Ｒ２ＹおよびＲ３Ｙの接続点の電圧が増幅器３６を介して、リファランス電圧ＶＲとして出力され、また、スイッチＳ３ＹがＯＮとなり、抵抗Ｒ１ＹおよびＲ２Ｙの接続点の電圧が増幅器３７を介して、リファランス電圧ＶＳＵＢとして出力される。増幅器３６，３７の入力に接続されたコンデンサ３８、３９との働きによりそれぞれサンプルホールド回路が構成されている。 In such a configuration, in geomagnetism measurement in the X-axis direction, the switch S1X is turned on, and the voltage at the connection point of the resistors R2X and R3X is output as the reference voltage VR via the amplifier 36. Further, in the geomagnetism measurement in the X-axis direction, the switch S3X is turned ON, and the voltage at the connection point of the resistors R1X and R2X is output as the reference voltage VSUB via the amplifier 37. Similarly, in the geomagnetism measurement in the Y-axis direction, the switch S1Y is turned on, the voltage at the connection point of the resistors R2Y and R3Y is output as the reference voltage VR through the amplifier 36, and the switch S3Y is turned on, The voltage at the connection point of R1Y and R2Y is output as a reference voltage VSUB via the amplifier 37. Sample and hold circuits are configured by the action of capacitors 38 and 39 connected to the inputs of the amplifiers 36 and 37, respectively.

次に、図１０はＡ／Ｄコンバータ５の構成を示す回路図である。この図において、４０は図３に示すサンプルホールド回路３１の出力信号Ｖａｍｐが加えられる端子であり、信号Ｖａｍｐは抵抗ＲＢを介してコンパレータ４１の非反転入力端へ加えられる。４２は電源電圧ＶCCが加えられる端子であり、半導体スイッチＳｃ４を介してコンデンサＣ１の一端に接続されている。４３は図３に示すレファランス電圧ＶＲが加えられる端子であり、半導体スイッチＳｃ３を介してコンデンサＣ１の一端に接続されている。コンデンサＣ１の他端は半導体スイッチＳｃ１を介してレファランス電圧ＶＲが加えられる端子４４に接続されると共に、半導体スイッチＳｃ２を介して演算増幅器４５の反転入力端に接続されている。 Next, FIG. 10 is a circuit diagram showing a configuration of the A / D converter 5. In this figure, 40 is a terminal to which the output signal Vamp of the sample hold circuit 31 shown in FIG. 3 is applied, and the signal Vamp is applied to the non-inverting input terminal of the comparator 41 via the resistor RB. Reference numeral 42 denotes a terminal to which the power supply voltage VCC is applied, and is connected to one end of the capacitor C1 through the semiconductor switch Sc4. 43 is a terminal to which the reference voltage VR shown in FIG. 3 is applied, and is connected to one end of the capacitor C1 through the semiconductor switch Sc3. The other end of the capacitor C1 is connected to the terminal 44 to which the reference voltage VR is applied via the semiconductor switch Sc1, and is connected to the inverting input terminal of the operational amplifier 45 via the semiconductor switch Sc2.

４６はリファランス電圧ＶＳＵＢが加えられる端子であり、半導体スイッチＳｃ４Ｓを介してコンデンサＣ２の一端に接続されている。４７はレファランス電圧ＶＲが加えられる端子であり、半導体スイッチＳｃ３Ｓを介してコンデンサＣ２の一端に接続されている。コンデンサＣ２の他端は半導体スイッチＳｃ１Ｓを介してレファランス電圧ＶＲが加えられる端子４８に接続されると共に、半導体スイッチＳｃ２Ｓを介して演算増幅器４５の反転入力端に接続されている。演算増幅器４５の反転入力端および出力端間には、半導体スイッチＳｄおよびコンデンサＣ３が並列に接続され、非反転入力端へはレファランス電圧ＶＲが端子４９を介して加えられ、演算増幅器４５の出力信号は信号Ｖｉｎｔｅｇとして抵抗ＲＡを介してコンパレータ４１の非反転入力端へ加えられる。ここで、スイッチＳｄは制御回路６（図２）から出力される信号ＲＥＳによってＯＮ／ＯＦＦ制御される。また、抵抗ＲＡの抵抗値は抵抗ＲＢと同一である。また、コンパレータ４１の反転入力端へは、端子５０を介してレファランス電圧ＶＲが加えられ、コンパレータ４１の出力信号ＣＭＰが端子５１を介して図２の制御回路６へ出力される。なお、符号５２は半導体スイッチＳｃ１〜Ｓｃ４およびＳｃ１Ｓ〜Ｓｃ４Ｓの構成を示す図であり、各スイッチＳｃ１〜Ｓｃ４およびＳｃ１Ｓ〜Ｓｃ４ＳはいずれもＰチャネルＦＥＴおよびＮチャネルＦＥＴを並列接続して構成されている。 46 is a terminal to which the reference voltage VSUB is applied, and is connected to one end of the capacitor C2 via the semiconductor switch Sc4S. 47 is a terminal to which the reference voltage VR is applied, and is connected to one end of the capacitor C2 via the semiconductor switch Sc3S. The other end of the capacitor C2 is connected to a terminal 48 to which a reference voltage VR is applied via a semiconductor switch Sc1S, and is connected to an inverting input terminal of the operational amplifier 45 via a semiconductor switch Sc2S. A semiconductor switch Sd and a capacitor C3 are connected in parallel between the inverting input terminal and the output terminal of the operational amplifier 45, and the reference voltage VR is applied to the non-inverting input terminal via the terminal 49, so that the output signal of the operational amplifier 45 is output. Is applied as a signal Vinteg to the non-inverting input terminal of the comparator 41 via the resistor RA. Here, the switch Sd is ON / OFF controlled by a signal RES output from the control circuit 6 (FIG. 2). The resistance value of the resistor RA is the same as that of the resistor RB. The reference voltage VR is applied to the inverting input terminal of the comparator 41 via the terminal 50, and the output signal CMP of the comparator 41 is output to the control circuit 6 of FIG. Reference numeral 52 denotes a configuration of the semiconductor switches Sc1 to Sc4 and Sc1S to Sc4S. Each of the switches Sc1 to Sc4 and Sc1S to Sc4S is configured by connecting a P-channel FET and an N-channel FET in parallel. .

５３は上述したスイッチＳｃ１〜Ｓｃ４およびＳｃ１Ｓ〜Ｓｃ４ＳをＯＮ／ＯＦＦ制御する信号ＣＫ１〜ＣＫ４、ＣＫ１Ｓ〜ＣＫ４Ｓを、図２の制御回路６から出力されるクロックパルスＣＫおよび信号ＦＩＮ、ＵＤに基づいて生成し出力するタイミング信号発生回路である。 53 generates signals CK1 to CK4 and CK1S to CK4S for ON / OFF control of the above-described switches Sc1 to Sc4 and Sc1S to Sc4S based on the clock pulse CK and signals FIN and UD output from the control circuit 6 of FIG. And a timing signal generating circuit for outputting the signal.

図２の制御回路６は、ＣＰＵ８からインターフェイス７を介して受けた指示に基づいて、前述したスイッチＳ１Ｘ、Ｓ３Ｘ、Ｓ１Ｙ、Ｓ３Ｙ、Ｓ１〜Ｓ４、Ｓ５をＯＮ／ＯＦＦ制御する信号を出力し、また、クロックパルスＣＫおよび信号ＲＥＳ、ＦＩＮ、ＵＤを上述したＡ／Ｄコンバータ５へ出力する。また、クロックパルスＣＫを内部のカウンタによってアップカウントし、Ａ／Ｄコンバータ５から出力される信号ＣＭＰを受けてカウントを停止し、カウント結果を変換後データとしてインターフェイス７を介してＣＰＵ８へ出力する（詳細は後述する）。 The control circuit 6 in FIG. 2 outputs a signal for ON / OFF control of the above-described switches S1X, S3X, S1Y, S3Y, S1 to S4, S5 based on an instruction received from the CPU 8 via the interface 7. The clock pulse CK and the signals RES, FIN, and UD are output to the A / D converter 5 described above. Also, the clock pulse CK is up-counted by an internal counter, stops counting upon receiving the signal CMP output from the A / D converter 5, and outputs the count result to the CPU 8 through the interface 7 as converted data ( Details will be described later).

図１に、図２における制御回路６（１６）の主要部の構成を示す。カウンタ６ａは積分型Ａ／Ｄを構成する。クロックＣＯＵＮＴＣＫによりアップカウントし、リセット（ＲＥＳＥＴ）入力を備えている。一時レジスタ６ｂは、カウンタ６ａの値をインターフェイス７を介してＣＰＵ８が読むため一時的に保持する。下限設定６ｃは、Ａ／Ｄ動作時に下限電圧を設定する。固定値１６としてある。オフセットレジスタ６ｄは、インターフェイス７を介してＣＰＵ８が設定する。比較器６ｅはカウンタ６ａの値と下限設定６ｃまたはオフセットレジスタ６ｄの値を比較する。Ａ／Ｄ制御部６ｆは、インターフェイス７を介してＣＰＵ８からの指示により測定の開始、Ａ／Ｄ動作の切り換え、各種タイミング信号発生を行う。パワーダウン制御部６ｇは省電力化のために測定動作を行っていない部分を休止状態とする。Ａ／Ｄ制御部６ｆに入力される信号ＣＭＰ（図１０参照）、カウンタ６ａのクロックＣＯＵＮＴＣＫは、テスト時には切り換えてテスト用信号を入力する。なお、下限設定６ｃはこの実施形態においては固定値であるが、レジスタとしてインターフェイス７を介してＣＰＵ８から入力してもよい。 FIG. 1 shows a configuration of a main part of the control circuit 6 (16) in FIG. The counter 6a constitutes an integral type A / D. It is up-counted by the clock COUNTCK and has a reset (RESET) input. The temporary register 6b temporarily holds the value of the counter 6a for the CPU 8 to read through the interface 7. The lower limit setting 6c sets a lower limit voltage during A / D operation. The fixed value is 16. The offset register 6 d is set by the CPU 8 via the interface 7. The comparator 6e compares the value of the counter 6a with the lower limit setting 6c or the value of the offset register 6d. The A / D control unit 6 f performs measurement start, A / D operation switching, and generation of various timing signals according to instructions from the CPU 8 via the interface 7. The power-down control unit 6g puts a portion that is not performing a measurement operation into a sleep state for power saving. The signal CMP (see FIG. 10) input to the A / D control unit 6f and the clock COUNTCK of the counter 6a are switched during the test to input a test signal. The lower limit setting 6c is a fixed value in this embodiment, but may be input from the CPU 8 via the interface 7 as a register.

次に、図４は図２におけるＺ軸センサ１１、増幅部１３、１４の詳細を示す回路図である。この図において、１１ａ〜１１ｄはブリッジ接続されたＧＭＲ素子であり、これらによってＺ軸センサ１１が構成されている。このＺ軸センサ１１の電源端子は電源電圧ＶCCに接続され、接地端子がＦＥＴ６１を介して接地されている。ＦＥＴ６１は、Ｚ軸方向の地磁気測定の際に制御回路１６から出力される信号によってＯＮとなる。増幅器６２、６３は各々増幅度１のバッファ増幅器であり、Ｚ軸センサ１１の２出力を各々増幅する。Ｒ１〜Ｒ４は抵抗、６４は増幅器であり、これらによってバッファ増幅器６２、６３の出力の差を増幅する差動増幅器が構成されている。また、端子６５はレファランス電圧ＶＲが加えられる端子である。また、６６は傾斜センサ１２の出力を増幅する増幅度１の増幅器であり、図２の増幅部１４を構成する。そして、この増幅器６６の出力端および増幅器６４の出力端が共通接続されて端子６８に接続され、この端子６８が図２のＡ／Ｄコンバータ１５に入力端に接続されている。 Next, FIG. 4 is a circuit diagram showing details of the Z-axis sensor 11 and the amplification units 13 and 14 in FIG. In this figure, 11a to 11d are bridge-connected GMR elements, and the Z-axis sensor 11 is constituted by these. The power supply terminal of the Z-axis sensor 11 is connected to the power supply voltage VCC, and the ground terminal is grounded via the FET 61. The FET 61 is turned on by a signal output from the control circuit 16 at the time of geomagnetism measurement in the Z-axis direction. The amplifiers 62 and 63 are buffer amplifiers each having a gain of 1, and amplify the two outputs of the Z-axis sensor 11. R1 to R4 are resistors, and 64 is an amplifier, which constitutes a differential amplifier that amplifies the difference between the outputs of the buffer amplifiers 62 and 63. The terminal 65 is a terminal to which the reference voltage VR is applied. Reference numeral 66 denotes an amplifier having an amplification factor of 1 for amplifying the output of the tilt sensor 12, and constitutes the amplifying unit 14 of FIG. The output end of the amplifier 66 and the output end of the amplifier 64 are connected in common and connected to a terminal 68, and this terminal 68 is connected to the input end of the A / D converter 15 in FIG.

７０はレファランス電圧発生回路であり、Ａ／Ｄコンバータ１５において使用されるレファランス電圧ＶＲ、ＶＳＵＢを生成して出力する。すなわち、このレファランス電圧発生回路７０において、Ｒ１Ｘ〜Ｒ３Ｘはシリーズ接続された抵抗であり、抵抗Ｒ１Ｘの一端が電源電圧ＶCCに接続され、抵抗Ｒ３Ｘの一端がＺ軸センサ１１とＦＥＴ６１の接続点に接続されている。７１、７２は増幅度１の増幅器であり、増幅器７１は抵抗Ｒ１ＸおよびＲ２Ｘの接続点の電圧をレファランス電圧ＶＳＵＢとして出力するためのバッファとして動作し、増幅器７２は抵抗Ｒ２ＸおよびＲ３Ｘの接続点の電圧をレファランス電圧ＶＲとして出力するためのバッファとして動作する。 Reference numeral 70 is a reference voltage generation circuit which generates and outputs reference voltages VR and VSUB used in the A / D converter 15. That is, in the reference voltage generating circuit 70, R1X to R3X are series-connected resistors, one end of the resistor R1X is connected to the power supply voltage VCC, and one end of the resistor R3X is connected to the connection point between the Z-axis sensor 11 and the FET 61. Has been. Reference numerals 71 and 72 denote amplifiers having an amplification factor of 1. The amplifier 71 operates as a buffer for outputting the voltage at the connection point between the resistors R1X and R2X as the reference voltage VSUB, and the amplifier 72 is the voltage at the connection point between the resistors R2X and R3X. Operates as a buffer for outputting as a reference voltage VR.

図５は図４における増幅器６４、６６の構成を示す回路図である。（増幅器６２，６３，７１，７２も同一の構成である。）この図において、８０〜８２はＰチャネルＦＥＴ、９３は定電流回路である。ＦＥＴ８０、８１およびＦＥＴ８０、８２はそれぞれカレントミラー接続となっており、ＦＥＴ８１、８２のソース−ドレインには各々ＦＥＴ８０の電流と同一の（または比例する）電流が流れる。８３、８４はＰチャネルＦＥＴ、８５、８６はＮチャネルＦＥＴであり、ＦＥＴ８３のゲートが反転入力端ｉｎｎに、ＦＥＴ８４のゲートが非反転入力端ｉｎｐに各々接続されている。そして、これらのＦＥＴ８３〜８６によって入力端ｉｎｎ、ｉｎｐの信号の差を増幅する差動増幅回路が構成されている。８７はＮチャネルＦＥＴであり、上述した差動増幅回路の出力を増幅し、出力端子ｏｕｔへ出力する。 FIG. 5 is a circuit diagram showing the configuration of the amplifiers 64 and 66 in FIG. (Amplifiers 62, 63, 71, and 72 have the same configuration.) In this figure, 80 to 82 are P-channel FETs, and 93 is a constant current circuit. The FETs 80 and 81 and the FETs 80 and 82 are in current mirror connection, and the same current (or proportional) as the current of the FET 80 flows through the source and drain of the FETs 81 and 82. Reference numerals 83 and 84 denote P-channel FETs, and reference numerals 85 and 86 denote N-channel FETs. The gate of the FET 83 is connected to the inverting input terminal inn, and the gate of the FET 84 is connected to the non-inverting input terminal inp. These FETs 83 to 86 constitute a differential amplifier circuit that amplifies the signal difference between the input terminals inn and inp. Reference numeral 87 denotes an N-channel FET, which amplifies the output of the above-described differential amplifier circuit and outputs it to the output terminal out.

８８はＰチャネルＦＥＴ、８９はＮチャネルＦＥＴであり、ＦＥＴ８８のゲートには信号ｐｄを反転した信号／ｐｄが加えられ、ＦＥＴ８９のゲートに信号ｐｄが加えられる。また、ＦＥＴ８８のソースは電源電圧ＶCCに接続され、ドレインがＦＥＴ８２のゲートに接続されている。また、ＦＥＴ８９のソースは接地され、ドレインがＦＥＴ８７のゲートに接続されている。これらのＦＥＴ８８、８９は出力端子ｏｕｔを能動状態とするかハイインピーダンス状態とするかを制御するもので、信号ｐｄを”Ｈ（ハイ）”レベルにすると、ＦＥＴ８８、８９が共にＯＮとなり、これによりＦＥＴ８２、８７がＯＦＦとなり、出力端子ｏｕｔがハイインピーダンスとなる。一方、信号ｐｄを”Ｌ（ロー）”レベルにすると、ＦＥＴ８８、８９が共にＯＦＦとなり、これによりＦＥＴ８２、８７が能動状態となり、出力端子ｏｕｔが能動状態となる。なお、図５の信号ｐｄは、図４での増幅器６２〜６４ではＰＤＳＥ、増幅器６６ではＰＤＡＣ、増幅器７１、７２ではＰＤとして示す。 88 is a P-channel FET and 89 is an N-channel FET. A signal / pd obtained by inverting the signal pd is applied to the gate of the FET 88, and a signal pd is applied to the gate of the FET 89. The source of the FET 88 is connected to the power supply voltage VCC, and the drain is connected to the gate of the FET 82. The source of the FET 89 is grounded, and the drain is connected to the gate of the FET 87. These FETs 88 and 89 control whether the output terminal out is in an active state or a high impedance state. When the signal pd is set to the “H (high)” level, both the FETs 88 and 89 are turned on. The FETs 82 and 87 are turned off, and the output terminal out becomes high impedance. On the other hand, when the signal pd is set to the “L (low)” level, both the FETs 88 and 89 are turned OFF, whereby the FETs 82 and 87 are activated, and the output terminal out is activated. 5 is indicated as PDSE in the amplifiers 62 to 64 in FIG. 4, PDAC in the amplifier 66, and PD in the amplifiers 71 and 72.

図４に示す回路は、Ｚ軸方向の地磁気測定においては、制御回路１６から増幅器６４、６２、６３へ信号ＰＤＳＥとして”Ｌ”レベルの信号が加えられる一方、増幅器６６へは信号ＰＤＡＣとして”Ｈ”レベルの信号が加えられ、増幅器７１、７２のＰＤは”Ｌ”レベルとされ、これにより増幅器６４は能動状態、増幅器６６はハイインピーダンス状態となる。一方、傾斜センサ１２による傾斜度測定においては、制御回路１６から増幅器６４へ信号ＰＤＳＥとして”Ｈ”レベルの信号が加えられる一方、増幅器６６へは信号ＰＤＡＣとして”Ｌ”レベルの信号が加えられ、増幅器７１、７２のＰＤは”Ｌ”レベルとされ、これにより増幅器６４はハイインピーダンス状態、増幅器６６は能動状態となる。さらに、Ｚ軸方向の地磁気測定および傾斜センサ１２の傾斜測定も行わない時は、ＰＤＳＥ、ＰＤＡＣ、ＰＤいずれも”Ｈ”レベルとされ、各増幅器は休止状態（出口はハイインピーダンス）となる。
ここではＺ軸方向の地磁気測定について示したが、Ｘ軸、Ｙ軸についても同様の切換方法ができる。その場合は、図３において、増幅器２４、２５、２６をもう１組用意する。各増幅器を図５と同様の構成としてｐｄ信号をＸ軸測定、Ｙ軸測定に応じて制御すればよい。 In the circuit shown in FIG. 4, in the geomagnetism measurement in the Z-axis direction, an “L” level signal is applied as a signal PDSE from the control circuit 16 to the amplifiers 64, 62, 63, while an “H” signal is applied to the amplifier 66 as the signal PDAC. The "level" signal is added, and the PDs of the amplifiers 71 and 72 are set to the "L" level, so that the amplifier 64 becomes active and the amplifier 66 becomes high impedance. On the other hand, in the inclination measurement by the inclination sensor 12, an “H” level signal is applied as the signal PDSE from the control circuit 16 to the amplifier 64, while an “L” level signal is applied as the signal PDAC to the amplifier 66. The PDs of the amplifiers 71 and 72 are set to the “L” level, whereby the amplifier 64 is in a high impedance state and the amplifier 66 is in an active state. Further, when neither geomagnetic measurement in the Z-axis direction nor tilt measurement of the tilt sensor 12 is performed, PDSE, PDAC, and PD are all at the “H” level, and each amplifier is in a rest state (exit is high impedance).
Although the geomagnetism measurement in the Z-axis direction is shown here, the same switching method can be performed for the X-axis and the Y-axis. In that case, another set of amplifiers 24, 25, and 26 is prepared in FIG. Each amplifier may have the same configuration as that shown in FIG. 5, and the pd signal may be controlled in accordance with X-axis measurement and Y-axis measurement.

次に、図１０に示すＡ／Ｄコンバータ５（１５）および制御回路６（１６）の動作を図６、図７に示すタイミングチャートを参照して説明する。
このＡ／Ｄコンバータ５は(1)オフセット測定、(2)通常データ測定の２処理によってＡ／Ｄ変換を行う。すなわち、従来のＡ／Ｄコンバータは図８（ｂ）に示すように、一定の細かいステップで比較電圧を最下限電圧から順次上昇させつつクロックパルスをカウントし、比較電圧が被変換電圧を超えた時のカウント値を変換データとして出力していたが、このＡ／Ｄコンバータ５は図８（ａ）に示すように、まず、(1)オフセット測定によって粗いステップで概略の変換データを取得し、次いで、(2)通常データ測定によって概略変換データの近傍において細かいステップで比較電圧を順次上昇させて正確な変換データを得るようになっている。以下、詳述する。 Next, operations of the A / D converter 5 (15) and the control circuit 6 (16) shown in FIG. 10 will be described with reference to timing charts shown in FIGS.
The A / D converter 5 performs A / D conversion by two processes of (1) offset measurement and (2) normal data measurement. That is, as shown in FIG. 8B, the conventional A / D converter counts clock pulses while sequentially increasing the comparison voltage from the lowest limit voltage in certain fine steps, and the comparison voltage exceeds the converted voltage. As shown in FIG. 8A, the A / D converter 5 first acquires (1) rough conversion data in coarse steps by offset measurement, as shown in FIG. Next, (2) by the normal data measurement, the comparison voltage is sequentially raised in fine steps in the vicinity of the approximate conversion data to obtain accurate conversion data. Details will be described below.

（１）オフセット測定
図６はオフセット測定の動作を示すタイミングチャートである。以下、Ｘ軸方向の地磁気の強さを測定する場合について説明する。この場合、制御回路６のＡ／Ｄ制御部６ｆは、まず、ＦＥＴ２１（図３）をＯＮとする信号Ｘを出力し、また、スイッチＳ１Ｘ、Ｓ３Ｘ、Ｓ１、Ｓ３、Ｓ５をＯＮとする信号Ｘを出力する。次いで、クロックパルスＣＫ、”Ｈ”レベルのリセット信号ＲＥＳ、”Ｌ”レベルの信号ＵＤおよびＦＩＮをＡ／Ｄコンバータ５へ出力する（図６の時刻ｔ１）。 (1) Offset Measurement FIG. 6 is a timing chart showing the offset measurement operation. Hereinafter, a case where the strength of geomagnetism in the X-axis direction is measured will be described. In this case, the A / D control unit 6f of the control circuit 6 first outputs a signal X for turning on the FET 21 (FIG. 3), and a signal X for turning on the switches S1X, S3X, S1, S3, and S5. Is output. Next, the clock pulse CK, the “H” level reset signal RES, and the “L” level signals UD and FIN are output to the A / D converter 5 (time t1 in FIG. 6).

ＦＥＴ２１がＯＮになると、Ｘ軸センサ１に電源が供給され、ＧＭＲ素子１ａ、１ｂの接続点の電圧およびＧＭＲ素子１ｃ、１ｄの接続点の電圧がそれぞれ増幅器２４、２５の各入力端へ供給され、増幅器２６からその時の地磁気のＸ軸方向の強さに対応する信号が出力される。そして、その信号によってサンプルホールド回路３１のコンデンサ２９が充電される。制御回路６は増幅器２６の出力が安定した時点でスイッチＳ５をＯＦＦとする。以後、増幅器３０からその時の地磁気のＸ軸方向の強さを示す信号Ｖａｍｐが出力される。 When the FET 21 is turned on, power is supplied to the X-axis sensor 1, and the voltage at the connection point between the GMR elements 1a and 1b and the voltage at the connection point between the GMR elements 1c and 1d are supplied to the input terminals of the amplifiers 24 and 25, respectively. The amplifier 26 outputs a signal corresponding to the strength of the geomagnetism at that time in the X-axis direction. The capacitor 29 of the sample and hold circuit 31 is charged by the signal. The control circuit 6 turns off the switch S5 when the output of the amplifier 26 is stabilized. Thereafter, the amplifier 30 outputs a signal Vamp indicating the strength of the geomagnetism at that time in the X-axis direction.

また、ＦＥＴ２１がＯＮになると、シリーズ接続された抵抗Ｒ１Ｘ、Ｒ２Ｘ、Ｒ３Ｘの両端に電源が供給され、抵抗Ｒ１Ｘ〜Ｒ３Ｘの分圧比に応じた電圧がコンデンサ３８、３９に充電される。そして、前記スイッチＳ５の場合と同様に、スイッチＳ１Ｘ、Ｓ３ＸをＯＦＦとする。これにより、増幅器３６、３７からレファランス電圧ＶＲ、ＶＳＵＢが出力される。
また、制御回路６からリセット信号ＲＥＳとして”Ｈ”レベルの信号が出力されると、コンデンサＣ３（図１０）の両端が短絡されてコンデンサＣ３が放電され、また、演算増幅器４５の反転入力端および出力端間が短絡されることから、演算増幅器４５の出力信号Ｖｉｎｔｅｇが非反転入力端の信号と同じ信号ＶＲとなる。 When the FET 21 is turned on, power is supplied to both ends of the series-connected resistors R1X, R2X, and R3X, and the capacitors 38 and 39 are charged with a voltage corresponding to the voltage dividing ratio of the resistors R1X to R3X. Then, similarly to the case of the switch S5, the switches S1X and S3X are turned off. As a result, the reference voltages VR and VSUB are output from the amplifiers 36 and 37.
Further, when an “H” level signal is output from the control circuit 6 as the reset signal RES, both ends of the capacitor C3 (FIG. 10) are short-circuited to discharge the capacitor C3, and the inverting input terminal of the operational amplifier 45 and Since the output terminals are short-circuited, the output signal Vinteg of the operational amplifier 45 becomes the same signal VR as the signal at the non-inverting input terminal.

制御回路６は、リセット信号ＲＥＳ”Ｈ”を出力した後、コンデンサＣ３が充分に放電される時間、ここでは、クロックパルスＣＫの１２８タイミング経過した時刻ｔ２において、図６に示すように、リセット信号ＲＥＳを”Ｌ”レベルに戻す。また、カウンタ６ａをリセットし、比較器６ｅの入力を下限設定（ここでは１６）６ｃに切り換える。制御回路６のＡ／Ｄ制御部６ｆから信号が出力されるＦＩＮ、ＵＤによって、タイミング制御回路５３からスイッチＳｃ１〜Ｓｃ４をＯＮ／ＯＦＦ制御する信号ＣＫ１〜ＣＫ４が出力される。これにより、まず、スイッチＳｃ１、Ｓｃ３がＯＮ、スイッチＳｃ２、Ｓｃ４がＯＦＦとされ（各スイッチは制御信号が”Ｈ”レベルでＯＮ、”Ｌ”レベルでＯＦＦとする）、次いで、スイッチＳｃ２、Ｓｃ４がＯＮ、スイッチＳｃ１、Ｓｃ３がＯＦＦとされ、以下、この動作がクロックパルスＣＫの２周期毎に繰り返される。なお、この時、スイッチＳｃ１Ｓ〜Ｓｃ４ＳはいずれもＯＦＦ状態にある。そして、上述したスイッチＳｃ１〜Ｓｃ４の動作により、コンデンサＣ３に一定電圧が逐次充電され、これにより、演算増幅器４５の出力信号Ｖｉｎｔｅｇが、図６に示すように、階段状に下降する。この動作原理を以下に説明する。 The control circuit 6 outputs the reset signal RES “H” and then at a time t2 when the capacitor C3 is sufficiently discharged, that is, at time t2 when 128 timings of the clock pulse CK have elapsed, as shown in FIG. Return RES to “L” level. Further, the counter 6a is reset, and the input of the comparator 6e is switched to the lower limit setting (16 here) 6c. Signals CK1 to CK4 for ON / OFF control of the switches Sc1 to Sc4 are output from the timing control circuit 53 by FIN and UD from which signals are output from the A / D control unit 6f of the control circuit 6. As a result, first, the switches Sc1 and Sc3 are turned on, and the switches Sc2 and Sc4 are turned off (the control signals are turned on when the control signal is at the “H” level and turned off at the “L” level), and then the switches Sc2 and Sc4 Is turned on, and the switches Sc1 and Sc3 are turned off. Hereinafter, this operation is repeated every two cycles of the clock pulse CK. At this time, the switches Sc1S to Sc4S are all in the OFF state. Then, by the operation of the switches Sc1 to Sc4 described above, the capacitor C3 is sequentially charged with a constant voltage, whereby the output signal Vinteg of the operational amplifier 45 falls stepwise as shown in FIG. This principle of operation will be described below.

いま、ある時刻ｔにおける演算増幅器４５の出力信号をＶｉｎｔｅｇ（ｔ）とすると、コンデンサＣ３の充電電荷Ｑ３（ｔ）は、
Ｑ３（ｔ）＝−Ｃ３（Ｖｉｎｔｅｇ（ｔ）−ＶＲ）…(1)
となる。次に、スイッチＳｃ１、Ｓｃ３がＯＮ、スイッチＳｃ２、Ｓｃ４がＯＦＦになると、コンデンサＣ１の両端が短絡され、また、演算増幅器４５の反転入力端とコンデンサＣ１との間が開放されることから、コンデンサＣ１、Ｃ３の電荷Ｑ１（ｔ＋１）、Ｑ３（ｔ＋１）はそれぞれ、
Ｑ１（ｔ＋１）＝０…(2) Ｑ３（ｔ＋１）＝Ｑ３（ｔ）…(3)
となる。 If the output signal of the operational amplifier 45 at a certain time t is Vinteg (t), the charge Q3 (t) of the capacitor C3 is
Q3 (t) = − C3 (Vinteg (t) −VR) (1)
It becomes. Next, when the switches Sc1 and Sc3 are turned on and the switches Sc2 and Sc4 are turned off, both ends of the capacitor C1 are short-circuited, and the gap between the inverting input terminal of the operational amplifier 45 and the capacitor C1 is opened. The charges Q1 (t + 1) and Q3 (t + 1) of C1 and C3 are respectively
Q1 (t + 1) = 0 (2) Q3 (t + 1) = Q3 (t) (3)
It becomes.

次に、スイッチＳｃ１、Ｓｃ３がＯＦＦ、スイッチＳｃ２、Ｓｃ４がＯＮになると、コンデンサＣ１、Ｃ３が直列接続され、コンデンサＣ１が電圧（ＶCC−ＶＲ）まで充電され、コンデンサＣ３もコンデンサＣ１と同量の電荷が充電される。すなわち、コンデンサＣ１に充電される電荷Ｑ１（ｔ＋２）は、
Ｑ１（ｔ＋２）＝Ｃ１（ＶCCーＶＲ）…(4)
となり、また、コンデンサＣ３の充電電荷Ｑ３（ｔ＋２）は、
Ｑ３（ｔ＋２）＝Ｑ３（ｔ＋１）＋Ｑ１（ｔ＋２）
＝Ｑ３（ｔ）＋Ｑ１（ｔ＋２）…(5)
となる。また、Ｑ３（ｔ＋２）については、
Ｑ３（ｔ＋２）＝−Ｃ３（Ｖｉｎｔｅｇ（ｔ＋２）−ＶＲ）…(6)
なる関係が成り立つ。 Next, when the switches Sc1 and Sc3 are turned off and the switches Sc2 and Sc4 are turned on, the capacitors C1 and C3 are connected in series, the capacitor C1 is charged to the voltage (VCC-VR), and the capacitor C3 has the same amount as the capacitor C1. Charge is charged. That is, the charge Q1 (t + 2) charged in the capacitor C1 is
Q1 (t + 2) = C1 (VCC-VR) (4)
In addition, the charge Q3 (t + 2) of the capacitor C3 is
Q3 (t + 2) = Q3 (t + 1) + Q1 (t + 2)
= Q3 (t) + Q1 (t + 2) (5)
It becomes. For Q3 (t + 2),
Q3 (t + 2) = − C3 (Vinteg (t + 2) −VR) (6)
The relationship becomes true.

上記(5)式に、(6)式、(1)式、(4)式を代入すれば、
−Ｃ３（Ｖｉｎｔｅｇ（ｔ＋２）−ＶＲ）＝−Ｃ３（Ｖｉｎｔｅｇ（ｔ）−ＶＲ）
＋Ｃ１（ＶCCーＶＲ）…(7)
なる式が得られ、この(7)式から、
Ｖｉｎｔｅｇ（ｔ＋２）＝Ｖｉｎｔｅｇ（ｔ）−（Ｃ１／Ｃ３）（ＶCC−ＶＲ）…(8)
なる式が得られる。 Substituting (6), (1), and (4) into (5) above,
−C3 (Vinteg (t + 2) −VR) = − C3 (Vinteg (t) −VR)
+ C1 (VCC-VR) ... (7)
From this equation (7),
Vinteg (t + 2) = Vinteg (t)-(C1 / C3) (VCC-VR) (8)
The following formula is obtained.

この(8)式から明らかなように、スイッチＳｃ１〜Ｓｃ４が上述したＯＮ／ＯＦＦ動作を繰り返すと、演算増幅器４５の出力信号Ｖｉｎｔｅｇが、
Ｃstep＝（ＶCC−ＶＲ）・Ｃ１／Ｃ３
なるステップ幅で逐次下降する。この下降が１６ステップ行われた時点で、カウンタ６ａの値と下限設定６ｃの値が一致したことを比較器６ｅで検出し、制御回路６が信号ＵＤを”Ｈ”に変化させる（図６の時刻ｔ３）。この時、信号Ｖｉｎｔｅｇは次の電圧となっている。
Ｖｉｎｔｅｇ＝ＶＲ−１６Ｃstep
これは、測定に当たっての下限の電圧値（図８（ａ）のＭＩＮに相当）にＶｉｎｔｅｇを設定したことである。 As is apparent from the equation (8), when the switches Sc1 to Sc4 repeat the above-described ON / OFF operation, the output signal Vinteg of the operational amplifier 45 is
Cstep = (VCC-VR) .C1 / C3
It descends sequentially with step width. When the descending is performed for 16 steps, the comparator 6e detects that the value of the counter 6a matches the value of the lower limit setting 6c, and the control circuit 6 changes the signal UD to "H" (FIG. 6). Time t3). At this time, the signal Vinteg has the following voltage.
Vinteg = VR-16Cstep
This is because Vinteg is set to the lower limit voltage value (corresponding to MIN in FIG. 8A) in the measurement.

そして、信号ＵＤが”Ｈ”に変化すると同時にカウンタ６ａをリセットし、以後、タイミング信号発生回路５３から出力される信号ＣＫ１〜ＣＫ４によって、スイッチＳｃ１、Ｓｃ４がＯＮ、スイッチＳｃ２、Ｓｃ３がＯＦＦとされ、次いで、スイッチＳｃ２、Ｓｃ３がＯＮ、スイッチＳｃ１、Ｓｃ４がＯＦＦとされ、この動作がクロックパルスＣＫの２周期毎に繰り返される。そして、この動作により、コンデンサＣ３から一定電荷が逐次放電され、これにより、演算増幅器４５の出力信号Ｖｉｎｔｅｇが、図６に示すように、階段状に上昇する。この動作原理を以下に説明する。 At the same time as the signal UD changes to "H", the counter 6a is reset. Thereafter, the signals Sc1 to CK4 output from the timing signal generation circuit 53 turn on the switches Sc1 and Sc4 and turn off the switches Sc2 and Sc3. Then, the switches Sc2 and Sc3 are turned on and the switches Sc1 and Sc4 are turned off, and this operation is repeated every two cycles of the clock pulse CK. As a result of this operation, a constant charge is sequentially discharged from the capacitor C3, and as a result, the output signal Vinteg of the operational amplifier 45 rises stepwise as shown in FIG. This principle of operation will be described below.

いま、スイッチＳｃ２、Ｓｃ３がＯＮなった後、ＯＦＦとなる直前の時刻ｔにおける演算増幅器４５の出力信号をＶｉｎｔｅｇ（ｔ）とすると、コンデンサＣ１、Ｃ３の充電電荷Ｑ１（ｔ）、Ｑ３（ｔ）は、
Ｑ１（ｔ）＝０…(9)
Ｑ３（ｔ）＝−Ｃ３（Ｖｉｎｔｅｇ（ｔ）−ＶＲ）…(10)
となる。次に、スイッチＳｃ１、Ｓｃ４がＯＮ、スイッチＳｃ２、Ｓｃ３がＯＦＦになると、コンデンサＣ１が電圧（ＶCC−ＶＲ）によって充電され、また、演算増幅器４５の反転入力端とコンデンサＣ１との間が開放されることから、コンデンサＣ１、Ｃ３の電荷Ｑ１（ｔ＋１）、Ｑ３（ｔ＋１）は、
Ｑ１（ｔ＋１）＝Ｃ１（ＶCC−ＶＲ）…(11)
Ｑ３（ｔ＋１）＝Ｑ３（ｔ）…(12)
となる。 Now, assuming that the output signal of the operational amplifier 45 at time t immediately before turning off after the switches Sc2 and Sc3 are turned on is Vinteg (t), the charged charges Q1 (t) and Q3 (t) of the capacitors C1 and C3. Is
Q1 (t) = 0 ... (9)
Q3 (t) = − C3 (Vinteg (t) −VR) (10)
It becomes. Next, when the switches Sc1 and Sc4 are turned on and the switches Sc2 and Sc3 are turned off, the capacitor C1 is charged by the voltage (VCC-VR), and the inverting input terminal of the operational amplifier 45 and the capacitor C1 are opened. Therefore, the charges Q1 (t + 1) and Q3 (t + 1) of the capacitors C1 and C3 are
Q1 (t + 1) = C1 (VCC-VR) (11)
Q3 (t + 1) = Q3 (t) (12)
It becomes.

次に、スイッチＳｃ１、Ｓｃ４がＯＦＦ、スイッチＳｃ２、Ｓｃ３がＯＮになると、コンデンサＣ１、Ｃ３が直列接続され、かつ、コンデンサＣ１の両端電圧が共に電圧ＶＲとなることから、コンデンサＣ１の電荷を打ち消すためコンデンサＣ３の電荷が放電される。すなわち、この時点においてコンデンサＣ１、Ｃ３の電荷Ｑ１（ｔ＋２）、Ｑ３（ｔ＋２）はそれぞれ、
Ｑ１（ｔ＋２）＝０…(13)
Ｑ３（ｔ＋２）＝Ｑ３（ｔ＋１）−Ｑ１（ｔ＋１）
＝Ｑ３（ｔ）−Ｑ１（ｔ＋１）…(14)
となる。また、Ｑ３（ｔ＋２）については、
Ｑ３（ｔ＋２）＝−Ｃ３（Ｖｉｎｔｅｇ（ｔ＋２）−ＶＲ）…(15)
なる関係が成り立つ。 Next, when the switches Sc1 and Sc4 are turned OFF and the switches Sc2 and Sc3 are turned ON, the capacitors C1 and C3 are connected in series, and the voltage across the capacitor C1 becomes the voltage VR. Therefore, the electric charge of the capacitor C3 is discharged. That is, at this time, the charges Q1 (t + 2) and Q3 (t + 2) of the capacitors C1 and C3 are respectively
Q1 (t + 2) = 0 ... (13)
Q3 (t + 2) = Q3 (t + 1) -Q1 (t + 1)
= Q3 (t) -Q1 (t + 1) (14)
It becomes. For Q3 (t + 2),
Q3 (t + 2) = − C3 (Vinteg (t + 2) −VR) (15)
The relationship becomes true.

上記(14)式に、(15)式、(10)式、(11)式を代入すれば、
−Ｃ３（Ｖｉｎｔｅｇ（ｔ＋２）−ＶＲ）＝−Ｃ３（Ｖｉｎｔｅｇ（ｔ）−ＶＲ）
−Ｃ１（ＶCCーＶＲ）…(16)
なる式が得られ、この(16)式から、
Ｖｉｎｔｅｇ（ｔ＋２）＝Ｖｉｎｔｅｇ（ｔ）＋（Ｃ１／Ｃ３）（ＶCC−ＶＲ）…(17)
なる式が得られる。 Substituting (15), (10), and (11) into (14) above,
−C3 (Vinteg (t + 2) −VR) = − C3 (Vinteg (t) −VR)
-C1 (VCC-VR) (16)
From this equation (16),
Vinteg (t + 2) = Vinteg (t) + (C1 / C3) (VCC-VR) (17)
The following formula is obtained.

この(17)式から明らかなように、時刻ｔ３以後、信号ＶｉｎｔｅｇがＣstep単位で逐次上昇する。またこの時、コンパレータ４１の非反転入力端の信号Ｖａｉは、抵抗ＲＡ、ＲＢが同一の抵抗値であることから、
Ｖａｉ＝（Ｖａｍｐ＋Ｖｉｎｔｅｇ）／２
となり、この信号Ｖａｉも信号Ｖｉｎｔｅｇの上昇に伴って逐次上昇する。そして、時刻ｔ４において、信号Ｖａｉが電圧ＶＲを越えると、コンパレータ４１の出力信号ＣＭＰが反転し、”Ｈ”レベルとなる。制御回路６のＡ／Ｄ変換部６ｆはこの信号ＣＭＰ”Ｈ”を受けて、カウンタ６ａのアップカウントを停止する（ＣＯＵＮＴＣＫを止める）。この時のカウンタのカウント値がオフセットデータとなり、ＣＰＵ８はインターフェイス７を介して一時レジスタ６ｂから読み出し、内部のレジスタ（またはメモリ）にセットされる。また、ＣＭＰが”Ｈ”レベルになったことをＣＰＵ８へ通知し、ＣＰＵ８が直ちに一時レジスタ６ｂの値を読み出すこともできる。この場合は、カウンタ６ａを停止させなくてもよい。 As is apparent from the equation (17), after time t3, the signal Vinteg sequentially increases in units of Cstep. At this time, since the signal Vai at the non-inverting input terminal of the comparator 41 has the same resistance value for the resistors RA and RB,
Vai = (Vamp + Vinteg) / 2
This signal Vai also rises sequentially as the signal Vinteg rises. At time t4, when the signal Vai exceeds the voltage VR, the output signal CMP of the comparator 41 is inverted and becomes “H” level. The A / D converter 6f of the control circuit 6 receives this signal CMP “H” and stops the up-counting of the counter 6a (stops COUNTCK). The count value of the counter at this time becomes offset data, and the CPU 8 reads out from the temporary register 6b through the interface 7 and sets it in an internal register (or memory). It is also possible to notify the CPU 8 that CMP has become “H” level, and the CPU 8 can immediately read the value of the temporary register 6b. In this case, it is not necessary to stop the counter 6a.

（２）通常データ測定
図７に通常データ測定時のタイミングチャートを示す。通常データ測定においては、ＣＰＵ８は前述のオフセット測定により得られた予め保持しているオフセットデータよりも少なめ（図８の場合は１２をセット）をオフセットレジスタ６ｄに書き込み、比較器６ｅの入力をオフセットレジスタ６ｄ側に切り換え、測定開始をＡ／Ｄ制御部６ｆに指示する。制御回路６のＡ／Ｄ制御部６ｆは、まず、クロックパルスＣＫ、”Ｈ”レベルのリセット信号ＲＥＳ、”Ｌ”レベルの信号ＵＤおよびＦＩＮをＡ／Ｄコンバータ５へ出力し（時刻ｔ５）、次いで、時刻ｔ６においてリセット信号ＲＥＳを”Ｌ”に戻す。以後、信号Ｖｉｎｔｅｇがステップ幅Ｃstepで逐次下降する。この下降が１６ステップ行われた時点で、制御回路６が信号ＵＤを”Ｈ”に変化させる（図７の時刻ｔ７）。この時、信号Ｖｉｎｔｅｇは（ＶＲ−１６Ｃstep）となっている。そして、信号ＵＤが”Ｈ”に変化すると、以後、演算増幅器４５の出力信号Ｖｉｎｔｅｇが、階段状に上昇する。以上の動作は上述した図６における時刻ｔ１〜ｔ４の動作と同じである。 (2) Normal Data Measurement FIG. 7 shows a timing chart during normal data measurement. In the normal data measurement, the CPU 8 writes a smaller amount (set 12 in the case of FIG. 8) to the offset register 6d than the previously stored offset data obtained by the above-described offset measurement, and offsets the input of the comparator 6e. Switch to the register 6d side and instruct the A / D control unit 6f to start measurement. The A / D control unit 6f of the control circuit 6 first outputs the clock pulse CK, the "H" level reset signal RES, the "L" level signal UD and FIN to the A / D converter 5 (time t5). Next, the reset signal RES is returned to “L” at time t6. Thereafter, the signal Vinteg sequentially decreases with the step width Cstep. At the time when this descending is performed for 16 steps, the control circuit 6 changes the signal UD to "H" (time t7 in FIG. 7). At this time, the signal Vinteg is (VR-16Cstep). When the signal UD changes to “H”, the output signal Vinteg of the operational amplifier 45 thereafter increases stepwise. The above operation is the same as the operation at time t1 to t4 in FIG.

制御回路６は時刻ｔ７において信号ＵＤを”Ｈ”とした後、カウンタ６ａをリセットし、クロックパルスＣＫのアップカウントを行う。そして、カウンタのカウント値が上述したオフセットレジスタ６ｄに設定されたオフセットデータと一致した時点において、比較器６ｅの一致信号により信号ＦＩＮを”Ｈ”とし（時刻ｔ８）、また、カウンタをリセットし、以後、再びクロックパルスＣＫをアップカウントする。信号ＦＩＮが”Ｈ”になると、タイミング信号発生回路５３がスイッチＳｃ１Ｓ〜Ｓｃ４ＳをＯＮ／ＯＦＦ制御する信号ＣＫ１Ｓ〜ＣＫ４Ｓを出力する。これにより、まず、スイッチＳｃ１Ｓ、Ｓｃ４ＳがＯＮ、スイッチＳｃ２Ｓ、Ｓｃ３ＳがＯＦＦとされ、次いで、スイッチＳｃ２Ｓ、Ｓｃ３ＳがＯＮ、スイッチＳｃ１Ｓ、Ｓｃ４ＳがＯＦＦとされ、以下、この動作がクロックパルスＣＫの２周期毎に繰り返される。なお、この時、スイッチＳｃ１〜Ｓｃ４はいずれもＯＦＦ状態となる。 The control circuit 6 sets the signal UD to “H” at time t7, resets the counter 6a, and counts up the clock pulse CK. When the count value of the counter coincides with the offset data set in the offset register 6d described above, the signal FIN is set to “H” by the coincidence signal of the comparator 6e (time t8), and the counter is reset, Thereafter, the clock pulse CK is again counted up. When the signal FIN becomes “H”, the timing signal generation circuit 53 outputs signals CK1S to CK4S for ON / OFF control of the switches Sc1S to Sc4S. As a result, first, the switches Sc1S and Sc4S are turned ON, the switches Sc2S and Sc3S are turned OFF, then the switches Sc2S and Sc3S are turned ON, and the switches Sc1S and Sc4S are turned OFF. Hereinafter, this operation is performed for two cycles of the clock pulse CK. Repeated every time. At this time, the switches Sc1 to Sc4 are all turned off.

スイッチＳｃ１Ｓ〜Ｓｃ４Ｓが上述した動作を繰り返すと、図６における時刻ｔ３〜ｔ４の動作と同様の動作原理によって、信号Ｖｉｎｔｅｇが、
Ｆstep＝（ＶＳＵＢ−ＶＲ）・Ｃ２／Ｃ３
なるステップ幅で逐次上昇する。ここで、コンデンサＣ２の容量はコンデンサＣ１の容量よりはるかに小さい容量が選ばれており、また、電圧ＶＳＵＢも電圧ＶCCより小さい電圧である。この結果、ステップ幅Ｆstepはステップ幅Ｃstepよりはるかに小さくなり、信号Ｖｉｎｔｅｇは時刻ｔ７〜ｔ８の間よりはるかに小さいステップで上昇する。 When the switches Sc1S to Sc4S repeat the above-described operation, the signal Vinteg is expressed by the same operation principle as that at the times t3 to t4 in FIG.
Fstep = (VSUB−VR) · C2 / C3
Ascending step by step width. Here, the capacitance of the capacitor C2 is selected to be much smaller than the capacitance of the capacitor C1, and the voltage VSUB is also smaller than the voltage VCC. As a result, the step width Fstep is much smaller than the step width Cstep, and the signal Vinteg rises in steps much smaller than those between times t7 and t8.

そして、信号Ｖａｉ＝（Ｖｉｎｔｅｇ＋Ｖａｍｐ）／２が電圧ＶＲを越えると（時刻ｔ９）、コンパレータ４１の出力信号ＣＭＰが”Ｈ”に反転する。制御回路６はこの”Ｈ”信号を受け、カウンタ６ａのカウントを停止する。ＣＰＵ８はインターフェイス７を介して一時レジスタ６ｂの値を読み出す。これが図８（ａ）でのＮＯＲＭＡＬＭＥＡＳＵＲＥＭＥＮＴの測定値となる。また、ＣＭＰが”Ｈ”になったことをＣＰＵ８へ通知し、ＣＰＵ８が直ちに一時レジスタ６ｂの値を読み出すこともできる。この場合はカウンタ６ａを停止させなくてもよい。 When the signal Vai = (Vinteg + Vamp) / 2 exceeds the voltage VR (time t9), the output signal CMP of the comparator 41 is inverted to “H”. The control circuit 6 receives this “H” signal and stops the counting of the counter 6a. The CPU 8 reads the value of the temporary register 6b through the interface 7. This is the measurement value of NORMAL MEASUREMENT in FIG. It is also possible to notify the CPU 8 that CMP has become “H”, and the CPU 8 can immediately read the value of the temporary register 6b. In this case, the counter 6a need not be stopped.

次に、上述した磁気測定装置のテストを行う場合の動作を説明する。
この場合、ＣＰＵ８は、シリアルデータラインＳＤＡを介してインターフェイス７へテスト準備指令を出力する。インターフェイス７はこの指令を受け、ＴＥＳＴ信号を図１に示す制御回路６のスイッチ６ｈ、６ｉへ出力する。これにより、スイッチ６ｈの共通端子ｃが第１接点ａに接続され、また、スイッチ６ｉの共通端子ｃが第１接点ａに接続される。次に、ＣＰＵ８はシリアルデータラインＳＤＡを介して測定指示を出力する。この指示を受け、インターフェイス７は、シリアルデータラインＳＤＡをスイッチ６ｉの第１接点ａに接続し、また、シリアルクロックラインＳＣＬをスイッチ６ｈの第１接点ａに接続する。これにより、ＣＰＵ８からのクロックがスイッチ６ｈを介してカウンタ６ａへ加えられ、カウンタ６ａのカウントアップが行われる。なお、シリアルデータラインＳＤＡをスイッチ６ｉの第１接点ａに接続するのは、テ
スト準備指令を受けた時に行ってもよい。 Next, the operation when performing the test of the above-described magnetic measurement apparatus will be described.
In this case, the CPU 8 outputs a test preparation command to the interface 7 via the serial data line SDA. The interface 7 receives this command and outputs a TEST signal to the switches 6h and 6i of the control circuit 6 shown in FIG. As a result, the common terminal c of the switch 6h is connected to the first contact a, and the common terminal c of the switch 6i is connected to the first contact a. Next, the CPU 8 outputs a measurement instruction via the serial data line SDA. In response to this instruction, the interface 7 connects the serial data line SDA to the first contact a of the switch 6i, and connects the serial clock line SCL to the first contact a of the switch 6h. As a result, the clock from the CPU 8 is applied to the counter 6a via the switch 6h, and the counter 6a is counted up. The serial data line SDA may be connected to the first contact a of the switch 6i when a test preparation command is received.

ＣＰＵ８は、シリアルクロックラインＳＣＬおよびインターフェイス７を介して所望の数のクロックをカウンタ６ａへ入力した後、シリアルデータラインＳＤＡを”Ｈ”レベルに立ち上げる。シリアルデータラインＳＤＡが”Ｈ”レベルに立ち上がると、その”Ｈ”信号がスイッチ６ｉを介してＡ／Ｄ制御部６ｆへ入力される。Ａ／Ｄ制御部６ｆは”Ｈ”レベルの信号を受け、一時レジスタ６ｂへ読み込み指示を出力する。これにより、カウンタ６ａのカウント値が一時レジスタ６ｂに読み込まれる。 The CPU 8 inputs a desired number of clocks to the counter 6a via the serial clock line SCL and the interface 7, and then raises the serial data line SDA to "H" level. When the serial data line SDA rises to the “H” level, the “H” signal is input to the A / D control unit 6f via the switch 6i. The A / D control unit 6f receives the “H” level signal and outputs a read instruction to the temporary register 6b. As a result, the count value of the counter 6a is read into the temporary register 6b.

次に、ＣＰＵ８は測定終了をインターフェイス７へ出力する。インターフェイス７はその指示を受け、ＴＥＳＴ信号をＯＦＦとする。これにより、スイッチ６ｈ、６ｉが通常状態に切り替わる。次に、ＣＰＵ８は測定結果の読み出しをインターフェイス７へ指示する。インターフェイス７はこの指示を受け、一時レジスタ６ａ内のデータを読み込み、ＣＰＵ８へ出力する。ＣＰＵ８はこのデータが所望の値となっているかを確認する。これにより、カウンタ６ａが正しく動作しているか否かを確認することができる。 Next, the CPU 8 outputs the measurement end to the interface 7. The interface 7 receives the instruction and turns off the TEST signal. As a result, the switches 6h and 6i are switched to the normal state. Next, the CPU 8 instructs the interface 7 to read out the measurement result. In response to this instruction, the interface 7 reads the data in the temporary register 6 a and outputs it to the CPU 8. The CPU 8 confirms whether this data has a desired value. Thereby, it can be confirmed whether the counter 6a is operating correctly.

なお、通常の動作状態では、オフセット値はほとんど変化しないはずである。したがって、オフセット測定（図６）は測定毎に行う必要がない。通常は、通常データ測定（図７）のみを行えばよいので、大きく測定時間を短縮することができる。オフセット測定は、機器の動作開始時や、外部磁界の影響等でオフセット値が狂ってしまった時に必要に応じて行えばよい。 Note that the offset value should hardly change in a normal operation state. Therefore, the offset measurement (FIG. 6) need not be performed for each measurement. Usually, only normal data measurement (FIG. 7) needs to be performed, so that the measurement time can be greatly shortened. The offset measurement may be performed as necessary when the operation of the device starts or when the offset value has changed due to the influence of an external magnetic field or the like.

また、上記実施形態において、サンプルホールド回路３１を設けず、増幅器２６の出力を直接Ａ／Ｄコンバータ５に入力してもよい。
また、上記実施形態は、信号Ｖｉｎｔｅｇを上昇させて変換データの測定を行っているが、逆に、信号Ｖｉｎｔｅｇを下降させて測定を行なってもよい。
また、上記実施形態によれば、(1)オフセット測定において概略の変換データを取得し、次いで(2)通常データ測定において正確な変換データを得るようになっている。これにより、この実施形態では、測定時間は最大でも約１３１０クロックで済む。一方、従来の方式（図９参照）によれば、最大で８１９２クロック必要である。したがって、この実施形態によれば、従来の約１／６の時間でＡ／Ｄ変換することができる。 In the above embodiment, the output of the amplifier 26 may be directly input to the A / D converter 5 without providing the sample hold circuit 31.
In the above embodiment, the conversion data is measured by increasing the signal Vinteg. Conversely, the measurement may be performed by decreasing the signal Vinteg.
Further, according to the above embodiment, (1) rough conversion data is acquired in offset measurement, and then (2) accurate conversion data is acquired in normal data measurement. As a result, in this embodiment, the maximum measurement time is about 1310 clocks. On the other hand, according to the conventional system (see FIG. 9), 8192 clocks are required at the maximum. Therefore, according to this embodiment, A / D conversion can be performed in about 1/6 of the conventional time.

この発明は、携帯端末に内蔵される地磁気測定回路等に用いられる。 The present invention is used for a geomagnetism measuring circuit or the like built in a portable terminal.

この発明の一実施形態による磁気測定装置における制御回路の構成を示すブロック図である。It is a block diagram which shows the structure of the control circuit in the magnetic measurement apparatus by one Embodiment of this invention. 同磁気測定回路の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the magnetic measurement circuit. 図２におけるＸ軸センサ１、Ｙ軸センサ２、増幅部４の構成を示す回路図である。FIG. 3 is a circuit diagram illustrating configurations of an X-axis sensor 1, a Y-axis sensor 2, and an amplification unit 4 in FIG. 図２におけるＺ軸センサ１１、傾斜センサ１２、増幅部１３、１４の構成を示す回路図である。FIG. 3 is a circuit diagram illustrating configurations of a Z-axis sensor 11, a tilt sensor 12, and amplification units 13 and 14 in FIG. 図４における増幅器６４、６６の構成の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of amplifiers 64 and 66 in FIG. 4. 図１に示すＡ／Ｄコンバータの動作を説明するためのタイミングチャートである。2 is a timing chart for explaining the operation of the A / D converter shown in FIG. 1. 図１に示すＡ／Ｄコンバータの動作を説明するためのタイミングチャートである。2 is a timing chart for explaining the operation of the A / D converter shown in FIG. 1. 同磁気測定回路の動作を従来のものとの比較の上で説明するための説明図である。It is explanatory drawing for demonstrating the operation | movement of the same magnetic measurement circuit on the comparison with a conventional one. 従来の磁気測定回路の要部の構成を示す回路図である。It is a circuit diagram which shows the structure of the principal part of the conventional magnetic measurement circuit. 図２におけるＡ／Ｄコンバータ５の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of an A / D converter 5 in FIG. 2.

Explanation of symbols

１…Ｘ軸センサ、２…Ｙ軸センサ、３…切換手段、４…増幅部、５…Ａ／Ｄコンバータ、６…制御回路、６ａ…カウンタ、６ｂ…一時レジスタ、６ｃ…下限設定、６ｄ…オフセットレジスタ、６ｅ…比較器、６ｆ…Ａ／Ｄ制御部、６ｇ…パワーダウン制御部、６ｈ、６ｉ…スイッチ、７…インターフェイス、８…ＣＰＵ、１１…Ｚ軸センサ、１２…傾斜センサ、１３、１４…増幅部、１５…Ａ／Ｄコンバータ、１６…制御回路、１７…インターフェイス、１ａ〜１ｄ、２ａ〜２ｄ、１１ａ〜１１ｄ…ＧＭＲ素子、２４〜２６、３０…増幅器、２９、Ｃ１〜Ｃ３…コンデンサ、３１…サンプルホールド回路、４１…コンパレータ、４５…演算増幅器、５３…タイミング信号発生回路、Ｓ１〜Ｓ５、Ｓｃ１〜Ｓｃ４、Ｓｃ１Ｓ〜Ｓｃ４Ｓ…スイッチ、 DESCRIPTION OF SYMBOLS 1 ... X-axis sensor, 2 ... Y-axis sensor, 3 ... Switching means, 4 ... Amplifying part, 5 ... A / D converter, 6 ... Control circuit, 6a ... Counter, 6b ... Temporary register, 6c ... Lower limit setting, 6d ... Offset register, 6e ... comparator, 6f ... A / D control unit, 6g ... power-down control unit, 6h, 6i ... switch, 7 ... interface, 8 ... CPU, 11 ... Z-axis sensor, 12 ... tilt sensor, 13, DESCRIPTION OF SYMBOLS 14 ... Amplifying part, 15 ... A / D converter, 16 ... Control circuit, 17 ... Interface, 1a-1d, 2a-2d, 11a-11d ... GMR element, 24-26, 30 ... Amplifier, 29, C1-C3 ... Capacitor 31 ... Sample hold circuit 41 ... Comparator 45 ... Operational amplifier 53 ... Timing signal generating circuit S1-S5, Sc1-Sc4, Sc1S-Sc4S ... Switch ,

Claims

A magnetic sensor for detecting the strength of the magnetic field;
A clock generation circuit for generating a clock signal;
A counter for counting the clock signal;
Comparison voltage generating means for raising or lowering the comparison voltage in synchronization with the clock signal;
A comparator that inverts the output when the output voltage of the comparison voltage generating means is greater than or less than the voltage corresponding to the output of the magnetic sensor;
In a magnetic measurement apparatus comprising control means for outputting the count value of the counter when the output of the comparator is inverted,
When the first external input signal is input from the external device, the clock signal input from the external device is supplied to the counter instead of the clock signal generated by the clock generation circuit, and the output of the comparator Instead, a magnetic measurement apparatus comprising means for supplying a second external input signal input from the external apparatus to the control means.

2. The magnetic measurement apparatus according to claim 1, further comprising a serial data interface that receives the first external input signal, the second external input signal, and a clock signal input from the outside.