JP2006086211A

JP2006086211A - 半導体装置

Info

Publication number: JP2006086211A
Application number: JP2004267207A
Authority: JP
Inventors: Yasuhiro Yamashita; 安洋山下; Osamu Kuno; 理久納
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2004-09-14
Filing date: 2004-09-14
Publication date: 2006-03-30
Also published as: US7564101B2; CN1750263A; DE102005040342B4; US20060054999A1; DE102005040342A1; KR20070065271A; KR100730231B1; KR20060051269A; CN100420022C

Abstract

【課題】外部端子とＧＮＤとの間にツェナーダイオードが配置されてなる半導体装置であって、小型でノイズ（注入）耐量が高く、安価な半導体装置を提供する。
【解決手段】外部端子ｔ１，ｔ２とグランド（ＧＮＤ）との間に、ツェナーダイオードＺ１，Ｚ２が配置されてなる半導体装置１００において、ツェナーダイオードＺ１，Ｚ２に、抵抗Ｒａが直列接続されてなる半導体装置とする。これにより、外部端子に印加されるＥＳＤやサージ等の外来ノイズ電圧が、ツェナーダイオードとそれ直列に接続された抵抗で分圧され、ノイズ（注入）耐量が高い半導体装置とすることができる。
【選択図】図１

Description

本発明は、外部端子とグランド（ＧＮＤ）との間に、ツェナーダイオードが配置されてなる半導体装置に関する。

外部端子とＧＮＤとの間にツェナーダイオードが配置されてなる半導体装置が、例えば、特開平７−１４７７２７号公報（特許文献１）に開示されている。上記外部端子とＧＮＤとの間に配置されるツェナーダイオードは、静電気放電（Electro Static Discharge、ＥＳＤ）やサージ等の外来ノイズによる回路の破壊を防止するために用いられる。

図５（ａ），（ｂ）は、外部端子とＧＮＤとの間にツェナーダイオードが配置されてなる、従来の半導体装置を説明する図である。図５（ａ）は、従来の半導体装置９０における外部端子ｔ１，ｔ２周りの等価回路図であり、図５（ｂ）は、半導体装置９０が形成された半導体チップ９０ｃにおいて、図５（ａ）にある各回路素子の配置を示した模式的な上面図である。

図５（ａ）の等価回路では、半導体装置９０における外部端子ｔ１，ｔ２として、電源端子とアンプの出力端子がそれぞれ示されている。半導体装置９０では、ＥＳＤやサージ等のノイズ電流をＧＮＤに逃がすために、外部端子ｔ１，ｔ２とＧＮＤとの間に、それぞれ、３段に直列接続されたツェナーダイオードＺ１，Ｚ２が接続されている。

図５（ｂ）に示すように、半導体装置９０では、ノイズ電流をできるだけ速やかにＧＮＤに逃がすため、ツェナーダイオードＺ１，Ｚ２が外部端子ｔ１，ｔ２およびＧＮＤ端子ｇの近傍に配置され、半導体チップ９０ｃ表面の各端子ｔ１，ｔ２，ｇにできるだけ短い配線で接続されている。
特開平７−１４７７２７号公報

上記ＥＳＤやサージ等の外来ノイズによる回路の破壊を防止するために用いられるツェナーダイオードＺ１，Ｚ２は、近年、高耐圧化への要請が増大しつつある。しかしながら、ツェナーダイオードＺ１，Ｚ２を大きくして高耐圧化すると、ツェナーダイオードＺ１，Ｚ２の半導体チップ９０ｃに対する占有面積が増大し、半導体チップ９０ｃが大型化すると共に、製造コストが増大してしまう。

そこで本発明は、外部端子とＧＮＤとの間にツェナーダイオードが配置されてなる半導体装置であって、小型でノイズ（注入）耐量が高く、安価な半導体装置を提供することを目的としている。

請求項１に記載の発明は、外部端子とグランド（ＧＮＤ）との間に、ツェナーダイオードが配置されてなる半導体装置において、前記ツェナーダイオードに、抵抗が直列接続されてなることを特徴としている。

これによれば、上記の半導体装置においては、外部端子に印加されるＥＳＤやサージ等の外来ノイズ電圧が、ツェナーダイオードとそれ直列に接続された抵抗で分圧される。従って、占有面積の小さな小型のツェナーダイオードを用いても、全体として高耐圧化することができ、小型でノイズ（注入）耐量が高い半導体装置とすることができる。

請求項２に記載の発明は、前記外部端子と前記ツェナーダイオードからなる組が複数組あり、前記各組のツェナーダイオードに共通して、前記抵抗が一個、直列接続されてなることを特徴としている。

このように外部端子とツェナーダイオードからなる組が複数組ある場合には、上記抵抗を各組のツェナーダイオードに共通して一個とすることで、分圧のための抵抗の占有面積を低減することができる。従って、これによっても、小型でノイズ耐量が高い半導体装置とすることができる。

請求項３に記載の発明は、前記抵抗が、アルミニウム（Ａｌ）配線の配線パターンにより形成された、Ａｌ配線抵抗であることを特徴としている。

これによれば、Ａｌ配線工程をそのまま用いて上記分圧のための抵抗を形成するため、新たな工程を必要としない。このため、小型でノイズ耐量が高く、安価な半導体装置とすることができる。

請求項４に記載のように、前記Ａｌ配線抵抗の配線パターンにおける配線幅は、４０μｍ以上であることが好ましい。これにより、Ａｌ配線抵抗の許容電流密度を高めることができ、ＥＳＤやサージ等の大きなノイズ電流に対しても、Ａｌ配線抵抗の破壊が抑制される。また、請求項５に記載のように、前記Ａｌ配線抵抗の配線パターンにおける折れ曲り部は、丸められてなることが好ましい。請求項６に記載のように、前記Ａｌ配線抵抗の配線パターンにおける折れ曲り部は、前記配線幅より幅広に形成されてなるようにしてもよい。これにより、ＥＳＤやサージ等の大きなノイズ電流に対しても、Ａｌ配線抵抗における折れ曲り部での電流集中が緩和されて、Ａｌ配線抵抗の折れ曲り部での破壊が抑制される。従って、これらにより、ノイズ電流に関しても、当該半導体装置をノイズ耐量が高い半導体装置とすることができる。

請求項７に記載のように、前記Ａｌ配線抵抗は、２Ω以上であることが好ましい。これにより、ノイズ注入耐量を２ｋＶ以上とすることができる。

請求項８に記載のように、前記Ａｌ配線抵抗の配線パターンは、当該半導体装置が形成される半導体チップの外周に配置されてなることが好ましい。

Ａｌ配線の配線パターンにより抵抗を形成する場合、Ａｌの抵抗率が低く、上記のように配線幅が広いため、一般的に長い配線パターンが必要となる。しかしながら、このように長い配線パターンであっても上記のように半導体チップの外周に配置することで、半導体装置に形成する他の回路の配線パターンをほとんど変更せず、また、スペースの無駄を無くすことができる。

請求項９に記載のように、前記Ａｌ配線抵抗の配線パターンは、連続した折り返し形状のジグザグパターン部を有するようにしてもよい。これにより、長い配線パターンからなるＡｌ配線抵抗を、コンパクトに形成することができる。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

図１（ａ）〜（ｄ）は、外部端子とＧＮＤとの間にツェナーダイオードが配置されてなる、本発明の半導体装置の一例で、図１（ａ）は、半導体装置１００における外部端子ｔ１，ｔ２周りの等価回路図である。図１（ｂ）は、半導体装置１００が形成された半導体チップ１００ｃにおいて、図１（ａ）にある各回路素子の配置を示した模式的な上面図である。また、図１（ｃ），（ｄ）は、図１（ｂ）に示す破線で囲ったＡ部の拡大図である。

図１（ａ）の等価回路では、図５（ａ）の等価回路と同様に、半導体装置１００における外部端子ｔ１，ｔ２として、電源端子とアンプの出力端子がそれぞれ示されている。図５（ａ）の半導体装置９０と同様に、図１（ａ）の半導体装置１００においても、外部端子ｔ１，ｔ２とＧＮＤとの間に、３段に直列接続されたツェナーダイオードＺ１，Ｚ２がそれぞれ配置されている。一方、図５（ａ）の半導体装置９０ではツェナーダイオードＺ１，Ｚ２が外部端子ｔ１，ｔ２とＧＮＤとの間に直接接続されていた。これに対して、図１（ａ）の半導体装置１００では、ツェナーダイオードＺ１，Ｚ２に抵抗Ｒａが直列接続されて、ツェナーダイオードＺ１，Ｚ２が抵抗Ｒａを介して外部端子ｔ１，ｔ２とＧＮＤとの間に接続されている。

このように、外部端子ｔ１，ｔ２とＧＮＤとの間にツェナーダイオードＺ１，Ｚ２と抵抗Ｒａを直列接続して配置することで、図１（ａ）の半導体装置１００においては、外部端子ｔ１，ｔ２に印加されるＥＳＤやサージ等の外来ノイズ電圧が、ツェナーダイオードＺ１，Ｚ２とそれ直列に接続された抵抗Ｒａで分圧される。従って、占有面積の小さな小型のツェナーダイオードＺ１，Ｚ２を用いても、全体として高耐圧化することができ、小型でノイズ（注入）耐量が高い半導体装置とすることができる。

上記分圧のための抵抗Ｒａは、クロム−シリコン（Ｃｒ−Ｓｉ）からなる薄膜やシリコン（Ｓｉ）基板の不純物拡散層で形成してもよいが、半導体装置１００においては、図１（ｂ）に示すように、アルミニウム（Ａｌ）配線の配線パターンで抵抗Ｒａを形成している。

半導体装置１００の製造においては、一般的に、各素子を接続するＡｌ配線回路がＡｌ配線工程を用いて形成されるが、図１（ｂ）に示す抵抗Ｒａは、この半導体装置１００の製造におけるＡｌ配線工程をそのまま用いて、配線と同時に形成されたものである。従って、Ｃｒ−Ｓｉ薄膜抵抗を用いる場合のように、新たな工程を必要としない。このため、Ａｌ配線の配線パターンで抵抗Ｒａを形成した図１（ｂ）に示す半導体装置１００は、安価な半導体装置とすることができる。

図１（ｂ）に示すＡｌ配線抵抗Ｒａの配線パターンにおける配線幅は、４０μｍ以上としている。これにより、Ａｌ配線抵抗Ｒａの許容電流密度を高めることができ、ＥＳＤやサージ等の大きなノイズ電流に対しても、Ａｌ配線抵抗Ｒａの破壊が抑制される。

図１（ｂ）に示すように、Ａｌ配線抵抗Ｒａの配線パターンは、半導体装置１００が形成される半導体チップ１００ｃの外周に配置されている。Ａｌ配線の配線パターンにより抵抗Ｒａを形成する場合、Ａｌの抵抗率が低く、配線幅が上記のように広いため、一般的に長い配線パターンが必要となる。しかしながら、このように長い配線パターンであっても、図１（ｂ）に示すように半導体チップ１００ｃの外周に配置することで、半導体装置１００に形成する他の回路の配線パターンをほとんど変更せず、また、Ａｌ配線抵抗Ｒａの配置に伴うスペースの無駄を無くすことができる。

尚、図１（ｃ）に示すように、Ａｌ配線抵抗Ｒａの配線パターンにおける折れ曲り部は、丸められることが好ましい。また、図１（ｄ）に示すように、Ａｌ配線抵抗Ｒａの配線パターンにおける折れ曲り部が、配線幅ｗより幅広に形成されるようにしてもよい。これにより、ＥＳＤやサージ等の大きなノイズ電流に対しても、Ａｌ配線抵抗Ｒａにおける折れ曲り部での電流集中が緩和されて、Ａｌ配線抵抗Ｒａの折れ曲り部での破壊が抑制される。従って、図１（ａ），（ｂ）に示す半導体装置１００を、ノイズ耐量が高い半導体装置とすることができる。

図２は、図５（ａ），（ｂ）に示す従来の半導体装置９０と、図１（ａ），（ｂ）に示す本発明の半導体装置１００について、ノイズ注入耐量を評価した結果をまとめた図である。

図２に示す従来品では、３段のツェナーダイオードが外部端子およびＧＮＤ端子の近傍に配置され、各端子にできるだけ短い配線で接続されており、ツェナーダイオードと各端子を接続するＡｌ配線は、約０．２Ωの抵抗を有している。従来品のノイズ注入試験における耐量は、１．３ｋＶ程度である。一方、外部端子とＧＮＤとの間に３段のツェナーダイオードとＡｌ配線抵抗Ｒａを直列接続した発明品においては、２．９ΩのＡｌ配線抵抗Ｒａを設定した試料で約２．４ｋＶのノイズ注入耐量が、３．５ΩのＡｌ配線抵抗Ｒａを設定した試料で約２．８ｋＶのノイズ注入耐量が得られている。

図２から判るように、Ａｌ配線抵抗Ｒａは２Ω以上であることが好ましく、この場合には、ノイズ注入耐量を２ｋＶ以上とすることができる。

図３は、本発明における別の半導体装置の例で、図１（ａ）と同様の等価回路を持つ半導体装置１０１について、半導体チップ１０１ｃにおける各回路素子の配置を示した模式的な上面図である。

図３の半導体装置１０１におけるＡｌ配線抵抗Ｒｂの配線パターンは、図に示すように、連続した折り返し形状のジグザグパターン部を有する。これにより、長い配線パターンからなるＡｌ配線抵抗Ｒｂを、コンパクトに形成することができる。

図４（ａ）〜（ｃ）も、本発明における別の半導体装置の例で、図４（ａ）は、半導体装置１０２，１０３における外部端子周りの等価回路図である。図４（ｂ），（ｃ）は、それぞれ、半導体装置１０２，１０３が形成された半導体チップ１０２ｃ，１０３ｃにおいて、図４（ａ）にある各回路素子の配置を示した模式的な上面図である。

図１（ａ），（ｂ）および図３に示す半導体装置１００，１０１では、外部端子ｔ１とツェナーダイオードＺ１および外部端子ｔ２とツェナーダイオードＺ２の各組に対して、抵抗Ｒａが一個、各組のツェナーダイオードＺ１，Ｚ２に共通して直列接続されている。一方、図４（ａ）〜（ｃ）に示す半導体装置１０２，１０３では、外部端子ｔ１とツェナーダイオードＺ１および外部端子ｔ２とツェナーダイオードＺ２の各組に対して、それぞれ、抵抗Ｒｃ１，Ｒｄ１と抵抗Ｒｃ２，Ｒｄ２が、各組のツェナーダイオードＺ１，Ｚ２に別々に直列接続されている。

上記のように外部端子とツェナーダイオードからなる組が複数組ある場合には、図１（ａ），（ｂ）および図３に示す半導体装置１００，１０１のように、抵抗を各組のツェナーダイオードに共通して一個とすることで、分圧のための抵抗の占有面積を低減することができる。従って、これによっても、小型でノイズ耐量が高い半導体装置とすることができる。一方、図４（ａ）〜（ｃ）の半導体装置１０２，１０３のように、各組のツェナーダイオードＺ１，Ｚ２に対してそれぞれ別の抵抗を直列接続する場合には、図４（ａ）〜（ｃ）のようにツェナーダイオードＺ１，Ｚ２の下段側（ＧＮＤ端子側）でなく、上段側（外部端子側）に各抵抗を配置するようにしてもよい。また、ツェナーダイオードＺ１，Ｚ２の両側に各抵抗を配置することも可能である。

以上示したように、図１〜４に示す本発明の半導体装置１００〜１０３は、外部端子ｔ１，ｔ２とＧＮＤとの間にツェナーダイオードＺ１，Ｚ２が配置されてなる半導体装置であって、小型でノイズ（注入）耐量が高く、安価な半導体装置となっている。

本発明の半導体装置の一例で、（ａ）は半導体装置における外部端子周りの等価回路図である。（ｂ）は、半導体装置が形成された半導体チップにおいて、（ａ）にある各回路素子の配置を示した模式的な上面図である。（ｃ），（ｄ）は、（ｂ）に示す破線で囲ったＡ部の拡大図である。従来の半導体装置と本発明の半導体装置について、ノイズ注入耐量を評価した結果をまとめた図である。本発明における別の半導体装置の例で、図１（ａ）と同様の等価回路を持つ半導体装置について、半導体チップにおける各回路素子の配置を示した模式的な上面図である。本発明における別の半導体装置の例で、（ａ）は、半導体装置における外部端子周りの等価回路図である。（ｂ），（ｃ）は、それぞれ、半導体装置が形成された半導体チップにおいて、図４（ａ）にある各回路素子の配置を示した模式的な上面図である。従来の半導体装置を説明する図で、（ａ）は、従来の半導体装置における外部端子周りの等価回路図であり、（ｂ）は、半導体装置が形成された半導体チップにおいて、（ａ）にある各回路素子の配置を示した模式的な上面図である。

符号の説明

９０，１００〜１０３半導体装置
９０ｃ，１００ｃ〜１０３ｃ半導体チップ
１５ｗｐ型ウェル
ｔ１，ｔ２外部端子
ｇＧＮＤ端子
Ｚ１，Ｚ２ツェナーダイオード
Ｒａ，Ｒｂ，Ｒｃ１，Ｒｃ２，Ｒｄ１，Ｒｄ２（Ａｌ配線）抵抗

Claims

外部端子とグランド（ＧＮＤ）との間に、ツェナーダイオードが配置されてなる半導体装置において、
前記ツェナーダイオードに、抵抗が直列接続されてなることを特徴とする半導体装置。
前記外部端子と前記ツェナーダイオードからなる組が複数組あり、
前記各組のツェナーダイオードに共通して、前記抵抗が一個、直列接続されてなることを特徴とする請求項１に記載の半導体装置。
前記抵抗が、アルミニウム（Ａｌ）配線の配線パターンにより形成された、Ａｌ配線抵抗であることを特徴とする請求項１または２に記載の半導体装置。
前記Ａｌ配線抵抗の配線パターンにおける配線幅が、４０μｍ以上であることを特徴とする請求項３に記載の半導体装置。
前記Ａｌ配線抵抗の配線パターンにおける折れ曲り部が、丸められてなることを特徴とする請求項３または４に記載の半導体装置。
前記Ａｌ配線抵抗の配線パターンにおける折れ曲り部が、前記配線幅より幅広に形成されてなることを特徴とする請求項３または４に記載の半導体装置。
前記Ａｌ配線抵抗が、２Ω以上であることを特徴とする請求項３乃至６のいずれか一項に記載の半導体装置。
前記Ａｌ配線抵抗の配線パターンが、当該半導体装置が形成される半導体チップの外周に配置されてなることを特徴とする請求項３乃至７のいずれか一項に記載の半導体装置。
前記Ａｌ配線抵抗の配線パターンが、連続した折り返し形状のジグザグパターン部を有することを特徴とする請求項３乃至８のいずれか一項に記載の半導体装置。