JP2006073677A - 半導体素子のシールド構造及びシールド方法 - Google Patents
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Abstract
【課題】 半導体素子のフリップチップ実装において、シールドのための部品点数を増加させることなく確実な電磁的シールドを実現でき、該半導体素子の直下にＧＮＤパターンを形成しなければならないという制限をなくすことができ、回路設計の自由度を拡大することができるとともに、プリント基板の高密度化を図ることができるようにする。
【解決手段】 プリント基板２０の部品面２０Ａにアンダーフィルを介して半導体素子１０をフリップチップ実装する場合のシールド構造であって、半導体素子１０の接着面１０Ａ外側に電極部１１，１１…を設け、プリント基板２０の部品面２０Ａと半導体素子１０の接着面１０Ａとの間に、樹脂接着剤に磁性体を含有した第１アンダーフィル３１を介在させるとともに、半導体素子１０の電極部１１，１１…を樹脂接着剤である第２アンダーフィル３２により絶縁してある。
【選択図】 図１
【解決手段】 プリント基板２０の部品面２０Ａにアンダーフィルを介して半導体素子１０をフリップチップ実装する場合のシールド構造であって、半導体素子１０の接着面１０Ａ外側に電極部１１，１１…を設け、プリント基板２０の部品面２０Ａと半導体素子１０の接着面１０Ａとの間に、樹脂接着剤に磁性体を含有した第１アンダーフィル３１を介在させるとともに、半導体素子１０の電極部１１，１１…を樹脂接着剤である第２アンダーフィル３２により絶縁してある。
【選択図】 図１
Description
本発明は、ＩＣチップなどの半導体素子をプリント基板の部品面にフリップチップ実装する場合のシールド構造に関し、特に、部品点数を増加させることなく確実な電磁的シールドを実現でき、該半導体素子の直下にＧＮＤパターンを形成しなければならないという制限をなくして、回路設計の自由度を拡大することができるとともに、プリント基板の高密度化を図ることができる半導体素子のシールド構造及びシールド方法に関する。
図４は一層のプリント基板に半導体素子をフリップチップ実装した半導体回路装置の構造を示す部分断面図である。同図において、１００は半導体回路装置であり、ＩＣチップなどの半導体素子１１０を、インタポーザと呼ばれるガラスエポキシ製のプリント基板１２０の部品面１２０Ａにフリップチップ実装した構成となっている。また、半導体素子１１０には、電極部である複数のバンプ１１１，１１１…が設けてある。
このような半導体素子１１０をプリント基板１２０にフリップチップ実装する場合は、該プリント基板１２０の部品面１２０Ａに、絶縁性樹脂接着剤であるアンダーフィル１３０を塗布した後、半導体素子１１０をフェースダウンで載置し、該半導体素子１１０を加熱しながら加圧することにより、各バンプ１１１をパッド１２１に圧接させる（特許文献１，２参照）。
ここで、半導体素子１１０が、放射性電磁波や伝導性電磁波などの電磁妨害波（以下、ノイズ）に対してＥＭＣ（Electro Magnetic Compatibility）を必要とする場合、従来から半導体素子１１０の外周を、金属製のシールドケース１４０で覆うか又は樹脂モールドした後に金属蒸着する（図示せず）ことによりシールドしていた。
また、図４に示す半導体回路装置１００の如く、半導体素子１１０を一層のプリント基板１２０に実装する場合は、更に該半導体回路装置１００が実装されるマザーボード等の二次プリント基板２００の部品面２００Ａに、半導体素子１１０の実装領域に相当する面積のＧＮＤパターン２０１を形成することにより、該半導体素子１１０の裏側をシールドしていた。
一方、図５は多層のプリント基板に半導体素子をフリップチップ実装した半導体回路装置の構造を示す部分断面図である。上述した半導体素子１１０を多層のプリント基板１５０に実装する場合は、該多層のプリント基板１５０の第２層目全面にＧＮＤパターン１５１を形成することにより、半導体素子１１０の裏側をシールドしていた。
なお、半導体素子をフリップチップ実装するものではないが、特開２００４−１１９９８８号及び特開平８−１８２７１号（特許文献３，特許文献４参照）では、誘導性ノイズを放射する能動素子（例えば、ＬＳＩ）と配線基板との間に絶縁性軟磁性体層を形成することにより、装置の小型軽量化と電磁障害の抑制を図った電子装置が提案されている。
特開２００４−１６５５３６号公報
特開２００４−１５８４９７号公報
特開２００４−１１９９８８号公報
特開平８−１８２７１号公報
しかし、図４に示す従来の半導体素子のシールド構造ないしシールド方法では、半導体回路装置１００が実装される二次プリント基板２００の部品面２００Ａに、半導体素子１１０の実装領域に相当する面積のＧＮＤパターン２０１を形成しなければならず、該ＧＮＤパターン２０１の形成箇所に信号線パターンを形成することができないという問題があった。一方、図５に示す従来の半導体素子のシールド構造ないしシールド方法では、多層プリント基板１５０の第２層目全面にＧＮＤパターン１５１を形成しなければならず、該第２層目に信号線パターンを形成することができないという問題があった。結局、このような回路設計上の制限が、二次プリント基板２００又は多層プリント基板１５０の高密度配線及び高密度実装化の大きな障害となっていた。
また、特開２００４−１１９９８８号及び特開平８−１８２７１号の電子装置におけるシールド構造ないしシールド方法では、絶縁性軟磁性体層が何ら能動素子（例えば、ＬＳＩ）の固定に寄与するものではないため、半導体素子をプリント基板に接着固定するフリップチップ実装に応用することができないという問題があった。すなわち、フリップチップ実装では、絶縁性接着剤であるアンダーフィルによって半導体素子をプリント基板に接着し、これら半導体素子とプリント基板の電極部を圧接させ、両者を電気的に接続している。仮に半導体素子とプリント基板の間に絶縁性軟磁性体層を介在させれば、アンダーフィルの接着性が低下してしまい、プリント基板の反り等によって半導体素子が脱落してしまう。
また、特開２００４−１１９９８８号及び特開平８−１８２７１号の電子装置におけるシールド構造ないしシールド方法では、絶縁性軟磁性体層の厚みが０．３mmもあり、仮に該絶縁性軟磁性体層をフリップチップ実装に応用できたとしても、プリント基板の高密度実装化、及び半導体素子の高さ方向の小型化ないし薄型化を図ることができないという問題があることに加え、部品点数の増加による工数の増大、コストの増大を招来するという問題もあった。
本発明は、上記問題点に鑑みてなされたものであり、半導体素子のフリップチップ実装において、シールドのための部品点数を増加させることなく確実な電磁的シールドを実現でき、該半導体素子の直下にＧＮＤパターンを形成しなければならないという制限をなくして、回路設計の自由度を拡大することができるとともに、プリント基板の高密度化を図ることができる半導体素子のシールド構造及びシールド方法の提供を目的とする。
上記目的を達成するために、本発明の半導体素子のシールド構造は、プリント基板の部品面にアンダーフィルを介して半導体素子をフリップチップ実装する場合のシールド構造であって、前記半導体素子の接着面外側に電極部を設け、前記プリント基板の部品面と前記半導体素子の接着面との間に、樹脂接着剤に磁性体を含有した第１アンダーフィルを介在させるとともに、前記半導体素子の電極部を樹脂接着剤である第２アンダーフィルにより絶縁した構成としてある。
このような構成によれば、半導体素子の接着面において、第１アンダーフィルに含有した磁性体により、該半導体素子内外からの電磁波ノイズを反射又は吸収することができる。この結果、半導体素子の直下にシールド用のＧＮＤパターンを形成しなければならないといった、二次プリント基板又は多層プリント基板における回路設計上の制限がなくなり、回路設計の自由度を拡大することができるとともに、高密度化を図ることができるようになる。これにより、半導体素子が、自らノイズを出さず（ＥＭＩ）、また、外部からのノイズをも受けない（ＥＭＳ）という電磁的両立性（ＥＭＣ）が実現する。
好ましくは、前記半導体素子の表面を、磁性体を含有した樹脂からなる封止部材により覆った構成とする。このような構成によれば、従来、ＥＭＣ対策として必須であった金属製のシールドケース、又は樹脂モールドした後の金属蒸着が不要となり、シールド構造の簡素化、部品点数の削減、製造工数の減少を図ることができる。特に、従来のシールドケースとの比較では、本封止部材の方が半導体素子とのクリアランスを不要としている分だけ、その高さを極めて低くすることができ、最終的な半導体回路装置の小型化を図ることができる。
一方、上記目的を達成するために、本発明の半導体素子のシールド方法は、プリント基板の部品面にアンダーフィルを介して半導体素子をフリップチップ実装する場合のシールド方法であって、前記半導体素子の接着面外側に電極部を設け、前記プリント基板の部品面と前記半導体素子の接着面との間に、樹脂接着剤に磁性体を含有した第１アンダーフィルを介在させるとともに、前記半導体素子の電極部を樹脂接着剤である第２アンダーフィルにより絶縁するようにしている。
このような方法によれば、上述した本シールド構造と同様に、半導体素子の接着面を直接磁性体で覆ってシールドすることができるので、該半導体素子の直下にシールド用のＧＮＤパターンを形成しなければならないといった、二次プリント基板又は多層プリント基板における回路設計上の制限がなくなり、回路設計の自由度を拡大することができるとともに、高密度化を図ることができるようになる。これにより、半導体素子が、自らノイズを出さず（ＥＭＩ）、また、外部からのノイズをも受けない（ＥＭＳ）という電磁的両立性（ＥＭＣ）が実現する。
好ましくは、前記半導体素子の表面を、磁性体を含有した樹脂からなる封止部材により覆うこととする。このような方法によれば、上述した本シールド構造と同様に、従来、ＥＭＣ対策として必須であった金属製のシールドケース、又は樹脂モールドした後の金属蒸着が不要となり、シールド構造の強度向上、構成の簡素化、部品点数の削減、製造工数の減少を図ることができる。特に、従来のシールドケースとの比較では、本封止部材の方が半導体素子とのクリアランスを不要としている分だけ、その高さを極めて低くすることができ、最終的な半導体回路装置の小型化を図ることができる。
好ましくは、前記プリント基板の部品面と前記半導体素子の接着面との間に前記第１アンダーフィルを介在させた後に、該第１アンダーフィルの外側にペースト状の前記第２アンダーフィルを注入するようにし、より好ましくは、少なくとも前記第１アンダーフィルを熱硬化性のフィルム状とする。
このような方法によれば、第１アンダーフィルと第２アンダーフィルとを混合させずに、且つプリント基板の部品面と前記半導体素子の接着面との間から空気を逃がしつつ、これら第１及び第２アンダーフィルを所定領域に充填することが可能となる。
本発明の半導体素子のシールド構造及びシールド方法によれば、半導体素子をフリップチップ実装する場合に必須となるアンダーフィルによって該半導体素子を直接シールドすることができる。これにより、シールドのための部品点数を増加させることなく確実な電磁的シールドを実現でき、該半導体素子の直下にＧＮＤパターンを形成しなければならないという制限をなくして、回路設計の自由度を拡大することができるとともに、プリント基板の高密度化を図ることができる。
以下、本発明の実施形態に係る半導体素子のシールド構造及びシールド方法について図面を参照しつつ説明する。まず、本発明の第１実施形態に係る半導体素子のシールド構造及びシールド方法について、図１を参照しつつ説明する。図１は本発明の第１実施形態に係る半導体素子のシールド構造を示す部分断面図である。
同図において、１は本シールド構造及びシールド方法を実施した半導体回路装置（例えば、SIP: System In Package）であり、ＩＣチップなどの半導体素子１０を、インタポーザと呼ばれるガラスエポキシ製のプリント基板２０の部品面２０Ａにフリップチップ実装した構成となっている。該半導体素子１０の裏側は、プリント基板２０との接着面１０Ａとなっており、該接着面１０Ａ外側に電極部である複数のバンプ１１，１１…を設けた構成としてある。また、各バンプ１１は、プリント基板２０の部品面２０Ａに形成した複数のパッド２１に電気的に接続される。
ここで、本実施形態のシールド構造及びシールド方法は、プリント基板２０の部品面２０Ａと半導体素子１０の接着面１０Ａとの間に、樹脂接着剤に磁性体を含有した第１アンダーフィル３１を介在させるとともに、該半導体素子１０の電極部を樹脂接着剤である第２アンダーフィル３２により絶縁したことを特徴としている。
第１アンダーフィル３１は、半導体素子１０裏側をシールドするとともに、該半導体素子１０を部品面２０Ａに接着固定する役割を果たしている。第２アンダーフィル３２は、各バンプ１１とパッド２１を接着固定して電気的に接続するとともに、各バンプ１１相互間を絶縁する役割を果たしている。本シールド構造又はシールド方法は、このような作用効果の相違する第１及び第２アンダーフィル３１，３２を組み合わせている点に特徴があり、特に、シールド効果を有する第１アンダーフィル３１の構成に特徴がある。
以下、第２アンダーフィル３２と比較しつつ、第１アンダーフィル３１について具体的に説明する。まず、第２アンダーフィル３２は、従来から半導体素子のフリップチップ実装に用いられている異方性導電フィルム（ACF: Anisotropic Conductive Film）又は異方性導電ペースト（ACP: Anisotropic Conductive Paste）を利用している。このような第２アンダーフィル３２は、主として樹脂接着剤に導電性粒子を含有した構成となっており、半導体素子１０の各バンプ１１とプリント基板２０の各パッド２１間に導電性粒子が挟み込まれることで導電性を示す。逆に、何ら接触圧の生じない横方向の各バンプ１１相互間、又は各パッド２１相互間では絶縁性を示す。
これに対して、第１アンダーフィル３１は、樹脂接着剤に磁性体粒子を含有した構成となっている。磁性体粒子として、例えば、電磁波の吸収が極めて良好なフェライト粒子、又は電磁波シールドとして適正を有する銀，銅，金，アルミニウムの各粒子を用いることができる。また、所望の電磁波をシールドするために十分な量の磁性体粒子を含有する必要がある。
なお、第１アンダーフィル３１は、導電性を有する磁性体粒子を含有する構成とした場合に、一見、第２アンダーフィル３２と近似した構成となるが、第１アンダーフィル３１の磁性体は、第２アンダーフィル３２のような異方性を必要とせず、また、電磁波をシールドするのに十分な量を含有している点で、絶縁性を必須とする第２アンダーフィル３２と顕著な相違がある。
これら第１及び第２アンダーフィル３１，３２は、上述の通り、互いに目的，構成及び作用効果の異なる磁性体粒子又は導電性粒子を含有するものであるから、半導体素子１０の接着面１０Ａと、プリント基板２０の部品面２０Ａとの間に充填したときに、これら第１及び第２アンダーフィル３１，３２が混合しないようにしなければならない。
そこで、本実施形態に係る半導体素子のシールド方法では、第１アンダーフィル３１を熱硬化性のフィルム状とし、プリント基板２０の部品面２０Ａと半導体素子１０の接着面１０Ａとの間に、第１アンダーフィル３１を介在させた後に、該第１アンダーフィル３１の外側にペースト状の第２アンダーフィル３２を注入するようにしている。
具体的には、プリント基板２０の部品面２０Ａに、第１アンダーフィル３１を塗布した後、半導体素子１０をフェースダウンで載置し、該半導体素子１０を加熱しながら加圧することにより、該半導体素子１０の接着面１０Ａを、プリント基板２０の部品面２０Ａに接着固定する。これにより、第１アンダーフィル３１は、各バンプ１１とほぼ同じ高さの約０．０５mmの厚さとなる。そして、第１アンダーフィル３１が硬化した後、該第１アンダーフィル３１の外側にペースト状の第２アンダーフィル３２をディスペンサ等により注入し、各バンプ１１とパッド２１を絶縁する。
ここで、第１アンダーフィル３１をペースト状として、プリント基板２０の部品面２０Ａに予め印刷等しておくことも可能であり、該第１アンダーフィル３１の硬化後に第２アンダフィル３２を注入すれば、両者が混合してしまうことはない。また、第１及び第２アンダーフィル３１，３２を両方とも熱硬化性のフィルム状とすることも可能であり、この場合は、第１及び第２アンダーフィル３１，３２を同時に熱圧着しても、両者が混合することはない。
さらに、上記シールド方法において、半導体素子１０とプリント基板２０の接着力を十分に確保するため、プリント基板２０の部品面２０Ａにおける半導体素子１０の実装領域に、信号パターン，ソルダーレジスト，シルク等をコーティングせず、樹脂基材を剥き出しにして第１アンダーフィル３１による接着固定を行うとよい。
なお、半導体素子１０の接着面側は、上述した第１アンダーフィル３１により電磁的シールドを行っているが、該半導体素子１０の表面側は、従来通り、金属製のシールドケース４０で覆うことにより電磁的シールドを行っている。
このような本実施形態に係る半導体素子のシールド構造及びシールド方法によれば、半導体素子１０の接着面１０Ａにおいて、第１アンダーフィル３１に含有した磁性体により、該半導体素子１０内外からの電磁波ノイズを反射又は吸収することができる。この結果、二次プリント基板５０の基板面５１Ａにおける半導体素子１０の直下に、シールド用のＧＮＤパターンを形成しなければならないといった回路設計上の制限がなくなり、当該スペースにも信号線パターン５１を形成することができるようになる。これにより、回路設計の自由度を拡大することができるとともに、高密度化を図ることができるようになり、半導体素子１０が、自らノイズを出さず（ＥＭＩ）、また、外部からのノイズをも受けない（ＥＭＳ）という電磁的両立性（ＥＭＣ）が実現する。
さらに、本実施形態に係る半導体素子のシールド方法によれば、第１アンダーフィル３１と第２アンダーフィル３２とを混合させずに、且つプリント基板２０の部品面２０Ａと半導体素子１０の接着面１０Ａとの間から空気を逃がしつつ、これら第１及び第２アンダーフィル３１，３２を所定領域に充填することが可能となる。
次に、本発明の第２実施形態に係る半導体素子のシールド構造及びシールド方法について、図２を参照しつつ説明する。図２は本発明の第２実施形態に係る半導体素子のシールド構造を示す部分断面図である。なお、上述した第１実施形態と同様の箇所については、同一の符号を付して詳細な説明は省略する。
同図において、本実施形態の半導体素子のシールド構造及びシールド方法は、半導体回路装置２におけるプリント基板６０を多層プリント基板とした構成としてある。このような構成とした場合でも、上述した第１実施形態と同様、半導体素子１０の接着面１０Ａにおいて、第１アンダーフィル３１に含有した磁性体により、該半導体素子１０内外からの電磁波ノイズを反射又は吸収することができる。この結果、多層プリント基板４０の第２層にシールド用のＧＮＤパターンを形成しなければならないといった回路設計上の制限がなくなり、半導体素子１０の直下にも信号線パターン６１を形成することができるようになる。
次に、本発明の第３実施形態に係る半導体素子のシールド構造及びシールド方法について、図３を参照しつつ説明する。図３は本発明の第３実施形態に係る半導体素子のシールド構造を示す部分断面図である。なお、上述した第１実施形態と同様の箇所については、同一の符号を付して詳細な説明は省略する。
同図において、本実施形態の半導体素子のシールド構造及びシールド方法は、半導体回路装置３における半導体素子１０の表面を、磁性体を含有した樹脂からなる封止部材３３により覆った構成としてある。このような構成によれば、従来、ＥＭＣ対策として必須であった金属製のシールドケース４０（図１又は図２参照）、又は、図示しないが樹脂モールドした後の金属蒸着が不要となり、シールド構造の簡素化、部品点数の削減、製造工数の減少を図ることができる。特に、従来のシールドケース４０との比較では、本封止部材３３の方が半導体素子１０とのクリアランスを不要としている分だけ、その高さを極めて低くすることができ、これが最終的な半導体回路装置３の高密度実装化及び小型化に貢献することとなる。
１，２，３ 半導体回路装置
１０ 半導体素子
１０Ａ 接着面
１１ バンプ（電極部）
２０ プリント基板（一層プリント基板）
２０Ａ 部品面
３１ 第１アンダーフィル
３２ 第２アンダーフィル
３３ 封止部材
４０ シールドケース
５０ 二次プリント基板
５０Ａ 部品面
５１ 信号線パターン
６０ プリント基板（多層プリント基板）
６１ 信号線パターン
１０ 半導体素子
１０Ａ 接着面
１１ バンプ（電極部）
２０ プリント基板（一層プリント基板）
２０Ａ 部品面
３１ 第１アンダーフィル
３２ 第２アンダーフィル
３３ 封止部材
４０ シールドケース
５０ 二次プリント基板
５０Ａ 部品面
５１ 信号線パターン
６０ プリント基板（多層プリント基板）
６１ 信号線パターン
Claims (6)
- プリント基板の部品面にアンダーフィルを介して半導体素子をフリップチップ実装する場合のシールド構造であって、前記半導体素子の接着面外側に電極部を設け、前記プリント基板の部品面と前記半導体素子の接着面との間に、樹脂接着剤に磁性体を含有した第１アンダーフィルを介在させるとともに、前記半導体素子の電極部を樹脂接着剤である第２アンダーフィルにより絶縁したことを特徴とする半導体素子のシールド構造。
- 前記半導体素子の表面を、磁性体を含有した樹脂からなる封止部材により覆ったことを特徴とする請求項１記載の半導体素子のシールド構造。
- プリント基板の部品面にアンダーフィルを介して半導体素子をフリップチップ実装する場合のシールド方法であって、前記半導体素子の接着面外側に電極部を設け、前記プリント基板の部品面と前記半導体素子の接着面との間に、樹脂接着剤に磁性体を含有した第１アンダーフィルを介在させるとともに、前記半導体素子の電極部を樹脂接着剤である第２アンダーフィルにより絶縁したことを特徴とする半導体素子のシールド方法。
- 前記半導体素子の表面を、磁性体を含有した樹脂からなる封止部材により覆ったことを特徴とする請求項５記載の半導体素子のシールド方法。
- 前記プリント基板の部品面と前記半導体素子の接着面との間に前記第１アンダーフィルを介在させた後に、該第１アンダーフィルの外側にペースト状の前記第２アンダーフィルを注入することを特徴とする請求項３又は４記載の半導体素子のシールド方法。
- 少なくとも前記第１アンダーフィルを熱硬化性のフィルム状とした請求項３〜５いずれか記載のシールド方法。
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| JP2004253529A JP2006073677A (ja) | 2004-08-31 | 2004-08-31 | 半導体素子のシールド構造及びシールド方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010153477A (ja) * | 2008-12-24 | 2010-07-08 | Kyocera Corp | 回路装置及び電子機器 |
| JP2012019036A (ja) * | 2010-07-07 | 2012-01-26 | Nec Corp | 電子部品の実装構造及び実装方法 |
| JP2017183531A (ja) * | 2016-03-30 | 2017-10-05 | Tdk株式会社 | 電子部品搭載基板 |
| DE112010004897B4 (de) | 2009-12-19 | 2024-08-22 | Globalfoundries U.S. Inc. | System zum Verbessern der Verbindungen eines kernlosen Aufbaus und zugehörige Verfahren |
-
2004
- 2004-08-31 JP JP2004253529A patent/JP2006073677A/ja active Pending
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| US10512163B2 (en) | 2016-03-30 | 2019-12-17 | Tdk Corporation | Electronic component mounting board |
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