JP2006066984A - Output circuit and semiconductor device - Google Patents
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Abstract
Description
本発明は出力回路及び半導体装置に係り、特に、入力信号に応じた出力信号を出力する出力回路及び半導体装置に関する。 The present invention relates to an output circuit and a semiconductor device, and more particularly to an output circuit and a semiconductor device that output an output signal corresponding to an input signal.
図4は従来の一例の回路構成図を示す。 FIG. 4 shows a circuit configuration diagram of an example of the prior art.
従来の出力回路1は、第1の出力トランジスタMp0、第2の出力トランジスタMn0、第1のアイドリング電流制御回路10、第2のアイドリング電流制御回路20から構成され、クロス結合型フィードフォワードAB級増幅回路を構成している。
The
第1の出力トランジスタMp0は、pチャネルMOS電界効果トランジスタから構成されており、ソースが電源端子Tvddに接続され、ドレインが出力端子Toutに接続され、ゲートが入力端子Tin-に接続されている。トランジスタMp0は、入力端子Tin-に供給される入力電圧Vin-に応じた電流を電源端子Tvddから引き込み、出力端子Toutに供給する。 The first output transistor Mp0 is composed of a p-channel MOS field effect transistor, the source is connected to the power supply terminal Tvdd, the drain is connected to the output terminal Tout, and the gate is connected to the input terminal Tin−. The transistor Mp0 draws a current corresponding to the input voltage Vin− supplied to the input terminal Tin− from the power supply terminal Tvdd and supplies it to the output terminal Tout.
第2の出力トランジスタMn0は、nチャネルMOS電界効果トランジスタから構成されており、ソースが接地端子TGNDに接続され、ドレインが出力端子Toutに接続され、ゲートが入力端子Tin+に接続されている。トランジスタMn0は、入力端子Tin+に供給される入力電圧Vin+に応じた電流を出力端子Toutから引き込み接地に端子TGNDに供給する。 The second output transistor Mn0 is composed of an n-channel MOS field effect transistor, and has a source connected to the ground terminal TGND, a drain connected to the output terminal Tout, and a gate connected to the input terminal Tin +. The transistor Mn0 draws a current corresponding to the input voltage Vin + supplied to the input terminal Tin + from the output terminal Tout and supplies the current to the terminal TGND.
第1のアイドリング電流制御回路10は、第1の出力トランジスタMp0のアイドリング電流を設定するための回路であり、電流源11、12、pチャネルMOS電界効果トランジスタMp11、Mp12、Mp13から構成される。
The first idling
電流源11は、電源端子Tvddと入力端子Tin-との間に接続されており、トランジスタMp12のソースとトランジスタMn12のドレインに電流I1を供給する。電流源12及びトランジスタMp11、Mp13は、電源端子Tvddと接地端子TGNDとの間に直列に接続されている。
The
電流源12は、トランジスタMp11のドレインから電流I2を引き込む。トランジスタMp13は、ゲートとドレインとが短絡された構成とされており、電源端子TvddとトランジスタMp12のソースとの間の電圧を定電圧とする。トランジスタMp11は、トランジスタMp12とともにカレントミラー回路を構成しており、トランジスタMp11に流れる電流に応じた電流がトランジスタMp12から引き込まれるようにトランジスタMp12を制御し、トランジスタMp0のゲート電圧を制御する。
The
第1のアイドル電流制御回路10は、上記構成により第1の出力トランジスタMp0のゲート電圧を制御することにより、第1の出力トランジスタMp0に供給されるアイドリング電流Iidleを制御している。
The first idle
第1のアイドリング電流制御回路10では、第1の出力トランジスタMp0、トランジスタMp11〜Mp13により形成されるループによりアイドリング電流Iidleが決定されている。
In the first idling
第2のアイドリング電流制御回路20は、第2の出力トランジスタMn0のアイドリング電流を設定するための回路であり、電流源21、22、nチャネルMOS電界効果トランジスタMn11、Mn12、Mn13から構成される。
The second idling
電流源21は、接地端子TGNDと入力端子Tin+との間に接続されており、トランジスタMp12のドレインとトランジスタMn12のソースから電流I1を引き込む。電流源22及びトランジスタMn11、Mn13は、電源端子Tvddと接地端子TGNDとの間に直列に接続されている。
The
電流源22は、トランジスタMn11のドレインに電流I2を供給する。トランジスタMn13は、ゲートとドレインとが短絡された構成とされており、接地端子TGNDとトランジスタMn12のソースとの間の電圧を定電圧とする。トランジスタMn11は、トランジスタMn12とともにカレントミラー回路を構成しており、トランジスタMn11に流れる電流に応じた電流がトランジスタMn12から引き込まれるようにトランジスタMn12を制御し、トランジスタMn0のゲート電圧を制御する。
The
第2のアイドル電流制御回路20は、上記構成により第2の出力トランジスタMn0のゲート電圧を制御することにより、第2の出力トランジスタMn0により引き込まれるアイドリング電流Iidleを制御している。
The second idle
第2のアイドリング電流制御回路20では、第2の出力トランジスタMn0、トランジスタMn11〜Mn13により形成されるループによりアイドリング電流Iidleが決定されている。
In the second idling
近年の低消費電力化の要求に伴い、アイドル電流を低減することが望まれている。 With the recent demand for low power consumption, it is desired to reduce idle current.
アイドリング電流を低減するための方法として、無信号であることを検出して、アイドリング電流を低減させるアイドリング電流調整回路が提案されている(特許文献1参照)。 As a method for reducing the idling current, an idling current adjusting circuit that detects no signal and reduces the idling current has been proposed (see Patent Document 1).
なお、図4に示す回路に類似した構成の回路として、クロスオーバ歪みを低減するために、互いの主電流路の一端が共通接続され、その主電流路の共通接続点が回路の出力端子に接続された互いに異なる導電型の第1と第2の出力トランジスタと、
第1、第2の出力トランジスタのそれぞれの制御端子に接続される第1と第2の信号ラインと、 第1と第2の信号ライン間に主電流が接続され、第1の信号ラインの信号状態に応じて動作する第1のトランジスタと、
第1と第2の信号ライン間に主電流が接続され、第2の信号ラインの信号状態に応じて動作する第2のトランジスタとを設け、第1のトランジスタと第2のトランジスタとを相補対称動作をさせた半導体集積回路が提案されている(特許文献2参照)。
As a circuit similar in configuration to the circuit shown in FIG. 4, in order to reduce crossover distortion, one end of each main current path is commonly connected, and the common connection point of the main current path is connected to the output terminal of the circuit. First and second output transistors of different conductivity types connected to each other;
A main current is connected between the first and second signal lines connected to the respective control terminals of the first and second output transistors, and a signal on the first signal line. A first transistor that operates in response to a state;
A main current is connected between the first and second signal lines, and a second transistor that operates according to the signal state of the second signal line is provided, and the first transistor and the second transistor are complementarily symmetrical. A semiconductor integrated circuit that has been operated has been proposed (see Patent Document 2).
しかるに、図4に示す構成の出力回路1では、低消費電力化のため、アイドル電流を低減させると、歪率が劣化し、逆に、歪率の劣化を抑制するために、アイドル電流を増加させると、無信号時の消費電力が大きくなる。
However, in the
本発明は上記の点に鑑みてなされたもので、消費電力を小さくしつつ、歪率の劣化を防止できる出力回路及び半導体装置を提供することを目的とする。 The present invention has been made in view of the above points, and an object of the present invention is to provide an output circuit and a semiconductor device that can prevent deterioration of distortion while reducing power consumption.
本発明は、入力信号(Vin-、Vin+)に応じた出力電流を出力する出力トランジスタ(Mp0、Mn0)を有する出力回路(100、200)において、出力トランジスタ(Mp0、Mn0)にアイドリング電流が流れるように制御するアイドリング電流制御手段(110、120;210、220)を有し、アイドリング電流制御手段(110、120;210、220)は、周囲の温度に応じてアイドリング電流(Iidle)を制御することを特徴とする。 In the present invention, in an output circuit (100, 200) having an output transistor (Mp0, Mn0) that outputs an output current corresponding to an input signal (Vin−, Vin +), an idling current flows through the output transistor (Mp0, Mn0). The idling current control means (110, 120; 210, 220) controls the idling current control means (110, 120; 210, 220) to control the idling current (Iidle) according to the ambient temperature. It is characterized by that.
なお、アイドリング電流制御手段(110、120)は、定電圧源(Mp13、Mn13)と、定電流源(12、22)と、定電圧源(Mp13、Mn13)と定電流源(12、22)との間に流れる電流に応じた電流により出力トランジスタ(Mp0、Mn0)のゲート電圧を制御するカレントミラー回路(Mp11、Mp12;Mn11、Mn12)と、定電圧源(Mp13、Mn13)とカレントミラー回路(Mp11、Mp12;Mn11、Mn12)との間に接続されており、温度上昇時にアイドリング電流(Iidle)を増加させるように抵抗値が変化する抵抗(R11、R12)とを有することを特徴とする。 The idling current control means (110, 120) includes a constant voltage source (Mp13, Mn13), a constant current source (12, 22), a constant voltage source (Mp13, Mn13), and a constant current source (12, 22). Current mirror circuit (Mp11, Mp12; Mn11, Mn12), a constant voltage source (Mp13, Mn13) and a current mirror circuit that control the gate voltage of the output transistor (Mp0, Mn0) by a current according to the current flowing between (Mp11, Mp12; Mn11, Mn12) and having a resistance (R11, R12) whose resistance value changes so as to increase the idling current (Iidle) when the temperature rises. .
また、他の構成として、アイドリング電流制御手段(210、220)は、定電圧源(Mp13、Mn13)と、定電流源(12、22)と、定電圧源(Mp13、Mn13)と定電流源(12、22)との間に流れる電流に応じた電流により出力トランジスタ(Mp0、Mn0)のゲート電圧を制御するカレントミラー回路(Mp11、Mp12;Mn11、Mn12)と、出力トランジスタ(Mp0、Mn0)のゲートとカレントミラー回路(Mp11、Mp12;Mn11、Mn12)との間に接続されており、温度上昇時にアイドリング電流(Iidle)を増加させるように抵抗値が変化する抵抗(R21、R22)とを有することを特徴とする。 As another configuration, the idling current control means (210, 220) includes a constant voltage source (Mp13, Mn13), a constant current source (12, 22), a constant voltage source (Mp13, Mn13), and a constant current source. Current mirror circuit (Mp11, Mp12; Mn11, Mn12) for controlling the gate voltage of the output transistor (Mp0, Mn0) by a current according to the current flowing between (12, 22) and the output transistor (Mp0, Mn0) Connected to the current mirror circuit (Mp11, Mp12; Mn11, Mn12), and resistors (R21, R22) whose resistance values change so as to increase the idling current (Iidle) when the temperature rises. It is characterized by having.
また、抵抗(R11、R12;R21、R22)は、半導体基板上に形成された拡散抵抗から構成されたことを特徴とする。さらに、抵抗(R11、R12;R21、R22)は、出力トランジスタ(Mp0、Mn0)の近傍に形成されたことを特徴とする。 Further, the resistors (R11, R12; R21, R22) are characterized by being composed of diffused resistors formed on the semiconductor substrate. Further, the resistors (R11, R12; R21, R22) are formed in the vicinity of the output transistors (Mp0, Mn0).
なお、上記参照符号はあくまでも参考であり、これによって、特許請求の範囲が限定されるものではない。 In addition, the said reference code is a reference to the last, This does not limit a claim.
本発明によれば、回路が動作すると回路の温度が上がり、これによってアイドリング電流が増加するため、歪率の劣化を防止でき、また、回路が停止すると、回路の温度が低下し、これによってアイドリング電流が減少して消費電力を低減できなどの特長を有する。 According to the present invention, when the circuit is operated, the temperature of the circuit rises, thereby increasing the idling current, so that the distortion can be prevented from being deteriorated. When the circuit is stopped, the temperature of the circuit is lowered, thereby idling. It has features such as reduced current consumption due to reduced current.
〔第1実施例〕
〔構成〕
図1は本発明の第1実施例の回路構成図を示す。同図中、図3と同一構成部分には同一符号を付し、その説明は省略する。
[First embodiment]
〔Constitution〕
FIG. 1 shows a circuit configuration diagram of a first embodiment of the present invention. In the figure, the same components as those in FIG.
本実施例の出力回路100は、第1のアイドリング電流制御回路110及び第2のアイドリング電流制御回路120の構成が図3に示す出力回路1とは相違している。本実施例の出力回路100は、同一の半導体基板上に形成されている。
The
本実施例の第1のアイドリング電流制御回路110は、トランジスタMp13とトランジスタMp11との間に抵抗R11を接続した構成とされている。また、第2のアイドリング電流制御回路120は、トランジスタMp13とトランジスタMp11との間に抵抗R12を接続した構成とされている。
The first idling
抵抗R11、R12は、共に、拡散抵抗から構成されており、正の温度特性を有する構成とされている。 The resistors R11 and R12 are both composed of diffused resistors and have a positive temperature characteristic.
また、抵抗R11は、半導体基板上で第1の出力トランジスタMp0の近傍に配置されており、第1の出力トランジスタMp0の温度に影響され易い位置に配置されている。さらに、抵抗R12は、半導体基板上で第1の出力トランジスタMn0の近傍に配置されており、第2の出力トランジスタMn0の温度に影響され易い位置に配置されている。 Further, the resistor R11 is disposed in the vicinity of the first output transistor Mp0 on the semiconductor substrate, and is disposed at a position susceptible to the temperature of the first output transistor Mp0. Further, the resistor R12 is disposed in the vicinity of the first output transistor Mn0 on the semiconductor substrate, and is disposed at a position susceptible to the temperature of the second output transistor Mn0.
〔動作〕
〔無信号時〕
無信号時には、電流源11、21により設定されるアイドル電流Iidle0が第1及び第2の出力トランジスタMp0、Mn0に流れることになる。このとき、アイドル電流Iidle0を十分に小さい値に設定しておくことにより、不要な電力消費を抑制できる。
[Operation]
[No signal]
When there is no signal, the idle current Iidle0 set by the
〔駆動時〕
次に、駆動時の動作について説明する。
[During driving]
Next, the operation during driving will be described.
第1の出力トランジスタMp0が入力電圧Vin-により駆動が開始されると、第1の出力トランジスタMp0から負荷RLに、入力電圧Vin-に応じた電流が供給される。このとき、第1の出力トランジスタMp0には、動作停止時に比べて十分に大きな電流が流れる。 When driving of the first output transistor Mp0 is started by the input voltage Vin−, a current corresponding to the input voltage Vin− is supplied from the first output transistor Mp0 to the load RL. At this time, a sufficiently large current flows through the first output transistor Mp0 compared to when the operation is stopped.
第1の出力トランジスタMp0に入力電圧Vin-に応じた電流が流れると、第1の出力トランジスタMp0は発熱し、その周囲の温度が上昇する。抵抗R11は、第1の出力トランジスタMp0の近傍に配置されており、正の温度特性を有するため、第1の出力トランジスタMp0の温度が上昇すると、その抵抗値が増加する。 When a current corresponding to the input voltage Vin− flows through the first output transistor Mp0, the first output transistor Mp0 generates heat and the ambient temperature rises. The resistor R11 is disposed in the vicinity of the first output transistor Mp0 and has a positive temperature characteristic. Therefore, when the temperature of the first output transistor Mp0 rises, its resistance value increases.
抵抗R11の抵抗値が増加すると、トランジスタMp11のソース及びゲート電位が低下する。トランジスタMp11とトランジスタMp12とはカレントミラー回路を構成しているため、トランジスタMp11のゲート電位が低下すると、トランジスタMp12のゲート電位も低下することになる。 When the resistance value of the resistor R11 increases, the source and gate potential of the transistor Mp11 decreases. Since the transistors Mp11 and Mp12 form a current mirror circuit, when the gate potential of the transistor Mp11 decreases, the gate potential of the transistor Mp12 also decreases.
トランジスタMp12は、第1の出力トランジスタMp0のゲート電位を制御しているので、トランジスタMp11のゲート電位が低下することでトランジスタMp12のゲート電位が低下し、第1の出力トランジスタMp0のゲート・ソース間電位が上昇する。 Since the transistor Mp12 controls the gate potential of the first output transistor Mp0, the gate potential of the transistor Mp12 decreases due to the decrease in the gate potential of the transistor Mp11, and the gate-source between the first output transistor Mp0. The potential increases.
第1の出力トランジスタMp0のゲート・ソース間電位が上昇することにより、第1の出力トランジスタMp0に供給されるアイドリング電流Iidleが増加する。アイドリング電流Iidleが増加することによって、第1の出力トランジスタMp0による歪みを低減できる。 As the gate-source potential of the first output transistor Mp0 increases, the idling current Iidle supplied to the first output transistor Mp0 increases. By increasing the idling current Iidle, the distortion caused by the first output transistor Mp0 can be reduced.
一方、第2の出力トランジスタMn0が入力電圧Vin+により駆動されると、第2の出力トランジスタMn0に負荷RLから、入力電圧Vin+に応じた電流が引き込まれる。このとき、第2の出力トランジスタMn0には、動作停止時に比べて十分に大きな電流が流れる。 On the other hand, when the second output transistor Mn0 is driven by the input voltage Vin +, a current corresponding to the input voltage Vin + is drawn from the load RL to the second output transistor Mn0. At this time, a sufficiently large current flows through the second output transistor Mn0 compared to when the operation is stopped.
第2の出力トランジスタMn0に入力電圧Vin+に応じた電流が流れると、第2の出力トランジスタMn0は発熱し、その周囲の温度が上昇する。抵抗R12は、第2の出力トランジスタMn0の近傍に配置されており、正の温度特性を有するため、第2の出力トランジスタMn0の温度が上昇すると、その抵抗値が増加する。 When a current corresponding to the input voltage Vin + flows through the second output transistor Mn0, the second output transistor Mn0 generates heat and the ambient temperature rises. The resistor R12 is disposed in the vicinity of the second output transistor Mn0 and has a positive temperature characteristic. Therefore, when the temperature of the second output transistor Mn0 rises, its resistance value increases.
抵抗R12の抵抗値が増加すると、トランジスタMn11のソース及びゲート電位が低下する。トランジスタMn11とトランジスタMp12とはカレントミラー回路を構成しているため、トランジスタMn11のゲート電位が低下すると、トランジスタMn12のゲート電位も低下することになる。 As the resistance value of the resistor R12 increases, the source and gate potential of the transistor Mn11 decreases. Since the transistor Mn11 and the transistor Mp12 form a current mirror circuit, when the gate potential of the transistor Mn11 decreases, the gate potential of the transistor Mn12 also decreases.
トランジスタMn12は、第2の出力トランジスタMn0のゲート電位を制御しているので、トランジスタMn11のゲート電位が低下することでトランジスタMn12のゲート電位が低下し、第2の出力トランジスタMn0のゲート・ソース間電位が上昇する。 Since the transistor Mn12 controls the gate potential of the second output transistor Mn0, when the gate potential of the transistor Mn11 decreases, the gate potential of the transistor Mn12 decreases and the second output transistor Mn0 is connected between the gate and the source. The potential increases.
第2の出力トランジスタMn0のゲート・ソース間電位が上昇することにより、第2の出力トランジスタMn0に流れるアイドリング電流Iidleが増加する。アイドリング電流Iidleが増加することによって、第2の出力トランジスタMn0による歪みを低減できる。 As the gate-source potential of the second output transistor Mn0 increases, the idling current Iidle flowing through the second output transistor Mn0 increases. By increasing the idling current Iidle, distortion due to the second output transistor Mn0 can be reduced.
図2は本発明の第1実施例の温度に対するアイドル電流の特性を示す図である。 FIG. 2 is a graph showing the characteristics of the idle current with respect to temperature in the first embodiment of the present invention.
抵抗R11、R12に正の温度特性を持たせることにより、図2に示すように第1、第2の出力トランジスタMp0、Mn0の温度上昇、すなわち、駆動状態となったときにアイドル電流Iidleを増加させることができる。第1、第2の出力トランジスタMp0、Mn0が駆動状態にあるとき、アイドル電流Iidleが増加することによって、第1、第2の出力トランジスタMp0、Mn0の歪率の劣化を防止することができる。 By giving the resistors R11 and R12 positive temperature characteristics, as shown in FIG. 2, the temperature of the first and second output transistors Mp0 and Mn0 rises, that is, the idle current Iidle increases when the driving state occurs. Can be made. When the first and second output transistors Mp0 and Mn0 are in the drive state, the distortion of the first and second output transistors Mp0 and Mn0 can be prevented from being deteriorated by increasing the idle current Iidle.
〔変形例〕
なお、抵抗R11、R12は正の温度特性を有する抵抗素子であれば、拡散抵抗に限定されるものではない。
[Modification]
The resistors R11 and R12 are not limited to diffused resistors as long as they are resistance elements having positive temperature characteristics.
〔第2実施例〕
〔構成〕
図3は本発明の第2実施例の回路構成図を示す。同図中、図1と同一構成部分には同一符号を付し、その説明は省略する。
[Second Embodiment]
〔Constitution〕
FIG. 3 shows a circuit configuration diagram of the second embodiment of the present invention. In the figure, the same components as in FIG.
本実施例の出力回路200は、第1のアイドリング電流制御回路210及び第2のアイドリング電流制御回路220の構成が第1実施例と相違する。
The
本実施例の第1のアイドリング電流制御回路210は、端子Tin-とトランジスタMp12のドレインとの間に抵抗R21を接続した構成とされている。また、第2のアイドリング電流制御回路220は、端子Tin+とトランジスタMp12のドレインとの間に抵抗R22を接続した構成とされている。
The first idling
抵抗R21、R22は、抵抗R11、R12と同様に、拡散抵抗から構成されており、負の温度特性を有する構成とされている。 The resistors R21 and R22 are composed of diffused resistors like the resistors R11 and R12, and have a negative temperature characteristic.
抵抗R11は、半導体基板上で第1の出力トランジスタMp0の近傍に配置されており、第1の出力トランジスタMp0の温度に影響され易い位置に配置されている。また、抵抗R12は、半導体基板上で第2の出力トランジスタMn0の近傍に配置されており、第2の出力トランジスタMn0の温度に影響され易い位置に配置されている。 The resistor R11 is disposed in the vicinity of the first output transistor Mp0 on the semiconductor substrate, and is disposed at a position susceptible to the temperature of the first output transistor Mp0. The resistor R12 is disposed in the vicinity of the second output transistor Mn0 on the semiconductor substrate, and is disposed at a position that is easily influenced by the temperature of the second output transistor Mn0.
〔動作〕
〔無信号時〕
無信号時には、電流源11、21により設定されるアイドル電流Iidle0が第1及び第2の出力トランジスタMp0、Mn0に流れることになる。このとき、アイドル電流Iidle0を十分に小さい値に設定しておくことにより、不要な電力消費を抑制できる。
[Operation]
[No signal]
When there is no signal, the idle current Iidle0 set by the
〔駆動時〕
次に、駆動時の動作について説明する。
[During driving]
Next, the operation during driving will be described.
第1の出力トランジスタMp0が入力電圧Vin-により駆動されると、第1の出力トランジスタMp0から負荷RLに、入力電圧Vin-に応じた電流が供給される。このとき、第1の出力トランジスタMp0には、動作停止時に比べて十分に大きな電流が流れる。 When the first output transistor Mp0 is driven by the input voltage Vin−, a current corresponding to the input voltage Vin− is supplied from the first output transistor Mp0 to the load RL. At this time, a sufficiently large current flows through the first output transistor Mp0 compared to when the operation is stopped.
第1の出力トランジスタMp0に入力電圧Vin-に応じた電流が流れると、第1の出力トランジスタMp0は発熱し、その周囲の温度が上昇する。抵抗R21は、第1の出力トランジスタMp0の近傍に配置されており、負の温度特性を有するため、第1の出力トランジスタMp0の温度が上昇すると、その抵抗値が低下する。 When a current corresponding to the input voltage Vin− flows through the first output transistor Mp0, the first output transistor Mp0 generates heat and the ambient temperature rises. The resistor R21 is disposed in the vicinity of the first output transistor Mp0 and has a negative temperature characteristic. Therefore, when the temperature of the first output transistor Mp0 rises, its resistance value decreases.
抵抗R21の抵抗値が低下すると、トランジスタMp12のゲートと第1の出力トランジスタMp0のゲート間電位が減少することにより、第1の出力トランジスタMp0のゲート・ソース間電位が上昇する。 When the resistance value of the resistor R21 decreases, the potential between the gate of the transistor Mp12 and the gate of the first output transistor Mp0 decreases, thereby increasing the gate-source potential of the first output transistor Mp0.
第1の出力トランジスタMp0のゲート・ソース間電位が上昇することにより、第1の出力トランジスタMp0に供給されるアイドリング電流Iidleが増加する。アイドリング電流Iidleが増加することによって、第1の出力トランジスタMp0による歪みを低減できる。 As the gate-source potential of the first output transistor Mp0 increases, the idling current Iidle supplied to the first output transistor Mp0 increases. By increasing the idling current Iidle, the distortion caused by the first output transistor Mp0 can be reduced.
一方、第2の出力トランジスタMn0が入力電圧Vin+により駆動されると、第2の出力トランジスタMn0に負荷RLから、入力電圧Vin+に応じた電流が引き込まれる。このとき、第2の出力トランジスタMn0には、動作停止時に比べて十分に大きな電流が流れる。 On the other hand, when the second output transistor Mn0 is driven by the input voltage Vin +, a current corresponding to the input voltage Vin + is drawn from the load RL to the second output transistor Mn0. At this time, a sufficiently large current flows through the second output transistor Mn0 compared to when the operation is stopped.
第2の出力トランジスタMn0に入力電圧Vin+に応じた電流が流れると、第2の出力トランジスタMn0は発熱し、その周囲の温度が上昇する。抵抗R22は、第2の出力トランジスタMn0の近傍に配置されており、負の温度特性を有するため、第2の出力トランジスタMn0の温度が上昇すると、その抵抗値が低下する。 When a current corresponding to the input voltage Vin + flows through the second output transistor Mn0, the second output transistor Mn0 generates heat and the ambient temperature rises. The resistor R22 is disposed in the vicinity of the second output transistor Mn0 and has a negative temperature characteristic. Therefore, when the temperature of the second output transistor Mn0 rises, its resistance value decreases.
抵抗R22の抵抗値が低下すると、トランジスタMn12のゲートと第2の出力トランジスタMn0のゲート間電位が減少することにより、第2の出力トランジスタMn0のゲート・ソース間電位が上昇する。 When the resistance value of the resistor R22 decreases, the potential between the gate of the transistor Mn12 and the gate of the second output transistor Mn0 decreases, and the potential between the gate and source of the second output transistor Mn0 increases.
第2の出力トランジスタMn0のゲート・ソース間電位が上昇することにより、第2の出力トランジスタMn0に流れるアイドリング電流Iidleが増加する。アイドリング電流Iidleが増加することによって、第2の出力トランジスタMn0による歪みを低減できる。 As the gate-source potential of the second output transistor Mn0 increases, the idling current Iidle flowing through the second output transistor Mn0 increases. By increasing the idling current Iidle, distortion due to the second output transistor Mn0 can be reduced.
抵抗R21、R22に負の温度特性を持たせることにより、図2に示すように第1、第2の出力トランジスタMp0、Mn0の温度上昇、すなわち、駆動状態となったときにアイドル電流Iidleを増加させることができる。第1、第2の出力トランジスタMp0、Mn0が駆動状態にあるとき、アイドル電流Iidleが増加することによって、第1、第2の出力トランジスタMp0、Mn0の歪率の劣化を防止することができる。 By giving the resistors R21 and R22 negative temperature characteristics, as shown in FIG. 2, the temperature of the first and second output transistors Mp0 and Mn0 rises, that is, the idle current Iidle increases when the driving state occurs. Can be made. When the first and second output transistors Mp0 and Mn0 are in the drive state, the distortion of the first and second output transistors Mp0 and Mn0 can be prevented from being deteriorated by increasing the idle current Iidle.
〔変形例〕
なお、抵抗R11、R12は負の温度特性を有する抵抗素子であれば、拡散抵抗に限定されるものではない。
[Modification]
The resistors R11 and R12 are not limited to diffused resistors as long as they are resistance elements having negative temperature characteristics.
100 出力回路
110、210 第1のアイドリング電流制御回路
120、220 第2のアイドリング電流生成回路
11、12、21、22 電流源
Mp0、Mp11、Mp12、Mp13 pチャネルMOS電界効果トランジスタ
Mn0、Mn11、Mn12、Mn13 nチャネルMOS電界効果トランジスタ
R11、R12、R21、R22 抵抗
100
Claims (11)
前記出力トランジスタにアイドリング電流が流れるように制御するアイドリング電流制御手段を有し、
前記アイドリング電流制御手段は、周囲の温度に応じて前記アイドリング電流を制御することを特徴とする出力回路。 In an output circuit having an output transistor that outputs an output current according to an input signal,
An idling current control means for controlling the idling current to flow through the output transistor;
The output circuit according to claim 1, wherein the idling current control means controls the idling current according to an ambient temperature.
定電流源と、
前記定電圧源と前記定電流源との間に流れる電流に応じた電流により前記出力トランジスタのゲート電位を制御するカレントミラー回路と、
前記定電圧源と前記カレントミラー回路との間に接続されており、温度上昇時に前記アイドリング電流を増加させるように抵抗値が変化する抵抗とを有することを特徴とする請求項1又は2記載の出力回路。 The idling current control means includes a constant voltage source,
A constant current source;
A current mirror circuit that controls a gate potential of the output transistor by a current corresponding to a current flowing between the constant voltage source and the constant current source;
3. The device according to claim 1, further comprising: a resistor connected between the constant voltage source and the current mirror circuit and having a resistance value that changes the idling current when the temperature rises. 4. Output circuit.
定電流源と、
前記定電圧源と前記定電流源との間に流れる電流に応じた電流により前記出力トランジスタのゲート電位を制御するカレントミラー回路と、
前記出力トランジスタのゲートと前記カレントミラー回路との間に接続されており、温度上昇時に前記アイドリング電流を増加させるように抵抗値が変化する抵抗とを有することを特徴とする請求項1又は2記載の出力回路。 The idling current control means includes a constant voltage source,
A constant current source;
A current mirror circuit that controls a gate potential of the output transistor by a current corresponding to a current flowing between the constant voltage source and the constant current source;
3. A resistor connected between the gate of the output transistor and the current mirror circuit, and having a resistance that changes so as to increase the idling current when the temperature rises. Output circuit.
前記出力トランジスタにアイドリング電流が流れるように制御するアイドリング電流制御手段を有し、
前記アイドリング電流制御手段は、周囲の温度に応じて前記アイドリング電流を制御することを特徴とする半導体装置。 In a semiconductor device having an output transistor that outputs an output current according to an input signal on a semiconductor substrate,
An idling current control means for controlling the idling current to flow through the output transistor;
The idling current control means controls the idling current according to an ambient temperature.
定電流源と、
前記定電圧源と前記定電流源との間に流れる電流に応じた電流により前記出力トランジスタのゲート電位を制御するカレントミラー回路と、
前記定電圧源と前記カレントミラー回路との間に接続されており、温度上昇時に前記アイドリング電流を増加させるように抵抗値が変化する抵抗とを有することを特徴とする請求項6又は7記載の半導体装置。 The idling current control means includes a constant voltage source,
A constant current source;
A current mirror circuit that controls a gate potential of the output transistor by a current corresponding to a current flowing between the constant voltage source and the constant current source;
8. The device according to claim 6, further comprising: a resistor connected between the constant voltage source and the current mirror circuit, the resistance value of which changes so as to increase the idling current when the temperature rises. 9. Semiconductor device.
定電流源と、
前記定電圧源と前記定電流源との間に流れる電流に応じた電流により前記出力トランジスタのゲート電位を制御するカレントミラー回路と、
前記出力トランジスタのゲートと前記カレントミラー回路との間に接続されており、温度上昇時に前記アイドリング電流を増加させるように抵抗値が変化する抵抗とを有することを特徴とする請求項6又は7記載の半導体装置。 The idling current control means includes a constant voltage source,
A constant current source;
A current mirror circuit that controls a gate potential of the output transistor by a current corresponding to a current flowing between the constant voltage source and the constant current source;
8. A resistor connected between the gate of the output transistor and the current mirror circuit and having a resistance value that changes so as to increase the idling current when the temperature rises. Semiconductor device.
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JP2004243993A JP2006066984A (en) | 2004-08-24 | 2004-08-24 | Output circuit and semiconductor device |
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JP2009033537A (en) * | 2007-07-27 | 2009-02-12 | New Japan Radio Co Ltd | Output circuit |
JP2009545915A (en) * | 2006-08-04 | 2009-12-24 | アナログ・デバイシズ・インコーポレーテッド | Stacked buffer |
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- 2004-08-24 JP JP2004243993A patent/JP2006066984A/en active Pending
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