JP2006032379A - 積層半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 製品開発日程の短縮及び製品原価を低減による製品開発費用の低減を図る。
【解決手段】 ロジックを構成する第１の半導体装置の上面に各種メモリを構成する複数の第２の半導体装置を順次積層する積層半導体装置の製造において、前記第２の半導体装置の下面の外部電極端子及び上面の被接続電極それぞれは第１の半導体装置の上面の被接続電極の電極配列である基準電極配列と一致する電極配列となる。そして、上段側に位置する第２の半導体装置の下面の各外部電極端子はその下段に位置する半導体装置の上面の被接続電極に導電性の接合材を介して接続されている。製品開発においては、最初に搭載可能とするメモリ半導体装置の種類を想定して、基準電極配列（ピン配列）やパッケージサイズを決める。
【選択図】 図１

Description

本発明は半導体装置、例えば、複数の半導体装置を積層した積層半導体装置の製造技術に適用して有効な技術に関する。

携帯電子装置、例えば、デジタル・カメラ及び携帯電話機等はその携帯性からより小型・軽量化が図られている。このため、これら電子装置（電子機器）に組み込む半導体装置を始めとする電子部品はさらなる小型・軽量化が図られている。電子部品の小型・軽量化は、携帯用電子装置に組み込むものばかりではなく、他の一般の電子装置においても同様である。

アプリケーションの高機能化に伴いメモリ容量も増大の傾向にある。このようなことから、複数の半導体装置を積み重ねて容量増大を図った積層型半導体装置が提案されている（例えば、特許文献１）。

特開２００３−１３３５２１号公報

メモリ製品はＳＤＲ−ＳＤＲＡＭ，ＤＤＲ−ＳＤＲＡＭ，ＳＲＡＭ，ＮＯＲ−ＦＬＡＳＨ，ＮＡＮＤ−ＦＬＡＳＨ，ＰＳＲＡＭなどがある。これらの製品は単品ではピン配置（配列）は各々標準化されて異種間では互換性がない。

近年、デジタル機器等においては実装面積を小さくするため複数のチップを同一のパッケージに封止した製品を採用している。メモリの組合せは多様化され、パッケージのピン配置も搭載チップの種類によって異なっている。また、搭載チップの数量によってはＫＧＤ（Know Good Die）品と呼称される良品評価の半導体チップの使用は必須となりコスト高となる。

その対策として半導体装置（半導体パッケージ）を複数積層する積層型半導体装置（積層型パッケージ品）の開発が各社進められているが、搭載品の組み合わせでパッケージサイズ及び外部電極端子（ピン）配置が制約され、製品単位でのコスト低減が難しい。また、積層半導体装置の新製品開発においては、製品開発ごとに充分なる検討が必要となることと、新製品の特性検査及び選別に新たな治工具及び選別プログラムが必要となり、開発日程の短縮が難しくなる。
本発明の目的は、製品開発日程を短縮できる積層半導体装置の製造方法を提供することにある。
本発明の他の目的は、製品開発費用を低減することができる積層半導体装置の製造方法を提供することにある。
本発明の他の目的は、製品コストを低減することができる積層半導体装置の製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続されるロジック半導体チップとからなる第１の半導体装置と、
前記第１の半導体装置上に順次重ねて搭載される複数の第２の半導体装置とを有し、
前記第２の半導体装置は、所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続されるメモリ半導体チップとからなり、
前記第２の半導体装置の下面の前記外部電極端子及び上面の前記被接続電極それぞれは前記第１の半導体装置の上面の前記被接続電極の電極配列である基準電極配列と一致する電極配列になり、
上段側に位置する前記半導体装置の下面の各前記外部電極端子は前記上段側に位置する前記半導体装置の下段に位置する前記半導体装置の上面の前記被接続電極に導電性の接合材を介して接続されていることを特徴とする積層半導体装置の製造方法であり、
最初に搭載可能とする前記メモリ半導体装置の種類を想定して、前記基準電極配列（ピン配列）やパッケージサイズを決めることを特徴とする。

前記第１の半導体装置はＡＳＩＣであり、前記第２の半導体装置はＳＤＲ−ＳＤＲＡＭ，ＤＤＲ−ＳＤＲＡＭ，ＳＲＡＭ，ＮＯＲ−ＦＬＡＳＨ，ＮＡＮＤ−ＦＬＡＳＨ，ＰＳＲＡＭのいずれかまたはそれらの組み合わせ品である。前記基準電極配列は前記電極を複数有する複数の領域に区画され、前記各区画は前記複数の第２の半導体装置（メモリ）の各品種別に使用される。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
前記（１）の手段によれば、（ａ）最初の開発で採用できるメモリ半導体チップの組合せを考慮してピン配列やパッケージサイズを決定するので、考慮外のメモリ半導体チップの組合せにならない限り、最初に投資した組立治工具、選別治工具及び選別プログラムが流用できる。この結果、短日日に製品開発が可能になり、製造コストの低減が達成できる。

（ｂ）製品開発において、治工具が流用できることから、新規治工具の開発が不要になり、開発日程が短縮できる。

（ｃ）積層半導体装置において、第１の半導体装置の上面の被接続電極配列（基準電極配列）と重なるように一致して第２の半導体装置の下面の外部電極端子配列及び上面の被接続電極配列が決定されていることから、複数の第２の半導体装置の品種の組み合わせを変えても簡単に所定の積層半導体装置を製造することができる。

（ｄ）２回目以降の製品開発は、配線基板と、配線基板に半導体チップを接着する接着構造の設計等だけで関発が可能になり、短期間に安価に製品開発が行える。

（ｅ）一度開発に使用した第２半導体装置（単品）は再利用できる。このため、第２の半導体装置（メモリ）の品種の変更が容易になり、新規開発依頼に対しても迅速な開発が可能になる。

以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

図１乃至図１６は本発明の実施例１である積層半導体装置及びその製造方法に係わる図である。本実施例１では、デジタル・スチル・カメラ（ＤＳＣ：digital still camera）に使用する４層構造の積層半導体装置に本発明を適用した例について説明する。

本実施例１の積層半導体装置１は、図１及び図３に示すように、第１の半導体装置２の上面に３個の第２の半導体装置３，４，５ｂを順次積層した構造になっている。最も下段の第１の半導体装置２は、ＡＳＩＣ（application specific integrated circuit：特定用途向けＩＣ）を構成する半導体装置である。この第１の半導体装置２の上面に積層搭載される第２の半導体装置３は、ＳＤＲＡＭ（Ｓynchronous ＤＲＡＭ）を構成する半導体装置である。ＳＤＲＡＭの上面に積層搭載される第２の半導体装置４は、ＮＯＲフラッシュ（ＮＯＲ−Ｆｌａｓｈ）を構成する半導体装置である。また、ＮＯＲ−Ｆｌａｓｈの上面に積層搭載される第２の半導体装置５ｂは、ＮＡＮＤフラッシュ（ＮＡＮＤ−Ｆｌａｓｈ）を構成する半導体装置である。半導体装置５ａは、半導体装置４と同一用途で使用されるが、現状どちらかが使用されるので本説明では代表して半導体装置４のみで説明する。

図２は積層半導体装置１を組み込んだデジタル・スチル・カメラ（以下単にデジタル・カメラとも呼称）の機能構成を示すブロック図である。このブロック図において、カード６を除く点線枠で示す部分が本実施例１の積層半導体装置１である。

ここで、デジタル・カメラについて、図２を参照しながら簡単に説明する。カメラレンズ１０で捕らえた映像はＣＣＤ（charge coupled device：電荷結合素子）１１で検知される。また、タイミング発生回路（ＴＧ：Ｔiming Ｇenerator）１２は、ＤＳＣ−ＡＳＩＣ２を構成する第１の半導体装置２と、ＣＣＤ１１を制御する垂直電圧駆動回路（Ｖ．Ｄriver）１３にタイミング信号を送る。ＤＳＣ−ＡＳＩＣ２はＤＳＰ（digital signal processor）とＣＰＵ（中央制御回路）からなる。

ＣＣＤ１１で捕らえた画像は、ＡＥ（Ａuto Ｅxposure ：自動アイリス（露出）制御）、ＡＷＢ（Auto White Balance：自動白バランス制御）、ＡＦ（auto focus：自動焦点）の画像補正部１４、及びＣＣＤ１１の黒レベルと他レベルの信号差を電圧差として取り出すＣＤＳ（Ｃorrelated Ｄouble Ｓampling）、ＡＧＣ（auto gain control：自動利得制御）、アナログ信号をデジタル信号に変換するＡＤＣ（Ａnalog Ｄigital Ｃonverter）等を有する制御部１５でデジタルデータへの変換まで処理される。カメラレンズ１０，ＣＣＤ１１，画像補正部１４，制御部１５はＤＳＣ−ＡＳＩＣ２で制御される。また、画像補正部１４，制御部１５で得られた情報はＤＳＣ−ＡＳＩＣ２に送られる。

また、ＴＧ１２から出力されるタイミング信号によって、ＣＣＤ１１、制御部１５のＣＤＳ、ＡＧＣ、ＡＤＣで信号処理が行われる。この処理情報はＡＳＩＣ２にデジタル信号で入力される。またこの信号処理時、画像補正部１４のＡＥ、ＡＷＢ、ＡＦで各処理が行われる。

一方、ＡＳＩＣ２もＴＧ１２から出力されるタイミングでＣＰＵ（中央制御回路）制御によりＤＳＰ（digital signal processor）でデータ拡張、圧縮等の処理を実施する。圧縮（ＪＰＥＧ）されたデータはデータ保存、拡張されたデータはモニタ出力等で使用される。

ＡＳＩＣ２に接続されているＮＯＲフラッシュ4／ＮＡＮＤフラッシュ５ａはプログラム、ＳＤＲＡＭ３はワーク及び一時データ保存、ＮＡＮＤフラッシュ５ｂ(オンボード用)／カード６はデータ保存に使用される。それぞれのメモリはメインバスと各メモリコントローラで接続されていて直接のつながりはない。また、ＣＰＵで音声入出力（Ａudio Ｃodec）１６の制御を行い、マイク１７から音声を入力したり、あるいはスピーカ１８に音声を出力する。

また、ＤＳＣ−ＡＳＩＣ２に対して、液晶表示装置（ＬＣＤ：liquid crystal display）１９はＬＣＤインターフェイス（関係）２０を介して接続され、テレビ（ＴＶ）２１はＴＶインターフェイス（関係）２２を介して接続され、パーソナルコンピュータ（ＰＣ）２３はＰＣインターフェイス（関係）２４を介して接続されている。また、ＤＳＣ−ＡＳＩＣ２には着脱自在のカード６が接続される。このカード６には前述のように主にＮＡＮＤフラッシュ５ｂが形成されている。

図１及び図３には本実施例１の積層半導体装置１の断面を示す。積層半導体装置１は図１及び図３に示すように、最下段に位置する第１の半導体装置２と、この第１の半導体装置２の上面に順次重ねて積層される３個の第２の半導体装置３，４，５ｂとからなっている。第１の半導体装置２及び第２の半導体装置３，４，５ｂの外形寸法は同じとなり、一致して重なる構造になっている。

最下段の第１の半導体装置２は、ロジック半導体チップを組み込んだ半導体装置であり、本実施例１の場合はデジタル・カメラ用のＩＣ、即ち、ＤＳＣ−ＡＳＩＣ２である。このＤＳＣ−ＡＳＩＣ２の上面に順次重ねて固定される３個の第２の半導体装置３，４，５ｂは各種のメモリ半導体チップを搭載したメモリ半導体装置となっている。本実施例１では、ＤＳＣ−ＡＳＩＣ２の上面には第２の半導体装置３としてＳＤＲＡＭ半導体チップを組み込んだ半導体装置（ＳＤＲＡＭ）３が固定されている。また、このＳＤＲＡＭ３の上面には第２の半導体装置４としてＮＯＲフラッシュ半導体チップを組み込んだ半導体装置（ＮＯＲフラッシュ（Ｆｌａｓｈ））４が固定されている。また、このＮＯＲフラッシュ４の上面には第２の半導体装置５ｂとしてＮＡＮＤフラッシュ半導体チップを組み込んだ半導体装置（ＮＡＮＤフラッシュ（Ｆｌａｓｈ））５ｂが固定されている。積層の順番に関しては消費電流が大きいメモリほど下位に配置する方が放熱面で望ましい。

最下段のＤＳＣ−ＡＳＩＣ２の上面には被接続電極が設けられ、ＳＤＲＡＭ３の外部電極端子が固定できるようになっている。ＤＳＣ−ＡＳＩＣ２の被接続電極の配列（配置）は、予め搭載可能とするメモリ半導体装置の種類を想定して決められている。この想定した電極配列を説明の便宜上基準電極配列と呼称する。従って、ＤＳＣ−ＡＳＩＣ２上にＮＯＲフラッシュ４を搭載したり、あるいはＮＡＮＤフラッシュ５ｂを搭載することも可能である。この基準電極配列（パターン）については、後に詳述する。

メモリ用の第２の半導体装置３，４，５ｂは、いずれもその下面に外部電極端子を上面に被接続電極を有するが、これら外部電極端子配列（配置）及び被接続電極配列（配置）は前記基準電極配列と一致したものとなっている。

ここで第１の半導体装置（ＤＳＣ−ＡＳＩＣ）２と第２の半導体装置３，４，５ｂの構造について、図４を参照しながら説明する。図４は積層前の分離状態にあるＤＳＣ−ＡＳＩＣ（第１の半導体装置）２，ＳＤＲＡＭ（第２の半導体装置）３，ＮＯＲフラッシュ（第２の半導体装置）４，ＮＡＮＤフラッシュ（第２の半導体装置）５ｂを分解図の状態で示す。図４の太い矢印で示すように、上段側の半導体装置はその下の半導体装置に積層されて図１及び図３に示す積層半導体装置１とされる。

ＤＳＣ−ＡＳＩＣ２は、下面に複数の外部電極端子３１を整列配置した配線基板３０の上面中央にフリップチップ搭載した半導体チップ３２を有する構造になっている。半導体チップ３２にはＤＳＣ−ＡＳＩＣが形成されている。外部電極端子３１は、例えば、直径が３５０μｍの半田ボールによって形成されている。配線基板３０は、例えば、厚さ２５０μｍの正方形のガラスエポキシ樹脂基板からなっている。配線基板３０の上面及び下面にはそれぞれ所定パターンに配線３３，３４が設けられている。また、所定部のこれら配線３３，３４は導体３５によって接続されている。配線基板３０の上面の所定の各配線３３に半導体チップ３２の下面の電極３６が電気的に接続されている。また、半導体チップ３２の下面にはアンダーフィル層３７が設けられ、半導体チップ３２の下面と配線基板３０の上面の隙間を塞いでいる。アンダーフィル層３７は、例えば、絶縁性のエポキシ樹脂で形成されている。

配線基板３０の上面の半導体チップ３２の固定領域から外れた四角形枠の領域には、メモリ用の第２の半導体装置３，４，５ｂの外部電極端子を固定するための被接続電極３９が配列（配置）されている。この被接続電極３９は所定箇所の配線３３で形成されている。そして、この被接続電極３９の配列が基準電極配列となる。被接続電極３９の表面には半田ボール等との接続を良好とするためのメッキ膜（図示せず）が形成されている。

また、ＤＳＣ−ＡＳＩＣ２は、配線基板３０の下面にＤＳＣ−ＡＳＩＣ用の外部電極端子を有するとともに、ＤＳＣ−ＡＳＩＣ２の上面側に順次搭載される第２の半導体装置３，４，５ｂのための外部電極端子も配置されている。

ＤＳＣ−ＡＳＩＣ２は、その製造においては、ＤＳＣ−ＡＳＩＣ２を形成するための製品形成部を縦横に整列配置する配線母基板を準備する。製品形成部は前述の配線基板３０の構造になっている。つぎに、配線母基板の上面の各製品形成部に半導体チップ３２をフリップチップ接続するとともに、配線母基板と半導体チップ３２との間の隙間にディスペンサによって絶縁性樹脂（例えば、エポキシ樹脂）を充填してアンダーフィル層３７を形成する。つぎに、配線母基板の下面の各製品形成部の配線３４に半田ボールを取り付けて外部電極端子３１を形成する。その後、配線母基板を縦横に切断して各製品形成部毎に個片化してＤＳＣ−ＡＳＩＣ２を製造する。

第２の半導体装置３，４，５ｂは、半導体チップの電極が四角形の半導体チップの中央に沿って配列されるセンターパッド構造か、あるいは半導体チップの周縁に沿って配列される周辺パッド構造の違いによって半導体チップの固定構造が変わる以外は同じ構成になっている。

ＳＤＲＡＭ３，ＮＯＲフラッシュ４，ＮＡＮＤフラッシュ５ｂはいずれも常用のテープＢＧＡ（Ｂall Ｇrid Ａrray）技術によって製造したものである。また、いずれも図４に示すように半導体チップの外側に外部電極端子を配置するいわゆるファンアウト型の半導体装置になっている。

ＳＤＲＡＭ３は、下面に複数の外部電極端子４１を有する正方形のテープ配線基板４０の上面中央に接着剤４２を介して半導体チップ４３が固定されている。接着剤４２は、例えば、厚さ５０μｍの熱圧着接着剤であり、テープ配線基板４０のテープ４４に熱圧着接着剤を貼り付けるとともに半導体チップ４３を熱圧着接着剤に貼り付け、その後所定の温度に加熱することによって半導体チップ４３をテープ４４に固定したものである。

テープ配線基板４０は、絶縁性のテープ４４と、このテープ４４の１面に所定パターンに形成されたリード４５と、リード４５を選択的に覆うようにテープ４４に設けられた絶縁膜からなっている。絶縁膜には符号を付けず、また絶縁膜は簡略的に示してある。テープ４４にはデバイスホール４６が設けられ、リード４５の一端はデバイスホール４６内に片持梁状に突出している。半導体チップ４３は四角形の中央に沿って電極（図示せず）を配列するセンターパッド構造であることから、デバイスホール４６は半導体チップ４３の電極列に対応している。半導体チップ４３がセンターパッド構造であることから、前記接着剤４２はデバイスホール４６の両側のテープ４４部分にそれぞれ設けられて半導体チップ４３をテープ４４に固定している。デバイスホール４６内に突出するリード４５の先端はインナーリードボンディングによって半導体チップ４３の図示しない電極に接続されている。デバイスホール４６は絶縁性樹脂による封止体４７によって塞がれ、リード４５及び半導体チップ４３の電極を保護するようになっている。

半導体チップ４３にはＳＤＲＡＭが形成されている。ＳＤＲＡＭは、例えば、ＳＤＲ（Ｓingle Ｄata Ｒate）−ＳＤＲＡＭ、またはＤＤＲ（Ｄouble Ｄata Ｒate）−ＳＤＲＡＭが形成されている。本実施例１では、半導体チップ４３にはＤＤＲ−ＳＤＲＡＭが形成されている。

半導体チップ４３の固定領域から外れた周辺のテープ４４には孔（ホール）４８が複数設けられている。このホール４８内にはリード４５が延在している。ホール４８内のリード４５の上下面は露出している。ホール４８は前記基準電極配列に一致して設けられている。そして、ホール４８のリード４５の下面に外部電極端子４１が形成されている。外部電極端子４１は、例えば、直径が３５０μｍの半田ボールで形成されている。ホール４８のリード４５の上下面は、半田ボールとの接続性を良好とするためのメッキ膜（図示せず）が形成されている。

ホール４８内のリード４５の上面が被接続電極４９を形成する。ホール４８が基準電極配列となることから、このホール４８部分に形成される外部電極端子４１及び被接続電極４９の配列も基準電極配列となる。

ＳＤＲＡＭ３の製造はテープＢＧＡ技術によって製造される。ＳＤＲＡＭ３の製造においては、両側に所定間隔にスプロケットホールが設けられたキャリアテープが準備される。このキャリアテープは、その長手方向に沿ってＳＤＲＡＭ３を製造する製品形成部が所定ピッチに配置されている。製品形成部はテープ配線基板４０の構造となっている。キャリアテープは製造ラインをスプロケットホールを利用してピッチ送りされ、その各作業ステーションで順次組立が行われる。
即ち、最初の作業ステーションでキャリアテープの製品形成部に熱圧着接着剤４２を貼り付ける。

つぎに、次の作業ステーションで半導体チップ４３を熱圧着接着剤４２に重ね、かつ所定の温度と加圧のもとに半導体チップ４３をキャリアテープに固定する。この結果、キャリアテープのデバイスホール４６の略中央に沿って半導体チップ４３の電極が位置するようになる。

つぎに、次の作業ステーションでインナーリードボンディング装置によってデバイスホール４６内に突出するリード４５の先端を半導体チップ４３の各電極に接続する。

つぎに、次の作業ステーションでデバイスホール４６内に絶縁性の樹脂（例えば、エポキシ樹脂）を充填しかつ硬化させて封止体４７を形成する。デバイスホール４６内のリード４５及び半導体チップ４３の電極は封止体４７によって覆われて保護される。

つぎに、次の作業ステーションでキャリアテープのホール４８内に延在するリード４５に半田ボールを接続して外部電極端子４１を形成する。

つぎに、次の作業ステーションでキャリアテープから製品形成部部分を切り取り、ＳＤＲＡＭ３を製造する。

ＮＯＲフラッシュ４は半導体チップ５３にＮＯＲフラッシュが形成される点がＳＤＲＡＭ３と異なり、半導体チップ５３の主面に設けられる図示しない電極が周辺パッド構造である点がＳＤＲＡＭ３と異なるが、他の構造は同じである。

即ち、ＮＯＲフラッシュ４は、正方形のテープ配線基板５０の上面中央に熱圧着接着剤５２を介して半導体チップ５３が固定され、下面に複数の外部電極端子５１を有する構造になっている。テープ配線基板５０は、絶縁性のテープ５４と、このテープ５４の１面に所定パターンに形成されたリード５５と、リード５５を選択的に覆うようにテープ５４に設けられた絶縁膜からなっている。また、テープ５４にはデバイスホール５６が設けられている。半導体チップ５３の電極配列は、四角形の半導体チップ５３の対向する一対の辺に沿って電極を配列する周辺パッド構造である。このため、テープ５４に設けるデバイスホール５６は、前記一対の辺に沿って延在するスリット状のデバイスホール５６となる。そして、各スリット状のデバイスホール５６の中央に沿って電極が配列される構造になる。デバイスホール５６内に突出するリード５５の先端がインナーリードボンディングによって半導体チップ５３の図示しない電極に接続されている。各デバイスホール５６は絶縁性樹脂による封止体５７によって塞がれ、リード５５及び半導体チップ５３の電極を保護するようになっている。

半導体チップ５３の固定領域から外れた周辺のテープ５４には孔（ホール）５８が複数設けられている。このホール５８内にはリード５５が延在し、上面は被接続電極５９を形成し、下面には半田ボールからなる外部電極端子５１が設けられている。ホール５８は基準電極配列となるため、このホール５８部分に形成される外部電極端子５１及び被接続電極５９の配列も基準電極配列となる。

ＮＯＲフラッシュ４もＳＤＲＡＭ３と同様にテープＢＧＡ技術によって製造される。この場合、ＮＯＲフラッシュ４の製造においては、半導体チップ５３の電極は周辺パッド配列となることから、デバイスホール５６が２箇所となり、ＳＤＲＡＭ３の製造と異なる。デバイスホール５６が２箇所となることから、インナーリードボンディングも２箇所で行われる。また、デバイスホール５６を塞ぐように形成する封止体５７の形成箇所も２箇所となる。これ以外はＳＤＲＡＭ３の製造方法と同様になる。

ＮＡＮＤフラッシュ５ａ、５ｂは半導体チップ６３にＮＡＮＤフラッシュが形成される点がＮＯＲフラッシュ４と異なる以外はＮＯＲフラッシュ４と構造が同じである。ＮＡＮＤフラッシュ５ａ、５ｂの半導体チップ６３の電極配列も周辺パッド構造である。

即ち、ＮＡＮＤフラッシュ５ａ、５ｂは、正方形のテープ配線基板６０の上面中央に熱圧着接着剤６２を介して半導体チップ６３が固定され、下面に複数の外部電極端子６１を有する構造になっている。テープ配線基板６０は、絶縁性のテープ６４と、このテープ６４の１面に所定パターンに形成されたリード６５と、リード６５を選択的に覆うようにテープ６４に設けられた絶縁膜からなっている。また、テープ６４にはデバイスホール６６が設けられている。半導体チップ６３の電極配列は周辺パッド構造であることから、テープ６４に設けるスリット状のデバイスホール６６も対向して２列設けられる。そして、各スリット状のデバイスホール６６の中央に沿って電極が配列される構造になる。デバイスホール６６内に突出するリード６５の先端がインナーリードボンディングによって半導体チップ６３の図示しない電極に接続されている。各デバイスホール６６は絶縁性樹脂による封止体６７によって塞がれ、リード６５及び半導体チップ６３の電極を保護するようになっている。

半導体チップ６３の固定領域から外れた周辺のテープ６４には孔（ホール）６８が複数設けられている。このホール６８内にはリード６５が延在し、上面は被接続電極６９を形成し、下面には半田ボールからなる外部電極端子６１が設けられている。ホール６８は基準電極配列となるため、このホール６８部分に形成される外部電極端子６１及び被接続電極６９の配列も基準電極配列となる。

積層半導体装置１の製造においては、積層半導体装置１の製造事前に搭載可能とする前記メモリ半導体装置の種類を想定して、基準電極配列を決め、その後、図４に示す第１の半導体装置２及び第２の半導体装置３，４，５ｂを製造する。その後、第１の半導体装置２上に第２の半導体装置３を位置決め載置し、第２の半導体装置３上に第２の半導体装置４を載置し、第２の半導体装置４上に第２の半導体装置５ｂを載置する。位置決め載置とは、下段の半導体装置の上面の被接続電極上に、上段の半導体装置の下面の外部電極端子が重なるように位置合わせすることである。位置決め後、一時加熱して第２の半導体装置３，４，５ｂの外部電極端子を形成する半田ボールを一時的に溶かし、半田ボールを被接続電極に接続して図１及び図３に示す積層半導体装置１を製造する。

この製造における一時加熱時、最下段の第１の半導体装置２の外部電極端子を下向きにすると外部電極端子が溶けてリフロー装置等に接触する可能性があるので、外部電極端子は上向きにして実施することが望ましい。

ＮＡＮＤフラッシュ５ｂもＳＤＲＡＭ３及びＮＯＲフラッシュ４と同様にテープＢＧＡ技術によって製造される。本実施例１では、ＮＡＮＤフラッシュ５ｂを構成する半導体チップ６３の電極はＮＯＲフラッシュ４の場合と同様に周辺パッド構造となっている。従って、デバイスホール６６も対向する２箇所となっている。デバイスホール６６の位置がＮＯＲフラッシュ４の場合と異なるだけである。従って、製造作業としてはＮＯＲフラッシュ４の場合と同様な方法で製造できる。

つぎに、基準電極配列について、図５乃至図９を参照して説明する。図５は基準電極配列を示す図であり、積層半導体装置１を構成する各半導体装置における上面の被接続電極の配置状態を示す平面図にも相当するものである。積層半導体装置１のパッケージ寸法、即ち、配線基板３０，テープ配線基板４０，５０，６０の外形に相当する寸法であるが、図５では積層半導体装置１のパッケージ７０として示す。正方形のパッケージ７０の上面には被接続電極７１が整列配置されている。例えば、パッケージ７０は１辺が１４ｍｍとなる正方形であり、０．５ｍｍピッチで正方形の各辺に沿って二重に電極（被接続電極）を配列した例である。１辺に沿う外周の被接続電極７１は２７個であり、合計で２００個（２００ピン）になっている。図５の各被接続電極７１にピンの機能を示す記号を記してあるが、微細であることから、図６乃至図９に部分的に拡大した図を示す。図６は図５の上辺側及び下辺側の被接続電極の配置を示す拡大平面図であり、図７は図６の各被接続電極の機能を示す説明図である。また、図８は図５の右辺側及び左辺側の被接続電極の配置を示す拡大平面図であり、図９は図８の各被接続電極の機能を示す説明図である。ピン機能を示す記号についての説明は省略する。

図７において、下辺側では内側のピン機能を示す記号は１列表示となっているが、外周側では２種類のピン機能を選択できることを示す表示形態となっている。従って、外周側の表示は２列となる。また２列目に表記できない記号は３列目にまで及んで表記してある。例えば、外周側の表示において、下辺外周の左から９番目の被接続電極７１は、８Ｉ／Ｏ０ピンとして、または１６Ｉ／Ｏ９ピンとして使用できることを示す。

基準電極配列における各ピン機能は、図７及び図９に示す配列になっている。即ち、図５に示す基準電極配列では、積層半導体装置１の製造前に搭載可能とするメモリ半導体装置の種類としては、表１に示すように、ＳＲＡＭ，ＰＳＲＡＭ（疑似ＳＲＡＭ），ＮＯＲ−ＦＬＡＳＨ，ＮＡＮＤ−ＦＬＡＳＨ，ＳＤＲ−ＳＤＲＡＭ，ＤＤＲ−ＳＤＲＡＭを想定して、基準電極配列を決めてある。

表１は、デジタル・カメラ（ＤＳＣ）、ＰＤＡ（personal digital assistants：個人向け携帯型情報通信機器）及び携帯電話における幾つかのシステムを各メモリ半導体装置でそれぞれプログラム，ワーク，データ，バックアップの各作業を行わせるべく積層半導体装置を形成する例を示すものである。例えば、ＤＳＣのシステム２では、ＮＯＲ−ＦＬＡＳＨ，ＮＡＮＤ−ＦＬＡＳＨ及びＳＤＲ−ＳＤＲＡＭをＡＳＩＣに組み込めば、ＮＯＲ−ＦＬＡＳＨをプログラムに使用し、ＮＡＮＤ−ＦＬＡＳＨをデータ保持に使用し、ＳＤＲ−ＳＤＲＡＭをワークとして使用する積層半導体装置を製造することができる。

また、携帯電話のシステム５では、ＳＲＡＭ，ＮＯＲ−ＦＬＡＳＨ，ＮＡＮＤ−ＦＬＡＳＨ及びＳＤＲ−ＳＤＲＡＭをＡＳＩＣに組み込めば、ＳＲＡＭをワークとバックアップに使用し、ＮＯＲ−ＦＬＡＳＨをプログラムに使用し、ＮＡＮＤ−ＦＬＡＳＨをデータ保持に使用し、ＳＤＲ−ＳＤＲＡＭをワークとして使用する積層半導体装置を製造することができる。

また、表２には、メモリコントローラで使用するメモリ半導体装置の例を示してある。メモリコントローラ１ではＳＲＡＭ，ＰＳＲＡＭ，ＮＯＲ−ＦＬＡＳＨを使用し、メモリコントローラ２ではＳＤＲ−ＳＤＲＡＭまたはＳＤＲ／ＤＤＲ−ＳＤＲＡＭを使用し、メモリコントローラ３ではＮＡＮＤ−ＦＬＡＳＨを使用する例を示してある。

また、表３には、図５の基準電極配列に搭載可能なメモリと、その搭載可能メモリ仕様を示す。ＳＤＲ−ＳＤＲＡＭ及びＤＤＲ−ＳＤＲＡＭの場合、〜５１２Ｍｂｉｔ（〜１２８Ｍ×４／〜６４Ｍ×８／〜３２Ｍ×１６）のメモリの搭載が可能である。ＳＲＡＭの場合、〜６４Ｍｂｉｔ（〜８Ｍ×８／〜４Ｍ×１６）のメモリの搭載が可能である。ＮＯＲ−ＦＬＡＳＨの場合、〜６４Ｍｂｉｔ（〜８Ｍ×８／〜４Ｍ×１６）のメモリの搭載が可能である。ＮＡＮＤ−ＦＬＡＳＨの場合、容量は不問であり、（×８／×１６）のメモリの搭載が可能である。

図５に示す基準電極配列は、電極（被接続電極７１）を複数有する複数の領域に区画され、各区画は複数のメモリ用の第２の半導体装置の各品種別に使用される。本実施例１の基準電極配列では、ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ、ＮＯＲ−ＦＬＡＳＨ、ＳＲＡＭ、ＮＡＮＤ−ＦＬＡＳＨの搭載を想定している。図５に示す基準電極配列は１例である。

図１０はＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭの搭載に使用する区画の被接続電極７１をピックアップして示す図である。図１０に示す被接続電極７１は、ＳＤＲＡＭ／ＤＤＲ×４／×８／１６で９６ピン（４８＋４８）の搭載に使用する電極である。パッケージ７０の左辺の被接続電極７１の４８個は、コントロール３個、アドレス（Ａ）８個、ＤＭ（Ｂyte input mask）１個、ＤＱＳ（input and output data strobe）１個、ＤＱ（Ｄata input/output）８個、ＶＤＤ（Ｐower for internal circuit）３個、ＶＳＳ（Ｇround for internal circuit）３個、ＶＤＤＱ（Ｐower for ＤＱ circuit）４個、予備１３個となっている。また、パッケージ７０の右辺の被接続電極７１の４８個は、コントロール３個、アドレス２個、ＤＭ１個、ＤＱＳ１個、ＤＱ８個、ＶＤＤ３個、ＶＳＳ３個、ＶＤＤＱ４個、予備１３個となっている。図１０の上辺の点々を付して示す７個の被接続電極７１ａは本区画とは別の全体における予備ピンである。また、四隅の被接続電極７１ｂはＮＣまたはＶＳＳとなる電極である。

図１１はＮＯＲ−ＦＬＡＳＨの搭載に使用する区画の被接続電極７１をピックアップして示す図である。図１１に示す被接続電極７１は、ＮＯＲ−ＦＬＡＳＨ×８／×１６で４８ピン（２４＋２４）の搭載に使用する電極である。パッケージ７０の上辺の被接続電極７１の２４個は、コントロール４，アドレス２０であり、下辺の２４個はコントロール２個、アドレス２個、ＤＱ１６個、ＶＣＣ１個、ＶＣＣＱ１個、ＶＳＳ２個である。図１１の上辺の点々を付して示す７個の被接続電極７１ａは本区画とは別の全体における予備ピンであり、四隅の被接続電極７１ｂはＮＣまたはＶＳＳとなる電極である。

図１２はＮＯＲ−ＦＬＡＳＨまたはＳＲＡＭの搭載に使用する区画の被接続電極７１をピックアップして示す図である。図１２に示す被接続電極７１は、ＮＯＲ−ＦＬＡＳＨ／ＳＲＡＭ×８／×１６で６０ピン（３０＋３０）の搭載に使用する電極である。パッケージ７０の上辺の被接続電極７１の３０個は、コントロール８，アドレス２１、予備１個であり、下辺の３０個はコントロール４個、アドレス２個、ＤＱ１６個、ＶＣＣ２個、ＶＣＣＱ１個、ＶＳＳ４個、予備１個である。図１２の上辺の点々を付して示す７個の被接続電極７１ａは本区画とは別の全体における予備ピンであり、四隅の被接続電極７１ｂはＮＣまたはＶＳＳとなる電極である。

図１３はＮＡＮＤ−ＦＬＡＳＨの搭載に使用する区画の被接続電極７１をピックアップして示す図である。図１３に示す被接続電極７１は、ＮＡＮＤ−ＦＬＡＳＨ×８／×１６で３２ピン（１１＋２１）１個搭載に使用する電極である。また、２個搭載の２バンク（ｂａｎｋ）仕様を考慮し、必要な電極２ピンも配置している。パッケージ７０の上辺の被接続電極７１の１１＋２個は、コントロール９＋２個、ＶＣＣ１個、ＶＳＳ１個であり、パッケージ７０の下辺の被接続電極７１の２１個は、コントロール１個、Ｉ／Ｏ１６個、ＶＣＣ１個、ＶＳＳ３個である。図１３の上辺の点々を付して示す７個の被接続電極７１ａは本区画とは別の全体における予備ピンであり、四隅の被接続電極７１ｂはＮＣまたはＶＳＳとなる電極である。

以上のように、図５に示す基準電極配列においては、ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ、ＮＯＲ−ＦＬＡＳＨ、ＳＲＡＭ、ＮＡＮＤ−ＦＬＡＳＨの搭載が可能になる。

図１４はＳＤＲＡＭ３の模式的平面図であり、１２８ＭのＳＤＲＡＭを形成した半導体チップ４３をテープ配線基板４０に搭載した状態を示す模式的平面図である。半導体チップ４３の所定の電極と正方形のテープ配線基板４０の周縁に配置された所定の被接続電極４９はリード４５によって接続されてＳＤＲＡＭ３が構成されている。

図１５はＮＯＲフラッシュ４の模式的平面図であり、３２ＭのＮＯＲ−ＦＬＡＳＨを形成した半導体チップ５３をテープ配線基板５０に搭載した状態を示す模式的平面図である。半導体チップ５３の所定の電極と正方形のテープ配線基板５０の周縁に配置された所定の被接続電極５９はリード５５によって接続されてＮＯＲフラッシュ４が構成されている。

図１６はＮＡＮＤフラッシュ５ａ、５ｂの模式的平面図であり、１２８ＭのＮＡＮＤ−ＦＬＡＳＨを形成した半導体チップ６３をテープ配線基板６０に搭載した状態を示す模式的平面図である。半導体チップ６３の所定の電極と正方形のテープ配線基板６０の周縁に配置された所定の被接続電極６９はリード６５によって接続されてＮＡＮＤフラッシュ５ａ、５ｂが構成されている。

本実施例１によれば、以下の効果を有する
（１）積層半導体装置の開発（製品開発）に先立って、採用できるメモリ半導体チップの組合せを考慮してピン配列やパッケージサイズを決定するので、考慮外のメモリ半導体チップの組合せにならない限り、最初に投資した組立治工具、選別治工具及び選別プログラムが流用できる。この結果、短日日に製品開発が可能になり、製造コストの低減が達成できる。

（２）製品開発において、治工具が流用できることから、新規治工具の開発が不要になり、開発日程が短縮できる。

（３）積層半導体装置１において、第１の半導体装置２の上面の被接続電極配列（基準電極配列）と重なるように一致して第２の半導体装置３，４，５ｂの下面の外部電極端子配列及び上面の被接続電極配列が決定されていることから、複数の第２の半導体装置３，４，５ｂの品種の組み合わせを変えても簡単に所定の積層半導体装置１を製造することができる。

（４）２回目以降の製品開発は、配線基板（テープ配線基板）と、配線基板に半導体チップを接着する接着構造の設計等だけで関発が可能になり、短期間に安価に製品開発が行える。

（５）一度開発に使用したメモリ用の第２半導体装置（単品）は再利用できる。このため、第２の半導体装置の品種（メモリ品種）の変更が容易になり、新規開発依頼に対しても迅速な開発が可能になる。

（６）上記（１）〜（５）により、短期間に安価に積層半導体装置１を開発することができる。

図１７及び図１８は本発明の実施例２の積層半導体装置に係わる図である。図１７は積層半導体装置の模式的正面図、図１８は積層半導体装置のデジタル・カメラでの役割を示すブロック図である。

本実施例２の積層半導体装置１は、ＤＳＣ−ＡＳＩＣ２の上面にＳＤＲＡＭ３を積層した構成になっている。ＤＳＣ−ＡＳＩＣ２及びＳＤＲＡＭ３の構造は実施例１で説明したとおりの構造である。ＳＤＲＡＭ３の下面の外部電極端子４１がＤＳＣ−ＡＳＩＣ２の上面の被接続電極（図示せず）に接続されている。この実施例２の積層半導体装置１は、図１８のデジタル・カメラの機能ブロックにおいて、点線枠で示す機能を一体化した構造になっている。本実施例２によれば、本実施例１と同等なる効果を有する。

図１９及び図２０は本発明の実施例３の積層半導体装置に係わる図である。図１９は積層半導体装置の模式的正面図、図２０は積層半導体装置のデジタル・カメラでの役割を示すブロック図である。

本実施例３の積層半導体装置１は、ＤＳＣ−ＡＳＩＣ２の上面にＳＤＲＡＭ３を積層し、ＳＤＲＡＭ３の上面にＮＯＲフラッシュ４を積層した構成になっている。ＤＳＣ−ＡＳＩＣ２、ＳＤＲＡＭ３及びＮＯＲフラッシュ４の構造は実施例１で説明したとおりの構造である。ＳＤＲＡＭ３の下面の外部電極端子４１がＤＳＣ−ＡＳＩＣ２の上面の被接続電極（図示せず）に接続され、ＮＯＲフラッシュ４の下面の外部電極端子５１がＳＤＲＡＭ３の上面の被接続電極（図示せず）に接続されている。この実施例３の積層半導体装置１は、図２０のデジタル・カメラの機能ブロックにおいて、点線枠で示す機能を一体化した構造になっている。本実施例３によれば、本実施例１と同等なる効果を有する。

図２１及び図２２は本発明の実施例４の積層半導体装置に係わる図である。図２１は積層半導体装置の模式的正面図、図２２は積層半導体装置のデジタル・カメラでの役割を示すブロック図である。

本実施例４の積層半導体装置１は、ＳＤＲＡＭ３の上面にＮＯＲフラッシュ４を積層し、ＮＯＲフラッシュ４の上面にＮＡＮＤフラッシュ５を積層した構成になっている。即ち、メモリ半導体装置同士を積層した構成である。

ＳＤＲＡＭ３、ＮＯＲフラッシュ４及びＮＡＮＤフラッシュ５ｂの構造は実施例１で説明したとおりの構造である。ＮＯＲフラッシュ４の下面の外部電極端子５１がＳＤＲＡＭ３の上面の被接続電極（図示せず）に接続され、ＮＡＮＤフラッシュ５ｂの下面の外部電極端子６１がＮＯＲフラッシュ４の上面の被接続電極（図示せず）に接続されている。この実施例４の積層半導体装置１は、図２２のデジタル・カメラの機能ブロックにおいて、点線枠で示す機能を一体化した構造になっている。本実施例４によれば、本実施例１と同等なる効果を有する。

図２３は本発明の実施例５である積層半導体装置の模式的正面図である。本実施例５の積層半導体装置１は、ＳＤＲＡＭ３の上面にＮＯＲフラッシュ４を積層し、ＮＯＲフラッシュ４の上面にＮＡＮＤフラッシュ５ｂを積層した構成になっている。即ち、メモリ半導体装置同士を積層した構成である。

本実施例５のＳＤＲＡＭ３、ＮＯＲフラッシュ４及びＮＡＮＤフラッシュ５ｂの外部電極端子は、実施例１の積層半導体装置１とは反対位置になっている。即ち、実施例１の積層半導体装置１を構成するＳＤＲＡＭ３，ＮＯＲフラッシュ４及びＮＡＮＤフラッシュ５ｂは外部電極端子を半導体チップが固定されるテープ配線基板の反対面に設けているが、本実施例５の積層半導体装置１を構成するＳＤＲＡＭ３，ＮＯＲフラッシュ４及びＮＡＮＤフラッシュ５は外部電極端子を半導体チップが固定される面側のテープ配線基板側に設けている。これらＳＤＲＡＭ３，ＮＯＲフラッシュ４及びＮＡＮＤフラッシュ５ｂは、実施例１で説明した製造の段階において、ホール内に延在するリードに半田ボールを取り付ける際、実施例１の場合の反対のリード面に半田ボールを接続することによって形成できる。このように、リードの反対面に半田ボールを接続することは、作業に特に支障は起こさない。本実施例５によれば、本実施例１と同等なる効果を有する。

以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるカメラモジュールに組み込む積層半導体装置及びその製造技術に適用した場合について説明したが、それに限定されるものではない。
本発明は少なくとも、小型で高集積度の積層半導体装置の製造に適用できる。

本発明の実施例１である積層半導体装置の模式的正面図である。 本実施例１の積層半導体装置を組み込んだデジタル・カメラの機能構成を示すブロック図である。 本実施例１の積層半導体装置の模式的断面図である。 本実施例１の積層半導体装置を構成する各半導体装置の一体化前の状態を示す模式的断面図である。 本実施例１の積層半導体装置を構成する各半導体装置における上面の被接続電極の配置状態を示す平面図である。 図５の上辺側及び下辺側の被接続電極の配置を示す拡大平面図である。 図６の各被接続電極の機能を示す説明図である。 図５の右辺側及び左辺側の被接続電極の配置を示す拡大平面図である。 図８の各被接続電極の機能を示す説明図である。 前記被接続電極において、ＳＤＲＡＭを形成した半導体装置を搭載するための被接続電極を主として示す説明図である。 前記被接続電極において、ＮＯＲフラッシュを形成した半導体装置を搭載するための被接続電極を主として示す説明図である。 前記被接続電極において、ＮＯＲフラッシュ及びＳＲＡＭを形成した半導体装置を搭載するための被接続電極を主として示す説明図である。 前記被接続電極において、ＮＡＮＤフラッシュを形成した半導体装置を搭載するための被接続電極を主として示す説明図である。 前記ＳＤＲＡＭを形成した半導体装置の半導体チップから被接続電極に至る配線構造を示す説明図である。 前記ＮＯＲフラッシュを形成した半導体装置の半導体チップから被接続電極に至る配線構造を示す説明図である。 前記ＮＡＮＤフラッシュを形成した半導体装置の半導体チップから被接続電極に至る配線構造を示す説明図である。 本発明の実施例２である積層半導体装置の模式的正面図である。 本実施例２の積層半導体装置のデジタル・カメラでの役割を示すブロック図である。 本発明の実施例３である積層半導体装置の模式的正面図である。 本実施例３の積層半導体装置のデジタル・カメラでの役割を示すブロック図である。 本発明の実施例４である積層半導体装置の模式的正面図である。 本実施例４の積層半導体装置のデジタル・カメラでの役割を示すブロック図である。 本発明の実施例５である積層半導体装置の模式的正面図である。

符号の説明

１…積層半導体装置、２…第１の半導体装置（ＤＳＣ−ＡＳＩＣ）、３…第２の半導体装置（ＳＤＲＡＭ）、４…第２の半導体装置（ＮＯＲフラッシュ）、５ａ、５ｂ…第２の半導体装置（ＮＡＮＤフラッシュ）、６…カード、１０…カメラレンズ、１１…ＣＣＤ、１２…ＴＧ、１３…垂直電圧駆動回路、１４…画像補正部、１５…制御部、１６…音声入出力、１７…マイク、１８…スピーカ、１９…液晶表示装置、２０…ＬＣＤインターフェイス、２１…ＴＶ、２２…ＴＶインターフェイス、２３…ＰＣ、２４…ＰＣインターフェイス、３０…配線基板、３１…外部電極端子、３２…半導体チップ、３３，３４…配線、３５…導体、３６…電極、３７…アンダーフィル層、３９…被接続電極、４０…テープ配線基板、４１…外部電極端子、４２…接着剤、４３…半導体チップ、４４…テープ、４５…リード、４６…デバイスホール、４７…封止体、４８…孔（ホール）、４９…被接続電極、５０…テープ配線基板、５１…外部電極端子、５２…接着剤、５３…半導体チップ、５４…テープ、５５…リード、５６…デバイスホール、５７…封止体、５８…孔（ホール）、５９…被接続電極、６０…テープ配線基板、６１…外部電極端子、６２…接着剤、６３…半導体チップ、６４…テープ、６５…リード、６６…デバイスホール、６７…封止体、６８…孔（ホール）、６９…被接続電極、７０…パッケージ、７１…被接続電極

Claims (5)

1. 所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続される半導体チップとからなる第１の半導体装置と、
   前記第１の半導体装置上に順次重ねて搭載される複数の第２の半導体装置とを有し、
   前記第２の半導体装置は、所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続される半導体チップとからなり、
   前記第２の半導体装置の下面の前記外部電極端子及び上面の前記被接続電極それぞれは前記第１の半導体装置の上面の前記被接続電極の電極配列である基準電極配列と一致する電極配列になり、
   上段側に位置する前記半導体装置の下面の各前記外部電極端子は前記上段側に位置する前記半導体装置の下段に位置する前記半導体装置の上面の前記被接続電極に導電性の接合材を介して接続されていることを特徴とする積層半導体装置。
2. 前記基準電極配列は前記電極を複数有する複数の領域に区画され、前記各区画は前記複数の第２の半導体装置の各品種別に使用されることを特徴とする請求項１に記載の積層半導体装置。
3. 前記第１の半導体装置はロジック回路を構成し、前記複数の第２の半導体装置はメモリ回路を構成することを特徴とする請求項１に記載の積層半導体装置。
4. 前記第１の半導体装置はＡＳＩＣであり、前記第２の半導体装置はＳＤＲ−ＳＤＲＡＭ，ＤＤＲ−ＳＤＲＡＭ，ＳＲＡＭ，ＮＯＲ−ＦＬＡＳＨ，ＮＡＮＤ−ＦＬＡＳＨ，ＰＳＲＡＭのいずれかまたはそれらの組み合わせ品であることを特徴とする請求項１に記載の積層半導体装置。
5. 所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続されるロジック半導体チップとからなる第１の半導体装置と、
   前記第１の半導体装置上に順次重ねて搭載される複数の第２の半導体装置とを有し、
   前記第２の半導体装置は、所定パターンの配線と、前記配線の所定箇所に接続されかつ下面に露出する複数の外部電極端子と、前記配線の所定箇所に接続されかつ上面に露出する複数の被接続電極とを有する配線基板、及び前記配線基板に固定されかつ電極が前記配線の所定箇所に接続されるメモリ半導体チップとからなり、
   前記第２の半導体装置の下面の前記外部電極端子及び上面の前記被接続電極それぞれは前記第１の半導体装置の上面の前記被接続電極の電極配列である基準電極配列と一致する電極配列になり、
   上段側に位置する前記半導体装置の下面の各前記外部電極端子は前記上段側に位置する前記半導体装置の下段に位置する前記半導体装置の上面の前記被接続電極に導電性の接合材を介して接続されていることを特徴とする積層半導体装置の製造方法であり、
   事前に搭載可能とする前記メモリ半導体装置の種類を想定して、前記基準電極配列を決めることを特徴とする積層半導体装置の製造方法。

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