JP2005354617A - Ａ／ｄ変換器試験装置及びａ／ｄ変換器の生産方法 - Google Patents

Abstract

【課題】高精度な非直線性誤差の測定を行い、且つデータ処理時間を大幅に削減するＡ／Ｄ変換器試験装置を提供する。
【解決手段】本発明のＡ／Ｄ変換器試験装置は、被試験Ａ／Ｄ変換器に測定信号を供給する信号発生手段と、前記測定信号を入力した被試験Ａ／Ｄ変換器が第１のクロック信号に同期して出力するディジタルコードを前記第１のクロック信号に同期して演算処理し、各ディジタルコードの発生に係る統計値を計数する統計処理手段と、前記統計値を前記第１のクロックに同期して記録するメモリと、前記メモリに記録された各ディジタルコードの統計値と、前記統計値の累計値と、を用いて、所定の演算処理を行い非直線性誤差を出力する演算手段と、を備える。
【選択図】図１

Description

本発明は、Ａ／Ｄ変換器試験装置及びＡ／Ｄ変換器の生産方法に関する。

Ａ／Ｄ変換器の精度を表す重要な仕様の一つに、積分非直線性誤差、及び、微分非直線性誤差がある。積分非直線性誤差とは、理想変換直線と測定値との偏差を表し、微分非直線性誤差とは出力ディジタルコードを１ＬＳＢ変化させる電圧幅の理想値と測定値との偏差を表す。非直線性誤差特性は、高分解能画像処理アプリケーション用途に用いるＡ／Ｄ変換器おいては特に重要な仕様であり、製造工程において各々のＡ／Ｄ変換器に対してそれぞれ正確に試験する必要がある。

積分非直線性誤差と微分非直線性誤差を試験する一般的な方法の一つとして、高い分解能を有するＤ／Ａ変換器を用いて被試験Ａ／Ｄ変換器の入力電圧を順次変化していき、被試験Ａ／Ｄ変換器の出力コードが遷移する点における、被試験Ａ／Ｄ変換器の入力電圧と出力コードの関係から計算により非直線誤差を求める方法がある。

しかしながら、原理的な問題として、被試験であるＡ／Ｄ変換器は、入力アナログ電圧と出力ディジタルコードとの間の遷移点は単純には確定せず、Ａ／Ｄ変換器を構成するＩＣ内部におけるショットキー雑音、ホワイト雑音、熱雑音、１／ｆ雑音、クロストーク雑音等が原因し、遷移点は通常変動してしまう。この遷移点のランダム性の影響で、特に高分解能Ａ／Ｄ変換器の高精度な測定は難しいとされている。

そこで、統計的な処理を用いることにより、各ディジタルコードの遷移点を正確に算出することで、非直線性誤差を高精度に測定できる測定装置が提案されている。例えば、特許文献１に示されているＡ／Ｄ変換器試験装置（以下、第１の従来例）は、図６に示すように、所定の測定信号を発生し、被試験Ａ／Ｄ変換器に供給する信号発生回路２１と、測定信号に応じて被試験Ａ／Ｄ変換器２２により出力されたディジタルコードを記録するメモリ２３と、メモリ２３に記録されたディジタルコードを用いて、所定の演算処理を行う演算回路２４と、ディジタルコードを記録するメモリ２３のアドレスを発生するカウンタ２５と、を有する構成である。

この第１の従来例の動作、及び、処理手順を図６、及び、図７に従い説明する。信号発生回路２１が発生する所定の傾きを有するランプ信号Ｓ_C を被試験Ａ／Ｄ変換器２２に入力する（ステップＳ１）。被試験Ａ／Ｄ変換器２２は入力した測定信号Ｓ_C のレベルに応じたディジタルコードＤ_i （ｉ＝１，２，…，Ｍ、Ｍはサンプル数）を出力する（ステップＳ２）。メモリ２３は、Ａ／Ｄ変換器２２からのＭ個のディジタルコードＤ_iを、クロック信号ＣＬＫを計数するカウンタ２５により発生されたアドレスＣ_iに対応した番地に順次記録する（ステップＳ１１）。

演算回路２４は、メモリ２３に記録されたＭ個のディジタルコードに基づき、被試験Ａ／Ｄ変換器２２の非直線性誤差特性を求める。まず、演算回路２４は、メモリ２３から記録されたディジタルコードＤ_iを順次読み出し（ステップＳ１２）、各ディジタルコードの出現回数ＣＮＴ_j（ｊ＝１，２，…，２^N−１、Ｎは被試験Ａ／Ｄ変換器２２のビット数）をカウントし（ステップＳ３）、この処理をサンプル数Ｍ回繰り返すことで、Ｍ個のサンプルに対する各ディジタルコードの出現回数ＣＮＴ_jをそれぞれ算出する。各ディジタルコードにおける非直線性誤差は、上記の各ディジタルコードの実際の出現回数と出現回数の期待値（誤差のない直線性を実現する理想値）との関係から所定の演算により算出することができる（ステップＳ６）。

しかし第１の従来例においては、被試験Ａ／Ｄ変換器２２に供給される入力信号に対する出力ディジタルコードをメモリ２３に記録するという処理をサンプル数Ｍ回分繰り返した後、メモリ２３に記録されたＭ個の出力ディジタルコードに基づき、各ディジタルコードの出現回数ＣＮＴ_jを計数する統計処理演算をサンプル数Ｍ回繰り返す必要があり、メモリ２３からのディジタルコードの読み出しや統計演算処理に時間がかかり試験時間が長くなるという欠点がある。このとき、サンプル数Ｍの個数は、入力測定信号のステップ分解能や測定の平均回数にもよるが、通常Ｎビットの被試験Ａ／Ｄ変換器２２の総ディジタルコード数２^Nよりも極めて大きい値をとる。例えば、１２ビットの被試験Ａ／Ｄ変換器に対して、被試験Ａ／Ｄ変換器の１ＬＳＢ電圧幅に対して１／８ＬＳＢ精度のステップ分解能の入力測定信号を印加し、測定平均回数を８回とすると、サンプル数Ｍは２６２１４４（=２¹²×８×８）以上必要となり、総ディジタルコード数２^N＝４０９６（＝２¹²）よりも極めて大きな値をとることになる。

上述した第１の従来例の問題である統計演算にかかる処理時間を短縮するためには、ディジタルコードの出現回数を算出する統計演算を、被試験Ａ／Ｄ変換器が出力する被試験データであるディジタルコードをメモリに記録する以前に、逐次処理する方法が考えられる。これを第２の従来例とする。

この第２の従来例の統計処理の動作を図８及び図９に従い説明する。図８は、第２の従来例の統計処理動作を示すブロック図であり、図９は、被試験Ａ／Ｄ変換器より出力されたディジタルコードＤ_iがｊとｊ＋１付近におけるタイミングチャートである。第２の従来例の統計処理回路は、Ｎビットの被試験Ａ／Ｄ変換器に対しては、その被試験Ａ／Ｄ変換器から出力される総ディジタルコード２^N個分、つまり、０から２^N−１までの２^N個のディジタルコードに対応する２^N個の比較器３１と２^N個の計数カウンタ３２で構成される。

クロック信号ＣＬＫに同期して被試験Ａ／Ｄ変換器より出力されたディジタルコードＤ_iを、比較器３１は即座に０から２^N−１までのディジタルコードと比較し、カウンタ３２は一致したディジタルコードに対応するカウンタの値ＣＮＴ_jをクロック信号ＣＬＫに同期してカウントアップする。この動作を、サンプル数分繰り返すことで、各々のディジタルコードの出現回数を計数することができる。

しかし第２の従来例においては、２^N個の比較器と２^N個のカウンタが必要であり、Ｎの値が大きい高精度なＡ／Ｄ変換器の試験にこの方法を適用しようとすると回路規模が極端に大きくなるという問題がある。

特開平１１―２６１４１７号公報

上述した第１の従来例のＡ／Ｄ変換器試験装置では、被試験Ａ／Ｄ変換器に供給される入力信号に対する出力ディジタルコードをメモリ２３に記録するという処理をサンプル数Ｍ回分繰り返した後、つまり、全試験データを取得した後、メモリ２３に記録されたＭ個の出力ディジタルコードに基づき、各ディジタルコードの出現回数を計数する統計処理演算をサンプル数Ｍ回繰り返す必要があった。それ故に、メモリからのディジタルコードの読み出しや統計演算処理に時間がかかり試験時間が長くなるという欠点がある。特に、被試験Ａ／Ｄ変換器のビット分解能が高くなればなるほど、扱うべき試験サンプル数を多く必要とするため処理に時間がかかり、試験時間の増大が顕著になる欠点がある。さらには、試験時間が上記メモリや演算処理を行うＣＰＵ等の性能に強く依存してしまうという欠点もある。

また、第２の従来例のように、メモリにコードを記録する前に統計処理を逐次することで処理時間の短縮を図る方法が考えられるが、一般的には、上記逐次的な統計処理を達成するためには、Ｎビットの被試験Ａ／Ｄ変換器に対して、２^N個の比較器と２^N個のカウンタが必要であり、高精度なＡ／Ｄ変換器を試験する場合にこれを適用しようとすると回路規模が極端に大きくなり現実的でない。

本発明は、Ａ／Ｄ変換器の非直線性誤差を求めるうえでの統計処理演算を測定信号入力と略同時に行う装置及び方法を実現することで、高精度な非直線性誤差の測定を可能とし、且つデータ処理時間を大幅に短縮する安価なＡ／Ｄ変換器試験装置及びＡ／Ｄ変換器の生産方法を提供することを目的とする。
本発明は、Ａ／Ｄ変換器の量産工程における生産性の向上を図ることができ、Ａ／Ｄ変換器自体のコストダウンを実現する測定速度が速いＡ／Ｄ変換器試験装置及びＡ／Ｄ変換器の生産方法を提供することを目的とする。

上記課題を解決するために、請求項１に記載の発明は、被試験Ａ／Ｄ変換器に測定信号を供給する信号発生手段と、前記測定信号を入力した被試験Ａ／Ｄ変換器が第１のクロック信号に同期して出力するディジタルコードを前記第１のクロック信号に同期して演算処理し、各ディジタルコードの発生に係る統計値を計数する統計処理手段と、前記統計値を前記第１のクロックに同期して記録するメモリと、前記メモリに記録された各ディジタルコードの統計値と、前記統計値の累計値と、を用いて、所定の演算処理を行い、非直線性誤差を出力する演算手段と、を備えたことを特徴とするＡ／Ｄ変換器試験装置である。

請求項１０に記載の発明は、Ａ／Ｄ変換器を製造する製造ステップと、前記Ａ／Ｄ変換器を試験する試験ステップとを有し、前記試験ステップは、被試験Ａ／Ｄ変換器に測定信号を供給する信号発生ステップと、前記測定信号を入力した被試験Ａ／Ｄ変換器が第１のクロック信号に同期して出力するディジタルコードを前記第１のクロック信号に同期して演算処理し、各ディジタルコードの発生に係る統計値を計数する統計処理ステップと、前記メモリに記録された各ディジタルコードの統計値と、前記統計値の累計値と、を用いて、所定の演算処理を行い、非直線性誤差を出力する演算ステップと、前記演算結果が所定の非直線性誤差閾値を越えた場合に、被試験Ａ／Ｄ変換器を不良と判定する判定ステップと、を備えたことを特徴とするＡ／Ｄ変換器の生産方法である。

本発明においては、Ａ／Ｄ変換器の非直線性誤差を求めるうえでの統計処理演算を測定信号入力と略同時に行うＡ／Ｄ変換器試験装置及びＡ／Ｄ変換器の生産方法を実現することが可能となる。本発明においては、第１の従来例と比較して、高精度な非直線性誤差の測定、且つデータ処理時間を大幅に削減するＡ／Ｄ変換器試験装置及びＡ／Ｄ変換器の生産方法を実現できる。また、第２の従来例と比較し、計数カウンタを非常に少なくできるため、装置の小型化、低価格化を実現できる。本発明のＡ／Ｄ変換器試験装置及びＡ／Ｄ変換器の生産方法をＡ／Ｄ変換器の量産工程に用いることにより、測定時間の短縮と、生産コストの低下とを実現できる。

請求項２に記載の発明は、前記測定信号は単調に増加又は減少する信号であって、前記統計処理手段は、前記被試験Ａ／Ｄ変換器が出力するディジタルコードに基づいて単調に増加又は減少する参照コードを生成する参照コード発生手段と、前記ディジタルコードと前記参照コードとのコード差を算出する減算手段と、異なる値である複数のコード差のそれぞれの出現回数を計数し、各コード差の出現回数に基づいてそれぞれの値のディジタルコードの出現回数を計数する計数手段と、を備えたことを特徴とする請求項１に記載のＡ／Ｄ変換器試験装置である。

請求項３に記載の発明は、前記測定信号は単調に増加又は減少する信号であって、前記統計処理手段は、前記被試験Ａ／Ｄ変換器が出力するディジタルコードから前記第１のクロック信号に同期して、前記測定信号と同一の方向に単調に変化する参照コードを発生する参照コード発生手段と、前記参照コードの変化を検出して検知信号を出力する検知手段と、前記被試験Ａ／Ｄ変換器が出力するディジタルコードを前記第１のクロック信号に同期して遅延させる遅延回路と、前記遅延したディジタルコードと前記参照コードとのコード差を算出する減算手段と、前記コード差毎の出現回数を前記第1のクロック信号に同期して計数し、前記検知信号と前記コード差毎の出現回数とを用いて、それぞれの値のディジタルコードの出現回数を計数する計数手段と、各ディジタルコードの出現回数を累積加算する加算手段と、を備えたことを特徴とする請求項１に記載のＡ／Ｄ変換器試験装置である。

請求項１１に記載の発明は、前記信号発生ステップにおいて、前記測定信号は単調に増加又は減少する信号であって、前記統計処理ステップは、前記被試験Ａ／Ｄ変換器が出力するディジタルコードに基づいて単調に増加又は減少する参照コードを生成する参照コード発生ステップと、前記ディジタルコードと前記参照コードとのコード差を算出する減算ステップと、異なる値である複数のコード差のそれぞれの出現回数を計数し、各コード差の出現回数に基づいてそれぞれの値のディジタルコードの出現回数を計数する計数ステップと、を備えたことを特徴とする請求項１０に記載のＡ／Ｄ変換器の生産方法である。

第２の従来例のＡ／Ｄ変換器試験装置は、Ｎビットの被試験Ａ／Ｄ変換器に対して、２^N個の比較器と２^N個のカウンタを必要とした。本発明においては、参照コードを生成し、被試験Ａ／Ｄ変換器が出力するディジタルコードと参照コードとのコード差を算出する。各コード差の出現回数を計数し、各コード差の出現回数に基づいて、被試験Ａ／Ｄ変換器が出力する各ディジタルコードの出現回数を導出する。コード差の出現回数をそれぞれ計数するわずかな数の出現回数計数器を設けることにより、Ｎの値にかかわらず、各ディジタルコードの出現回数を導出できる。即ち、本発明においては、被試験Ａ／Ｄ変換器が出力するディジタルコードを一旦相対値であるコード差に変換し、各コード差の出現回数を計数し、それらに基づいて各ディジタルコードの出現回数を導出する。

本発明は、Ａ／Ｄ変換器の非直線性誤差を求めるうえでの統計処理演算を測定信号入力と略同時に行う装置及び方法を実現することで、高精度な非直線性誤差の測定を可能とし、且つデータ処理時間を大幅に短縮する安価なＡ／Ｄ変換器試験装置及びＡ／Ｄ変換器の生産方法を実現出来るという作用を有する。
本発明は、Ａ／Ｄ変換器の量産工程における生産性の向上を図ることができ、Ａ／Ｄ変換器自体のコストダウンを実現する測定速度が速いＡ／Ｄ変換器試験装置及びＡ／Ｄ変換器の生産方法を実現出来るという作用を有する。
参照コードの生成方法は任意である。典型的には、参照コードは、Ａ／Ｄ変換器が出力するディジタルコードから、ノイズ等の影響による変動成分を取り除いて生成する。

請求項４に記載の発明は、前記測定信号が単調増加するランプ波の場合に参照コードの値が１増加したとき、もしくは、前記測定信号が単調減少するランプ波の場合に参照コードの値が１減少したとき、前記検知手段は前記検知信号を出力することを特徴とする請求項３に記載のＡ／Ｄ変換器試験装置である。
この構成により、被試験Ａ／Ｄ変換器が出力する全ての値のディジタルコードの出現回数を正確に計数できる。

請求項５に記載の発明は、前記測定信号が単調増加するランプ波の場合に前記参照コードが減少したとき、もしくは、前記測定信号が単調減少するランプ波の場合に前記参照コードが増加したとき、被試験Ａ／Ｄ変換器が非単調増加特性を有する不良品であると判断し、試験を中止する不良検知手段を備えたことを特徴とする請求項３に記載のＡ／Ｄ変換器試験装置である。

測定信号が増加するにもかかわらず参照コードが減少する等の微分非直線性誤差は、重大な欠陥であり、そのようなＡ／Ｄ変換器は不良である。本発明により、微分非直線性誤差の不良を有するＡ／Ｄ変換器を検出することができる。更に、不良Ａ／Ｄ変換器の試験を中止して無駄な試験時間をなくすことにより、Ａ／Ｄ変換器の量産工程における生産性を更に向上できる。

請求項６に記載の発明は、前記計数手段は、前記コード差毎の出現回数を前記第1のクロック信号に同期して計数し、前記検知信号が入力されたときにそれぞれの値のディジタルコードの出現回数を出力することを特徴とする請求項３に記載のＡ／Ｄ変換器試験装置である。この構成により、各コード差の出現回数に基づいて、被試験Ａ／Ｄ変換器が出力する各ディジタルコードの出現回数を導出できる。

請求項７に記載の発明は、前記測定信号が単調に増加又は減少する信号であり、前記参照コードが前記測定信号と同一の方向に単調に変化するコードであって、前記計数手段は、前記ディジタルコードから前記参照コードを差し引いた値であるコード差が＋１の出現回数を計数する第１の出現回数計数器と、前記コード差が０の出現回数を計数する第２の出現回数計数器と、前記コード差が−１の出現回数を計数する第３の出現回数計数器と、を少なくとも有し、前記参照コードの値が（ｊ−１）である時（ｊは１以上の正整数）の前記第１の出現回数計数器の計数値と、前記参照コードの値がｊである時の前記第２の出現回数計数器の計数値と、前記参照コードの値が（ｊ＋１）である時の前記第３の出現回数計数器の計数値と、を少なくとも加算した計数値を、値がｊのディジタルコードの出現回数として出力することを特徴とする請求項２又は請求項３に記載のＡ／Ｄ変換器試験装置である。

上記の構成により、各コード差の出現回数に基づいて、元のディジタルコードの出現回数を計数できる。
コード差の出現回数計数器の数は４以上（コード差が＋２の出現回数計数器、コード差が−２の出現回数計数器等）であっても良い。

請求項８に記載の発明は、前記測定信号が単調に増加する信号であり、前記参照コードが単調に増加するコードであって、前記第１の出現回数計数器は、前記参照コードの値が（ｊ−１）である期間における前記コード差が＋１の出現回数を計数し、前記参照コードの値が（ｊ−１）からｊにインクリメントされたタイミングで、前記第１の出現回数計数器の計数値を前記第２の出現回数計数器にロードし、前記第２の出現回数計数器はロードされた値を初期値として、前記コード差が０の出現回数を計数し、前記参照コードの値がｊから（ｊ＋１）にインクリメントされたタイミングで、前記第２の出現回数計数器の計数値を前記第１の出現回数計数器にロードし、前記第３の出現回数計数器はロードされた値を初期値として、前記コード差が−１の出現回数を計数し、前記計数手段は、前記参照コードの値が（ｊ＋１）から（ｊ＋２）にインクリメントされたタイミングにおける前記第３の出現回数計数器を用いて、値がｊのディジタルコードの出現回数を導出して、出力することを特徴とする請求項７に記載のＡ／Ｄ変換器試験装置である。

請求項９に記載の発明は、前記測定信号が単調に減少する信号であり、前記参照コードが単調に減少するコードであって、前記第３の出現回数計数器は、前記参照コードの値が（ｊ＋１）である期間における前記コード差が−１の出現回数を計数し、前記参照コードの値が（ｊ＋１）からｊにデクリメントされたタイミングで、前記第３の出現回数計数器の計数値を前記第２の出現回数計数器にロードし、前記第２の出現回数計数器はロードされた値を初期値として、前記コード差が０の出現回数を計数し、前記参照コードの値がｊから（ｊ−１）にデクリメントされたタイミングで、前記第２の出現回数計数器の計数値を前記第１の出現回数計数器にロードし、前記第１の出現回数計数器はロードされた値を初期値として、前記コード差が＋１の出現回数を計数し、前記計数手段は、前記参照コードの値が（ｊ−１）から（ｊ−２）にデクリメントされたタイミングにおける前記第１の出現回数計数器を用いて、値がｊのディジタルコードの出現回数を導出して、出力することを特徴とする請求項７に記載のＡ／Ｄ変換器試験装置である。

本発明によれば、高速の加算器を設けることなく、簡単な構成で高速に動作するプリロード機能を有するカウンタを用いて、コード差の出現回数に基づいて、各ディジタルコードの出現回数を計数できる。本発明は、更に安価で高速のＡ／Ｄ変換器試験装置を実現できる。

本発明によれば、Ａ／Ｄ変換器の非直線性誤差を求めるうえでの統計処理演算を測定信号入力と略同時に行う装置及び方法を実現することで、高精度な非直線性誤差の測定を可能とし、且つデータ処理時間を大幅に短縮する安価なＡ／Ｄ変換器試験装置及びＡ／Ｄ変換器の生産方法を実現出来るという有利な効果が得られる。
本発明によれば、Ａ／Ｄ変換器の量産工程における生産性の向上を図ることができ、Ａ／Ｄ変換器自体のコストダウンを実現する測定速度が速いＡ／Ｄ変換器試験装置及びＡ／Ｄ変換器の生産方法を実現出来るという有利な効果が得られる。

以下、本発明の実施の形態について説明する。

《実施の形態》
図１、図２を用いて本発明の実施の形態のＡ／Ｄ変換器試験装置を説明する。図１は本実施の形態の構成を示す図である。図２は本実施の形態の処理手順を示すフローチャートである。図１において１は信号発生部、２は被試験Ａ／Ｄ変換器、３は統計処理部、４はメモリ、５は演算部である。上記統計処理部３の１０は遅延回路、１１は参照コード発生回路、１２は減算回路、１３は検知回路、１４は計数回路、１５は加算回路、１６は判定部である。

また、被試験Ａ／Ｄ変換器２が発生するディジタルコードはＤ_i、遅延回路１０より出力されるディジタルコードはＤ_i__d、参照コード発生回路１１が発生する信号はＤ_ref、減算回路が出力するディジタルコードはＤｉｆｆ_i、検知回路１３が出力する検知信号はＩＮＣである。

信号発生部１は、時間対コード特性が一定の勾配で変化するいわゆるランプ信号Ｓ_cを発生し、被試験Ａ／Ｄ変換器２に供給する（図２のステップＳ１）。被試験Ａ／Ｄ変換器２は、クロック信号ＣＬＫ１に同期して、入力電圧Ｓ_cのレベルに応じたディジタルコードＤ_i（ｉ＝１，２，…，Ｍ、Ｍはサンプル数）を出力する（図２のステップＳ２）。なお、ここで、被試験Ａ／Ｄ変換器２のビット数をＮ（Ｎは整数、且つＮ≧１）とすると、Ｄ_iは０から２^N−１までの２^N種類の値をとる。例えば、１２ビットＡ／Ｄ変換器の場合、その出力コードは“０”から“４０９５”までの４０９６種類である。

統計処理部３は、Ａ／Ｄ変換器２より入力されたディジタルコードＤ_iに基づき、各ディジタルコードの出現回数をクロック信号ＣＬＫ１と同期して逐次計数する。計数したディジタルコードｊ（ｊ＝０，１，２，…，２^N−１、Ｎは被試験Ａ／Ｄ変換器２のビット数）の出現回数ＣＮＴ_jをクロック信号ＣＬＫ１と同期してメモリ４に出力する（図２のステップＳ３）。同時に、ディジタルコード１から２^N−２までの出現回数ＣＮＴ_jの値の合計ＳＵＭを算出し、演算部５に出力する。アンダーフロー期間（ディジタルコード０）及びオーバーフロー期間（ディジタルコード２^N−１）の出現回数は合計ＳＵＭに含めない。

メモリ４は、統計処理部３が出力した各ディジタルコードの出現回数ＣＮＴ_jを記録する（図２のステップＳ４）。メモリ４は、ステップＳ１からステップＳ４までの処理をサンプル数Ｍ回繰り返すことにより、被試験Ａ／Ｄ変換器２のビット数に応じた２^N個の各ディジタルコードの出現回数ＣＮＴ_jを記録する。

演算部５は、統計処理回路３から合計ＳＵＭを入力し、メモリ４から各ディジタルコードの出現回数ＣＮＴ_jを読み出す。合計ＳＵＭと各ディジタルコードの出現回数ＣＮＴ_jに基づいて所定の演算を行い、非直線性誤差値を算出する。演算部５の数値計算を説明する。

まず、ディジタルコードの出現回数の合計ＳＵＭより、全ディジタルコード数に対する出現回数の平均値（＝ＳＵＭ／（２^N−２））を求める。これを出現回数の期待値ＩＰとする。メモリ４に記録された各コードの出現回数ＣＮＴ_jを順次読み出す（図２のステップＳ５）。ステップＳ５より微分非直線性誤差（ＤＮＬ_j）は、（ＤＮＬ_j＝（ＣＮＴ_j／ＩＰ）−１．０）の計算式により算出できる。積分非直線性誤差（ＩＮＬ_j）は、（ＩＮＬ_j＝ＤＮＬ₁＋ＤＮＬ₂＋…ＤＮＬ_j）の計算式により算出できる（図２のステップＳ６）。非直線性誤差算出は、被試験Ａ／Ｄ変換器２のビット数に応じて、ステップＳ５とステップＳ６を２^N回繰り返して求めることができる。

なお、クロック信号ＣＬＫ１は被試験Ａ／Ｄ変換器２、統計処理回路３、メモリ４を同期する。クロック信号ＣＬＫ２は、上記メモリ４からのデータ読み出し、及び演算回路５を同期する。クロック信号ＣＬＫ１とクロック信号ＣＬＫ２は同一のクロックでも構わないが、別にした場合は、メモリ４と演算回路５の処理を満たす最高動作周波数で駆動すればより高速な処理が可能となる。

以下、図１、３、４及び５を用いて、統計処理部３の演算処理動作を説明する。図３は、信号発生部１より発生されたアナログ入力信号Ｓ_cの波形を示している。図３のように、本発明の実施の形態におけるアナログ入力信号Ｓ_cは、最小レベルＶ_L から最大レベルＶ_H まで、時間対アナログ電圧特性が一定の勾配で変化するランプ波である。実施の形態では上昇ランプ波の場合を説明したが、下降ランプ波でも構わない。

図４（ａ）は、アナログ入力信号Ｓ_C に応じて、被試験Ａ／Ｄ変換器２から出力されたディジタルコードＤ_iを示している。被試験Ａ／Ｄ変換器２は、アナログ入力電圧Ｓ_C が図３に示すレベルＶ_L ^'以下にあるとき、ディジタルコード“０”を出力する（アンダーフロー）。アナログ入力電圧Ｓ_C がレベルＶ_H ^'以上にあるとき、ディジタルコード“２^N−１”を出力する（オーバーフロー）。アンダーフローとオーバーフロー期間分を除いては、ディジタルコードＤ_iは入力されたアナログ信号Ｓ_Cのレベル変化に応じて、階段状に変化していく。図４（ｂ）は、図４（ａ）の中の、ディジタルコードの値がｊの部分を拡大した図である。

理想的には、ディジタルコードＤ_iがｊからｊ＋１に変化する遷移点のアナログ入力電圧は一意に決まるはずである。しかし、実際にはノイズ等の影響により、図４で示すように、ディジタルコードｊとｊ＋１との間を数回振動した後、コードｊ＋１に安定するという動作を繰り返す。なお、ここでコード遷移間の変動量はノイズレベルの大小により、例えばｊ→ｊ＋２→ｊなどのように、２以上飛び越えたコードが生じることもあり得る。

統計処理部３は、この遷移点にランダム性を有するディジタルコードＤ_iに対して、遅延回路１０、参照コード発生回路１１、減算回路１２、検知回路１３、計数回路１４を用いることで、ディジタルコードＤ_iのランダム性を修正しながら逐次統計的な処理を行うことにより、各ディジタルコードの非直線性誤差を算出する。

参照コード発生回路１１は、被試験Ａ／Ｄ変換器２より出力されたコード間の遷移にランダム性を有するディジタルコードＤ_iに基づき、ディジタル信号処理によりコード遷移間の振動を除いた単調増加する参照コードＤ_refを発生する。参照コードＤ_refは、減算回路１２の被減算コード値として用いられる。例えば参照コード発生回路１１は、被試験Ａ／Ｄ変換器２の出力コードＤ_iと１クロック前の出力コードＤ_i_₁との２クロック分の移動平均をとり、これをｉ番目の参照コードＤ_refとする。移動平均をとることにより、コード間遷移点のランダム性が除去された単調増加する参照コードＤ_refが発生される。尚、本実施形態では、この参照コードを発生させる方法は２クロック分の移動平均としたが、２クロック以上の移動平均でも良い。

遅延回路１０は、被試験Ａ／Ｄ変換器２より入力されたディジタルコードＤ_iを所定のクロック数分遅延し、減算回路１２にディジタルコードＤ_i__dを出力する。遅延回路１０における遅延時間は、参照コード発生回路１１がディジタルコードＤ_iを入力して参照コードＤ_refを出力するまでの処理時間（遅延時間）に等しい。実施の形態の遅延回路１０は、被試験Ａ／Ｄ変換器２より入力されたディジタルコードＤ_iを１クロック分遅延して、ディジタルコードＤ_i__dを出力する

減算回路１２は、遅延回路１０により入力されたディジタルコードＤ_i__dと参照コード発生回路より入力された参照コードＤ_refを入力し、コード差Ｄｉｆｆ_i（＝Ｄ_i__d−Ｄ_ref）を算出する。つまり、現在被試験Ａ／Ｄ変換器２より出力されたディジタルコードＤ_iが参照コードＤ_refに対して何ＬＳＢ離れているのかを算出する。

検知回路１３は、上記参照コード発生回路１１より入力された参照コードＤ_refが１段階上昇（例えば参照コードがｊからｊ＋１に上昇）したのを検知したとき、Ｈｉｇｈレベルの検知信号ＩＮＣを出力する。

計数回路１４は、コード差Ｄｉｆｆ_i＝＋１の出現回数を計数する第１の出現回数計数器と、コード差Ｄｉｆｆ_i＝０の出現回数を計数する第２の出現回数計数器と、コード差Ｄｉｆｆ_i＝−１の出現回数を計数する第３の出現回数計数器と、を有する。

検知信号ＩＮＣがＨｉｇｈになった瞬間、即ち参照コードが上昇した瞬間に、計数回路１４内で以下のカウント値の授受が行われる。参照コードの値がｊ−１からｊに上昇した瞬間に、第１の出現回数計数器の１クロック前のカウント値Ｃ₊₁を、第２の出現回数計数器のカウンタ値Ｃ₀としてロードする。このとき同時に、第１の出現回数計数器のカウント値Ｃ₊₁を０にリセットする。即ち、第２の出現回数計数器のカウンタ値Ｃ₀としてロードされたカウント値Ｃ₊₁は、参照コードＤ_refがｊ−１の期間におけるコード差Ｄｉｆｆ_i＝＋１（ディジタルコードＤ_i__dがｊ）の出現回数である。

参照コードの値がｊからｊ＋１に上昇した瞬間に、第２の出現回数計数器の１クロック前のカウント値Ｃ₀を、第３の出現回数計数器のカウンタ値Ｃ_-1としてロードする。このとき同時に、第１の出現回数計数器の１クロック前のカウント値Ｃ₊₁を、第２の出現回数計数器のカウンタ値Ｃ₀としてロードする。即ち、第３の出現回数計数器のカウンタ値Ｃ_-1としてロードされたカウント値Ｃ₀は、参照コードＤ_refがｊ−１の期間におけるコード差Ｄｉｆｆ_i＝＋１（ディジタルコードＤ_i__dがｊ）の出現回数と、参照コードＤ_refがｊの期間におけるコード差Ｄｉｆｆ_i＝０（ディジタルコードＤ_i__dがｊ）の出現回数と、を加算した値である。

参照コードの値がｊ＋１からｊ＋２に上昇した瞬間に、計数回路１４は、第３の出現回数計数器の１クロック前のカウント値Ｃ_-1をＣＮＴ_jとして出力する。このとき同時に、第２の出現回数計数器の１クロック前のカウント値Ｃ₀を、第３の出現回数計数器のカウンタ値Ｃ_-1としてロードする。即ち、ディジタルコードｊの出現回数ＣＮＴ_jは、参照コードＤ_refがｊ−１の期間におけるコード差Ｄｉｆｆ_i＝＋１（ディジタルコードＤ_i__dがｊ）の出現回数と、参照コードＤ_refがｊの期間におけるコード差Ｄｉｆｆ_i＝０（ディジタルコードＤ_i__dがｊ）の出現回数と、参照コードＤ_refがｊ＋１の期間におけるコード差Ｄｉｆｆ_i＝−１（ディジタルコードＤ_i__dがｊ）の出現回数と、を加算した値である。図４（ｂ）は、参照コードがｊ−１、ｊ、ｊ＋１の時のディジタルコードの値を図示する。図４（ｂ）は、上記のようにして算出されたカウント値（出現回数）ＣＮＴ_jが、正しくディジタルコードの出現回数（統計値）であることを示す。
計数回路１４が出力したカウント値（出現回数）ＣＮＴ_jは、メモリ４及び加算回路１５に出力される。メモリ４は、計数値ＣＮＴ_jを記録する。

計数回路１４が出力したカウント値（出現回数）ＣＮＴ_jは、値ｊのディジタルコードの出現回数（統計値）である。

加算回路１５は、計数回路１４によって計数された２^N個のディジタルコードのそれぞれの出現回数ＣＮＴ_jを入力し、ディジタルコード１から２^N−２までを累積加算して、合計値ＳＵＭを算出し、演算部５に出力する。演算部５は、メモリ４に記録された出現回数ＣＮＴ_jと加算回路１５が算出した合計値ＳＵＭを基に、所定の演算を行って積分非直線性誤差と微分非直線性誤差とを算出する。

判定部１６は、積分非直線性誤差と微分非直線性誤差とを入力し、それぞれ所定の許容範囲内か否かを調べ、許容範囲内であれば被試験Ａ／Ｄ変換器２が積分非直線性誤差及び微分非直線性誤差に関して良品であると判断し、許容範囲外であれば被試験Ａ／Ｄ変換器２が不良品であると判断する。測定信号が単調増加するランプ波であるにもかかわらず参照コードが減少したことを検知回路１３が検知すると、検知回路１３が判定部１６にそのことを伝え、判定部１６は被試験Ａ／Ｄ変換器が非単調増加特性を有する不良品であると判断し、試験を中止する。

次に、図５を用いて統計処理回路３の動作を説明する。図５は、ディジタルコードＤ_iがコードｊからｊ＋２付近における統計処理部３のタイミングチャートを示している。図５において、統計処理部３に入力される測定信号は上昇ランプ波信号である。

ここでは、クロック信号ＣＬＫ１のフェーズＰ１〜Ｐ１０において説明する。被試験Ａ／Ｄ変換器２は、ディジタルコードｊ−１をフェーズＰ２で出力する。ディジタルコードｊをフェーズＰ１、Ｐ３〜７、Ｐ９で出力する。ディジタルコードｊ＋１をフェーズＰ８、Ｐ１０で出力する。

ディジタルコードＤ_i__dは、被試験Ａ／Ｄ変換器２より入力されたディジタルコードＤ_iを遅延回路１０により１クロック分遅延されたコードであるため、ディジタルコードｊ−１をフェーズＰ３で出力する。ディジタルコードｊをフェーズＰ２、Ｐ４〜８、Ｐ１０で出力する。ディジタルｊ＋１をフェーズＰ９で出力する。

単調増加する参照コードＤ_refは、ディジタルコードｊ−１をフェーズＰ１、２で出力する。ディジタルコードｊをフェーズＰ３〜９で出力する。ディジタルコードｊ＋１をフェーズＰ１０で出力する。

減算回路１２により出力されるディジタルコードＤｉｆｆ_iは、ディジタルコードＤ_i__dとディジタルコードＤ_refとの差であるため、フェーズＰ１、Ｐ４〜Ｐ８では０を出力する。フェーズＰ２、Ｐ９では＋１を出力する。フェーズＰ３、Ｐ１０では−１を出力する。

計数回路１４の３個のカウンタ（第１〜３の出現回数計数器）は、ディジタルコードＤｉｆｆ_iの値に応じて、カウント値Ｃ_-1、Ｃ₀、Ｃ₊₁を計数する。計数回路１４は検知信号ＩＮＣがＨｉｇｈになる立ち上がりエッジで、即ち参照コードＤ_refが一段階上昇したタイミングで、第１の出現回数計数器の１クロック前のカウント値Ｃ₊₁を第２の出現回数計数器のカウント値Ｃ₀としてロードし、第２の出現回数計数器の１クロック前のカウント値Ｃ₀を第３の出現回数計数器のカウント値Ｃ_-1としてロードし、第３の出現回数計数器のカウント値Ｃ_-1をＣＮＴ_jとして出力する。

３個のカウンタの動作を具体的に説明する。フェーズＰ１ではカウンタ値Ｃ_-1、Ｃ₀、Ｃ₊₁はそれぞれ０、５、８を示している。フェーズＰ２においては、Ｄｉｆｆ_iが＋１であるため、Ｃ₊₁をカウントアップし、カウンタ値Ｃ_-1、Ｃ₀、Ｃ₊₁はそれぞれ１、５、８となる。フェーズＰ３において、参照コードＤ_refがｊ−１からｊに一段階上昇したため、検知信号ＩＮＣがＨｉｇｈになり、フェーズＰ２のカウンタ値Ｃ_-1、Ｃ₀、Ｃ₊₁はフェーズＰ３のそれぞれＣ₀、Ｃ₊₁、ＣＮＴ_j-2に転送される。同時にフェーズ３のＣ_-1には、値０が転送される。ここで、転送されたＣＮＴ_j-2はメモリ４に記録される。

また、フェーズＰ３において、Ｄｉｆｆ_iが−１であるため、フェーズＰ３のＣ_-1はカウントアップされる。つまり、フェーズＰ３のカウンタ値Ｃ_-1、Ｃ₀、Ｃ₊₁及びＣＮＴ_jはそれぞれ０、１、６、８となる。

以降、同様にして、フェーズＰ４〜Ｐ８までは、Ｄｉｆｆ_iが０であるため、カウンタ値Ｃ₀をカウントアップする。フェーズＰ９では、Ｄｉｆｆ_iが＋１であるため、カウンタ値Ｃ₊₁をカウントアップする。フェーズＰ１０では、Ｄ_refがｊからｊ＋１に一段階上昇したため、上記と同様にカウンタ値を転送し、且つＤｉｆｆ_iが−１であるため、Ｃ_-1をカウントアップする。

本発明の実施の形態では、計数回路１４を３個のカウンタで構成したため、値ｊのディジタルコードに対する出現回数ＣＮＴ_jは、参照コードＤ_refがｊ＋２になったときにメモリ４に記録されることになる。つまり、本発明の実施の形態は、コード出現回数のカウントをクロック信号ＣＬＫ１に同期してパイプライン処理をしている。これにより、被試験Ａ／Ｄ変換器２がディジタルコードＤ_iを出力後、数クロック以内にディジタルコードＤ_iの出現回数ＣＮＴ_jを計数することを可能とした。

前述の統計処理動作をサンプル数Ｍ回繰り返すことによって、被試験Ａ／Ｄ変換器２のビット数Ｎに応じた２^N個の各ディジタルコードＤ_iの出現回数ＣＮＴ_jを計数することができる。

実施の形態では、計数回路１４は３個のカウンタで構成されているとしたが、その個数はディジタルコードＤ_iの遷移点の振動量に応じて設定すればよい。つまり、３個以上の任意の数のカウンタで構成してもよい。例えばコード差が−２、−１、０、＋１、＋２の５個のカウンタで構成する。

次に、信号発生回路１より単調増加するランプ信号を発信しているにもかかわらず、参照コード発生回路１１より出力された参照コードＤ_refが１段階以上、下降した場合を説明する。信号発生回路１より単調増加するランプ信号を発信した場合、被試験Ａ／Ｄ変換器２が正常動作しているならば、入力信号に対応して被試験Ａ／Ｄ変換器２のディジタルコードＤ_iは増加特性を示す。つまり、参照コードＤ_refは全コードにおいて単調増加特性を示すはずである。

しかし、被試験Ａ／Ｄ変換器２が特定のコードで非単調増加特性を有する場合、その特定のコードにおいて参照コードＤ_refは１段階以上、下降する。このとき、検知回路１３は、被試験Ａ／Ｄ変換器が非単調増加特性を有するいわゆる不良品であると判定し、即座に試験をストップさせる信号を判定部１６に送信する。

図１０を用いて、本発明のＡ／Ｄ変換器の生産方法を説明する。図１０は、本発明のＡ／Ｄ変換器の生産方法のフローチャートである。最初に、Ａ／Ｄ変換器を製造する（Ｓ１００１）。次に、本発明のＡ／Ｄ変換器試験装置を用いて、製造したＡ／Ｄ変換器の試験を行う（Ｓ１００２）。Ｓ１００２は、Ｓ１００３、Ｓ１００４、Ｓ１００８〜Ｓ１０１１を有する。まず、信号発生部１は、被試験Ａ／Ｄ変換器２に単調増加するランプ信号である測定信号を供給する（Ｓ１００３）。被試験Ａ／Ｄ変換器２は測定信号を入力し、ディジタルコードを出力する。

Ｓ１００４で統計処理を行う。統計処理ステップＳ１００４は、Ｓ１００５〜Ｓ１００８を有する。参照コード発生回路１１は、被試験Ａ／Ｄ変換器２が出力したディジタルコードから、ノイズ等に起因するランダム性を除き、単調増加する参照コードＤ_refを生成する（Ｓ１００５）。減算回路１２は、被試験Ａ／Ｄ変換器２が出力するディジタルコードから参照コードＤ_refを差し引いて、コード差Ｄｉｆｆ_iを算出する（Ｓ１００６）。計数回路１４は、各コード差Ｄｉｆｆ_i毎の出現回数Ｃ_-1、Ｃ₀、Ｃ₊₁を計数する（Ｓ１００７）。計数回路１４は、各コード差Ｄｉｆｆ_i毎の出現回数Ｃ_-1、Ｃ₀、Ｃ₊₁から、各ディジタルコードの出現回数ＣＮＴ_jを導出する（Ｓ１００８）。

統計処理ステップＳ１００４の次に、計数結果（各ディジタルコードの出現回数ＣＮＴ_j）をメモリ４に記録する（Ｓ１００９）。演算部５は、メモリ４に記録した計数結果（各ディジタルコードの出現回数ＣＮＴ_j）と、ディジタルコード１〜２^N−２の出現回数と、に基づいて、Ａ／Ｄ変換器の非直線性誤差を演算する（Ｓ１０１０）。判定部１６は、所定の閾値に基づいて、被試験Ａ／Ｄ変換器２の良否を判定する（Ｓ１０１１）。

測定信号として単調減少するランプ信号を用いた場合おける、統計処理部３の構成を説明する。参照コード発生回路１１は、単調減少する参照コードＤ_refを生成する。

計数回路１４は、コード差Ｄｉｆｆ_i＝＋１の出現回数を計数する第１の出現回数計数器と、コード差Ｄｉｆｆ_i＝０の出現回数を計数する第２の出現回数計数器と、コード差Ｄｉｆｆ_i＝−１の出現回数を計数する第３の出現回数計数器と、を有する。第３の出現回数計数器は、参照コードＤ_refの値が（ｊ＋１）である期間におけるコード差が−１の出現回数を計数する。

第３の出現回数計数器は、参照コードＤ_refの値が（ｊ＋１）の期間におけるコード差Ｄｉｆｆ_i＝−１（ディジタルコードＤ_i__dがｊ）の出現回数を計数する。参照コードＤ_refの値が（ｊ＋１）からｊにデクリメントされたタイミングで、第３の出現回数計数器の計数値Ｃ_-1を第２の出現回数計数器にロードし、計数値Ｃ_-1を０にリセットする。第２の出現回数計数器はロードされた値を初期値として、コード差Ｄｉｆｆ_i＝０（ディジタルコードＤ_i__dがｊ）の出現回数Ｃ₀を計数する。参照コードＤ_refの値がｊから（ｊ−１）にデクリメントされたタイミングで、第２の出現回数計数器の計数値Ｃ₀を第１の出現回数計数器にロードする。第１の出現回数計数器は、ロードされた値を初期値として、コード差Ｄｉｆｆ_i＝＋１（ディジタルコードＤ_i__dがｊ）の出現回数Ｃ₊₁を計数する。第１の出現回数計数器のカウンタ値Ｃ₊₁としてロードされたカウント値Ｃ₀は、参照コードＤ_refがｊ＋１の期間におけるコード差Ｄｉｆｆ_i＝−１（ディジタルコードＤ_i__dがｊ）の出現回数と、参照コードＤ_refがｊの期間におけるコード差Ｄｉｆｆ_i＝０（ディジタルコードＤ_i__dがｊ）の出現回数と、を加算した値である。

計数回路１４は、参照コードＤ_refの値が（ｊ−１）から（ｊ−２）にデクリメントされたタイミングで、計数回路１４は、第１の出現回数計数器の１クロック前のカウント値Ｃ₊₁をＣＮＴ_jとして出力する。このとき同時に、第２の出現回数計数器の１クロック前のカウント値Ｃ₀を、第１の出現回数計数器のカウンタ値Ｃ₊₁としてロードする。即ち、ディジタルコードｊの出現回数ＣＮＴ_jは、参照コードＤ_refがｊ＋１の期間におけるコード差Ｄｉｆｆ_i＝−１（ディジタルコードＤ_i__dがｊ）の出現回数と、参照コードＤ_refがｊの期間におけるコード差Ｄｉｆｆ_i＝０（ディジタルコードＤ_i__dがｊ）の出現回数と、参照コードＤ_refがｊ−１の期間におけるコード差Ｄｉｆｆ_i＝＋１（ディジタルコードＤ_i__dがｊ）の出現回数と、を加算した値である。
計数回路１４が出力したカウント値（出現回数）ＣＮＴ_jは、値ｊのディジタルコードの出現回数（統計値）である。出現回数ＣＮＴ_jはメモリ４及び加算回路１５に出力される。メモリ４は、計数値ＣＮＴ_jを記録する。

本発明の実施の形態は、Ａ／Ｄ変換器の非直線性誤差を求めるうえでの統計処理演算を測定信号入力と略同時に行う装置及び方法を実現する。Ａ／Ｄ変換器の高精度な非直線性誤差の測定を可能とし、且つデータ処理時間を大幅に短縮する安価なＡ／Ｄ変換器試験装置及びＡ／Ｄ変換器の生産方法を実現する
また、試験過程で被試験Ａ／Ｄ変換器より、非単調増加特性が発生した場合には、即座に試験を中止できるため、試験時間の短縮が図れる。

本発明は、Ａ／Ｄ変換器試験装置として有用である。

本発明の実施の形態に係るＡ／Ｄ変換器試験装置の構成図 本発明の実施の形態に係るＡ／Ｄ変換器試験装置の処理手順を示すフローチャート 本発明の実施の形態に係るアナログ入力信号の波形図 本発明の実施の形態に係るＡ／Ｄ変換器の出力コードを示す図 本発明の実施の形態に係る統計処理部の動作を示すタイミングチャート 第１の従来例のＡ／Ｄ変換器試験装置の構成図 第１の従来例のＡ／Ｄ変換器試験装置の処理手順を示すフローチャート 第２の従来例のＡ／Ｄ変換器試験装置の統計処理回路の構成図 第２の従来例のＡ／Ｄ変換器試験装置の統計処理手順を示すフローチャート 本発明の実施の形態のＡ／Ｄ変換器の生産方法のフローチャート

符号の説明

１、２１ 信号発生部
２、２２ 被試験Ａ／Ｄ変換器
３ 統計処理部
４、２３ メモリ
５ 数値計算する演算部
１０ 遅延回路
１１ 参照コード発生回路
１２ 比較回路
１３ 検知回路
１４ 計数回路
１５ 加算回路
１６ 判定部
２４ 統計処理と数値計算をする演算部
２５ カウンタ
３１ 比較器
３２ 計数カウンタ

Claims (11)

1. 被試験Ａ／Ｄ変換器に測定信号を供給する信号発生手段と、
   前記測定信号を入力した被試験Ａ／Ｄ変換器が第１のクロック信号に同期して出力するディジタルコードを前記第１のクロック信号に同期して演算処理し、各ディジタルコードの発生に係る統計値を計数する統計処理手段と、
   前記統計値を前記第１のクロックに同期して記録するメモリと、
   前記メモリに記録された各ディジタルコードの統計値と、前記統計値の累計値と、を用いて、所定の演算処理を行い非直線性誤差を出力する演算手段と、
   を備えたことを特徴とするＡ／Ｄ変換器試験装置。
2. 前記測定信号は単調に増加又は減少する信号であって、
   前記統計処理手段は、
   前記被試験Ａ／Ｄ変換器が出力するディジタルコードに基づいて単調に増加又は減少する参照コードを生成する参照コード発生手段と、
   前記ディジタルコードと前記参照コードとのコード差を算出する減算手段と、
   異なる値である複数のコード差のそれぞれの出現回数を計数し、各コード差の出現回数に基づいてそれぞれの値のディジタルコードの出現回数を計数する計数手段と、
   を備えたことを特徴とする請求項１に記載のＡ／Ｄ変換器試験装置。
3. 前記測定信号は単調に増加又は減少する信号であって、
   前記統計処理手段は、
   前記被試験Ａ／Ｄ変換器が出力するディジタルコードから前記第１のクロック信号に同期して、前記測定信号と同一の方向に単調に変化する参照コードを発生する参照コード発生手段と、
   前記参照コードの変化を検出して検知信号を出力する検知手段と、
   前記被試験Ａ／Ｄ変換器が出力するディジタルコードを前記第１のクロック信号に同期して遅延させる遅延回路と、
   前記遅延したディジタルコードと前記参照コードとのコード差を算出する減算手段と、
   前記コード差毎の出現回数を前記第1のクロック信号に同期して計数し、前記検知信号と前記コード差毎の出現回数とを用いて、それぞれの値のディジタルコードの出現回数を計数する計数手段と、
   各ディジタルコードの出現回数を累積加算する加算手段と、
   を備えたことを特徴とする請求項１に記載のＡ／Ｄ変換器試験装置。
4. 前記測定信号が単調増加するランプ波の場合に参照コードの値が１増加したとき、もしくは、前記測定信号が単調減少するランプ波の場合に参照コードの値が１減少したとき、前記検知手段は前記検知信号を出力することを特徴とする請求項３に記載のＡ／Ｄ変換器試験装置。
5. 前記測定信号が単調増加するランプ波の場合に前記参照コードが減少したとき、もしくは、前記測定信号が単調減少するランプ波の場合に前記参照コードが増加したとき、被試験Ａ／Ｄ変換器が非単調増加特性を有する不良品であると判断し、試験を中止する不良検知手段を備えたことを特徴とする請求項３に記載のＡ／Ｄ変換器試験装置。
6. 前記計数手段は、前記コード差毎の出現回数を前記第1のクロック信号に同期して計数し、前記検知信号が入力されたときにそれぞれの値のディジタルコードの出現回数を出力することを特徴とする請求項３に記載のＡ／Ｄ変換器試験装置。
7. 前記測定信号が単調に増加又は減少する信号であり、前記参照コードが前記測定信号と同一の方向に単調に変化するコードであって、
   前記計数手段は、
   前記ディジタルコードから前記参照コードを差し引いた値であるコード差が＋１の出現回数を計数する第１の出現回数計数器と、前記コード差が０の出現回数を計数する第２の出現回数計数器と、前記コード差が−１の出現回数を計数する第３の出現回数計数器と、を少なくとも有し、
   前記参照コードの値が（ｊ−１）である時（ｊは１以上の正整数）の前記第１の出現回数計数器の計数値と、前記参照コードの値がｊである時の前記第２の出現回数計数器の計数値と、前記参照コードの値が（ｊ＋１）である時の前記第３の出現回数計数器の計数値と、を少なくとも加算した計数値を、値がｊのディジタルコードの出現回数として出力することを特徴とする請求項２又は請求項３に記載のＡ／Ｄ変換器試験装置。
8. 前記測定信号が単調に増加する信号であり、前記参照コードが単調に増加するコードであって、
   前記第１の出現回数計数器は、前記参照コードの値が（ｊ−１）である期間における前記コード差が＋１の出現回数を計数し、
   前記参照コードの値が（ｊ−１）からｊにインクリメントされたタイミングで、前記第１の出現回数計数器の計数値を前記第２の出現回数計数器にロードし、前記第２の出現回数計数器はロードされた値を初期値として、前記コード差が０の出現回数を計数し、
   前記参照コードの値がｊから（ｊ＋１）にインクリメントされたタイミングで、前記第２の出現回数計数器の計数値を前記第１の出現回数計数器にロードし、前記第３の出現回数計数器はロードされた値を初期値として、前記コード差が−１の出現回数を計数し、
   前記計数手段は、前記参照コードの値が（ｊ＋１）から（ｊ＋２）にインクリメントされたタイミングにおける前記第３の出現回数計数器を用いて、値がｊのディジタルコードの出現回数を導出して、出力することを特徴とする請求項７に記載のＡ／Ｄ変換器試験装置。
9. 前記測定信号が単調に減少する信号であり、前記参照コードが単調に減少するコードであって、
   前記第３の出現回数計数器は、前記参照コードの値が（ｊ＋１）である期間における前記コード差が−１の出現回数を計数し、
   前記参照コードの値が（ｊ＋１）からｊにデクリメントされたタイミングで、前記第３の出現回数計数器の計数値を前記第２の出現回数計数器にロードし、前記第２の出現回数計数器はロードされた値を初期値として、前記コード差が０の出現回数を計数し、
   前記参照コードの値がｊから（ｊ−１）にデクリメントされたタイミングで、前記第２の出現回数計数器の計数値を前記第１の出現回数計数器にロードし、前記第１の出現回数計数器はロードされた値を初期値として、前記コード差が＋１の出現回数を計数し、
   前記計数手段は、前記参照コードの値が（ｊ−１）から（ｊ−２）にデクリメントされたタイミングにおける前記第１の出現回数計数器を用いて、値がｊのディジタルコードの出現回数を導出して、出力することを特徴とする請求項７に記載のＡ／Ｄ変換器試験装置。
10. Ａ／Ｄ変換器を製造する製造ステップと、前記Ａ／Ｄ変換器を試験する試験ステップとを有し、
    前記試験ステップは、
    被試験Ａ／Ｄ変換器に測定信号を供給する信号発生ステップと、
    前記測定信号を入力した被試験Ａ／Ｄ変換器が第１のクロック信号に同期して出力するディジタルコードを前記第１のクロック信号に同期して演算処理し、各ディジタルコードの発生に係る統計値を計数する統計処理ステップと、
    各ディジタルコードの統計値と、前記統計値の累計値と、を用いて、所定の演算処理を行い非直線性誤差を出力する演算ステップと、
    前記演算結果が所定の非直線性誤差閾値を越えた場合に、被試験Ａ／Ｄ変換器を不良と判定する判定ステップと、
    を備えたことを特徴とするＡ／Ｄ変換器の生産方法。
11. 前記信号発生ステップにおいて、前記測定信号は単調に増加又は減少する信号であって、
    前記統計処理ステップは、
    前記被試験Ａ／Ｄ変換器が出力するディジタルコードに基づいて単調に増加又は減少する参照コードを生成する参照コード発生ステップと、
    前記ディジタルコードと前記参照コードとのコード差を算出する減算ステップと、
    異なる値である複数のコード差のそれぞれの出現回数を計数し、各コード差の出現回数に基づいてそれぞれの値のディジタルコードの出現回数を計数する計数ステップと、
    を備えたことを特徴とする請求項１０に記載のＡ／Ｄ変換器の生産方法。
    

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