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JP2005340300A - 磁気メモリ装置及びその製造方法 - Google Patents

磁気メモリ装置及びその製造方法 Download PDF

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JP2005340300A JP2004153745A JP2004153745A JP2005340300A JP 2005340300 A JP2005340300 A JP 2005340300A JP 2004153745 A JP2004153745 A JP 2004153745A JP 2004153745 A JP2004153745 A JP 2004153745A JP 2005340300 A JP2005340300 A JP 2005340300A
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Abstract

【課題】 選択素子を備え、アクセス速度に優れ、しかも、メモリセルの最小面積が小さく、メモリセルの集積度の低下を抑えた磁気メモリ装置及びその製造方法を提供すること。
【解決手段】 磁化固定層４とトンネルバリア層３と磁化自由層２とが積層されてなるＴＭＲ素子１０Ｃからなるメモリ部を有し、ＴＭＲ素子１０Ｃに接続された読み出し用ビット線１５（第１配線）とは反対側で、書き込み用ワード線１４（第２配線）が絶縁層を介してＴＭＲ素子１０Ｃに対向配置された磁気メモリ装置において、書き込み用ワード線１４の少なくとも一部を貫通して接続孔２５を形成し、接続孔２５内に、ＴＭＲ素子１０Ｃの情報を読み出した電流を選択素子である読み出し用トランジスタ１８に導く読み出し配線４０（第３配線）を、書き込み用ワード線１４と電気的に絶縁された状態で形成する。これにより、ビット線１５に沿った方向におけるメモリセルの長さを縮小する。
【選択図】 図１

Description

本発明は、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁化自由層とが積層されてなるトンネル磁気抵抗効果素子によって磁気メモリ素子が構成され、この磁気メモリ素子からなるメモリ部を有する磁気メモリ装置、特に磁気ランダムアクセスメモリ、即ちいわゆる不揮発性メモリであるＭＲＡＭ（Magnetic Random Access Memory）として構成された磁気メモリ装置及びその製造方法に関するものである。
情報通信機器、特に携帯端末などの個人用小型機器の飛躍的な普及に伴い、これを構成するメモリやロジックなどの素子には、高集積化、高速化、低消費電力化など、一層の高性能化が要求されている。
特に不揮発性メモリは、ユビキタス時代に必要不可欠であると考えられている。電源の消耗やトラブルが生じた場合や、サーバーとネットワークが何らかの障害により切断された場合でも、不揮発性メモリは、個人情報を含めた重要な情報を保護することができる。また、最近の携帯機器は、不要の回路ブロックをスタンバイ状態にしてできるだけ消費電力を抑えるように設計されているが、高速のワークメモリと大容量ストレージメモリとを兼ねることができる不揮発性メモリが実現できれば、消費電力とメモリの無駄を無くすことができる。また、高速の大容量不揮発性メモリが実現できれば、電源を入れると瞬時に起動できる“インスタント・オン”機能も可能になってくる。
不揮発性メモリとしては、半導体を用いたフラッシュメモリや、強誘電体を用いたＦＲＡＭ（Ferroelectric Random Access Memory ）なども挙げられる。
しかしながら、フラッシュメモリは、情報の書き込み時間がμ秒のオーダーであり、書き込み速度が遅いという欠点がある。一方、ＦＲＡＭにおいては、書き換え可能回数が１０12〜１０14であり、完全にＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）に置き換えるには持久力（Endurance）が小さく、また強誘電体キャパシタの微細加工が難しいという問題が指摘されている。
これらの欠点を有さず、高速、大容量（高集積化）、低消費電力の不揮発性メモリとして注目されているのが、ＭＲＡＭ（Magnetic Random Access Memory）と称される磁気メモリである。
初期のＭＲＡＭは、J.M.Daughton，Thin Solid Films，vol.216, pp.162-168, 1992で報告されているＡＭＲ（Anisotropic Magnetoresistive）効果や、D.D.Tang et al.，IEDM Technical Digest，pp.995-997，1997で報告されているＧＭＲ（Giant Magnetoresistance）効果を使ったスピンバルブをベースにしたものであった。しかし、これらのメモリは、負荷のメモリセル抵抗が１０〜１００Ωと低いため、読み出し時のビットあたりの消費電力が大きく、大容量化が難しいという欠点があった。
一方、トンネル磁気抵抗ＴＭＲ（Tunnel Magnetoresistance）効果は、R.Meservey et al.，Physics Reports，vol.238，pp.214-217，1994で報告されているように、当初は抵抗変化率が室温で１〜２％の材料しかなかったが、T.Miyazaki et al.，J.Magnetism & Magnetic Material，vol.139，(L231)，1995で報告されているように、２０％近くの抵抗変化率を有する材料が得られるようになった。このような近年のＴＭＲ材料の特性向上によって、ＴＭＲ効果を用いたＭＲＡＭに注目が集まるようになってきている。
ＴＭＲ素子は、磁化自由層（記憶層）と磁化固定層との２つの磁性層の間にトンネルバリア層を挟持した構造をもち、２つの磁性層の磁化方向が「平行」であるか、「反平行」であるかを”０”または”１”の情報として記憶し、この相対的な磁化方向の違いによってトンネルバリア層を流れる電流の強度が変化することを利用して、情報の読み出しを行う記憶素子である。
ＴＭＲ型のＭＲＡＭは、マトリクス状に配列されたＴＭＲ素子を有するとともに、所望のＴＭＲ素子に情報を記録するために、行方向および列方向からアクセスするためのビット線とワード線とを有しており、その交差領域に位置するＴＭＲ素子にのみ、後述するアステロイド特性を利用して、選択的に情報の書き込みを行い得るように構成されている。
ＴＭＲ型のＭＲＡＭは、ナノ磁性体特有のスピン依存伝導現象に基づく磁気抵抗効果を利用して情報の読み出しを行い得る半導体磁気メモリであり、外部から電力を供給することなしに記憶を保持できる不揮発性メモリである。しかも、構造が単純であるため、高集積化が容易である。また、磁気モーメントの反転により記録を行うため、書き換え可能回数が大であり、アクセス時間についても非常に高速であることが予想され、既に１００ＭＨｚで動作可能であることがR. Scheuerlein et al.，ISSCC Digest of Technical Papers，pp.128-129，Feb.2000で報告されている。
以下、ＴＭＲ型のＭＲＡＭについて更に詳細に説明する。
図１６（ａ）は、ＭＲＡＭのメモリセルの記憶素子となるＴＭＲ素子１０Ａの斜視図である。ＴＭＲ素子１０Ａは、支持基板７の上に設けられ、磁化の方向が比較的容易に反転する磁化自由層（記憶層）２と、磁化の方向が固定されている磁化固定層４とを含んでいる。磁化自由層（記憶層）２と磁化固定層４とには、例えばニッケル、鉄、コバルト、またはこれらの合金を主成分とする強磁性体が用いられる。また、磁化固定層４は、合成反強磁性結合（ＳＡＦ: Synthetic Antiferromagnet）をもつ多層膜（強磁性体／金属／強磁性体の積層膜）であってもよい。ＳＡＦについては、S.S.Parkin et.al.，Physical Review Letters，7，May，pp.2304-2307(1990)で報告されている。
磁化固定層４は反強磁性体層５に接して形成されており、両層間に働く交換相互作用によって、磁化固定層４は強い一方向の磁気異方性を持つことになる。反強磁性体層５の材料としては、例えば、鉄、ニッケル、白金、イリジウムおよびロジウムなどのマンガン合金、あるいはコバルトやニッケルの酸化物などを使用できる。
磁化自由層（記憶層）２は、磁化固定層４の磁化方向と平行な磁化容易軸（強磁性体が容易に磁化される方向軸）を有し、磁化固定層４の磁化方向に対し平行または反平行のいずれかの方向に磁化されやすく、この２つの状態間で比較的容易に磁化方向を反転させ得るように構成されている。従って、磁化自由層（記憶層）２を情報記憶媒体として用いる場合には、磁化固定層４の磁化方向に対し「平行」および「反平行」に磁化した磁化自由層（記憶層）２の２つの状態を、情報の“０”と“１”に対応させる。
また、磁化自由層（記憶層）２と磁化固定層４との間には、アルミニウム、マグネシウム、シリコン等の酸化物もしくは窒化物等からなる絶縁体によるトンネルバリア層３が形成されており、磁化自由層（記憶層）２と磁化固定層４との磁気的結合を切るとともに、磁化自由層（記憶層）２の磁化方向に応じたトンネル電流を流す役割を担っている。ＴＭＲ素子１０Ａを構成する磁性層および導体層は、主にスパッタリング法により形成されるが、トンネルバリア層３は、スパッタリングで形成された金属膜を酸化もしくは窒化させることにより得ることができる。
トップコート層１は、ＴＭＲ素子１０Ａと、ＴＭＲ素子１０Ａに接続される配線との相互拡散防止や、接触抵抗低減および磁化自由層（記憶層）２の酸化防止という役割があり、通常は、銅、タンタル、窒化チタンおよびチタン等の材料が使用できる。引き出し電極層６は、ＴＭＲ素子１０Ａと直列に接続される読み出し用トランジスタなどとの接続に用いられる。この引き出し電極層６は反強磁性体層５を兼ねてもよい。
図１６（ｂ）は、後述するクロスポイント型のＭＲＡＭのメモリセルの記憶素子として用いられるＴＭＲ素子１０Ｂの斜視図である。ＴＭＲ素子１０Ｂでは、ＴＭＲ素子１０Ａの引き出し電極層６と基板７の代わりにｐｎ接合ダイオード層２０１が設けられており、ｐｎ接合ダイオード層２０１は、後述するワード線１２と直接接合される。なお、ｐｎ接合ダイオード層２０１は省略することもできる。
ＭＲＡＭのメモリセルには、主として２種類の形式がある。１つは、ＴＭＲ素子が単独で用いられるクロスポイント型のＭＲＡＭセルである。他の１つは、ＴＭＲ素子が読み出し用トランジスタなどの選択素子と共に用いられる型のＭＲＡＭセルで、選択素子１つがＴＭＲ素子１つに配される１Ｔ１Ｊ構造、または、これをコンプリメンタリに配置した、選択用素子２つがＴＭＲ素子２つに配される２Ｔ２Ｊ構造からなるＭＲＡＭセルがある。
図１７（ａ）は、クロスポイント型のＭＲＡＭのメモリセルの一部を示す拡大斜視図である。ここでは、一例として９個のメモリセルを示しているが、このＭＲＡＭでは、相互に交差するビット線１１とワード線１２とが配され、これらの配線１１と１２が交差する層間に、ＴＭＲ素子１０Ｂがマトリックス状に配置されている。
図１７（ｂ）は、クロスポイント型のＭＲＡＭのセルレイアウトを示す平面図である。クロスポイント型のＭＲＡＭでは、デザインルール上の配線の最小寸法をＦとすると、メモリセルの最小面積として４Ｆ2を実現することができる。各素子ごとに配されたスイッチング素子がないため、アクセス速度は遅くなるが、大容量のメモリを作ることができる。
図１８および１９は、１Ｔ１Ｊ型のＭＲＡＭの等価回路図を示している。図１８は全体の構成を示し、図１９はその部分拡大図である。図１９では、一例として６個のメモリセルを示しているが、書き込み用ビット線１３と書き込み用ワード線１４とが交差する層間に、ＴＭＲ素子１０Ａがマトリックス状に配置されると共に、情報の読み出しの際に該当するセルのＴＭＲ素子１０Ａを選択するための電界効果トランジスタ１８が配され、ＴＭＲ素子１０Ａに直列に接続されている。
更に、読み出し用ビット線１５、電界効果トランジスタ１８のＯＮ、ＯＦＦを制御する読み出し用ワード線１６、および読み出された情報を出力するセンス線１７が設けられている。そして、周辺回路部において、書き込み用ビット線１３には書き込み用ビット線電流駆動回路１９が接続され、書き込み用ワード線１４には書き込み用ワード線電流駆動回路２０が接続され、読み出し用ビット線１５には読み出し用ビット線駆動回路２１が接続され、読み出し用ワード線１６には読み出し用ワード線駆動回路２２が接続され、センス線１７には読み出された情報を検出するセンスアンプ２３が接続されている。
図２０は、従来の１Ｔ１Ｊ型ＭＲＡＭのメモリセルの一例を示す斜視図であり、図２１は、その模式的な断面図である。但し、図２１では、見やすくするため、層間絶縁膜５０は、層間絶縁膜間の境界やハッチングを図示省略して示している。
メモリセルの上部には、書き込み用ビット線１３と読み出し用ビット線１５とが層間絶縁膜５６を間に挟んで設けられ、読み出し用ビット線１５に接してその下にＴＭＲ素子１０Ａが配置され、さらにＴＭＲ素子１０Ａの引き出し電極層６の下に絶縁層を挟んで書き込み用ワード線１４が配置されている。
一方、メモリセルの下部には、例えばｐ型シリコン半導体基板３０内に形成されたｐ型ウエル領域３１に、ドレイン電極３３、ドレイン領域３４、ゲート電極１６、ゲート絶縁膜３５、ソース領域３６、およびソース電極３７よりなるｎ型のＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタ１８が設けられている。トランジスタ１８のゲート電極１６は、セル間をつないで帯状に形成され、読み出し用ワード線１６を兼ねている。また、ドレイン電極３３は、引き出し配線２０２、読み出し用接続プラグ２１１、２１３、２１５や、読み出し用ランディングパッド２１２、２１４、２１６（以下の図中では、接続プラグはプラグ、ランディングパッドはランドと略記する。）からなる読み出し配線２１０を介してＴＭＲ素子１０Ａの引き出し電極層６に接続されており、ソース電極３７はセンス線１７に接続されている。
このように構成されたメモリセルにおいて、ＴＭＲ素子１０Ａへの情報の書き込みは、書き込み用ビット線１３および書き込み用ワード線１４に電流を流し、これらから発生する磁界の合成磁界によって磁化自由層（記憶層）２の磁化方向を、磁化固定層４の磁化方向に対して「平行」または「反平行」に定めることによって行う。
ＴＭＲ素子１０Ａの磁化自由層（記憶層）２における磁界は、通常、磁化容易軸方向の磁界ＨEAが書き込み用ビット線１３を流れる書き込み電流によって印加され、磁化困難軸方向の磁界ＨHAが書き込み用ワード線１４を流れる書き込み電流によって印加され、これらの磁界ＨEAとＨHAとのベクトル合成による合成磁界が作用する。
ＭＲＡＭでは、それぞれ一方のみでは磁化反転が起こらない強さの磁界ＨEA（＜一方向反転磁界Ｈk）およびＨHA（＜Ｈk）を印加し、アステロイド磁化反転特性を利用して、電流を流している書き込み用ビット線１３と書き込み用ワード線１４との交差点にあり、ＨEAとＨHAの両磁界が共に作用するメモリセルにだけ磁性スピンの反転を起こさせ、書き込みを行うことが一般的である。以下、この原理を詳述する（米国特許 第６０８１４４５号明細書参照。）。
図２２は、情報書き込み動作時における、ＴＭＲ素子の磁化自由層（記憶層）２の磁界応答特性を示すアステロイド曲線のグラフである。アステロイド曲線は、エネルギー最小の条件から、次式
ＨEA 2/3 ＋ ＨHA 2/3 ＝ Ｈs 2/3
で与えられ、ＴＭＲ素子の書き込み条件、すなわち印加された磁界によって磁化自由層（記憶層）２の磁化方向が反転可能となるしきい値を表している。ここで、スイッチング磁界Ｈkの大きさは、磁化自由層（記憶層）２の材質ばかりでなく、形状などにも依存する。
図２２に示すように、磁化容易軸方向に印加された磁界ＨEAをＨx（＜Ｈk）とし、磁化困難軸方向に印加された磁界ＨHAをＨy（＜Ｈk）とすると、ＨxとＨyとのベクトル和である合成磁界Ｈが磁化自由層（記憶層）２に作用し、この合成磁界Ｈがアステロイド曲線上の点Ｃに対応するしきい値Ｈcより大きく、アステロイド曲線の外部の領域１５１または１５２に達する大きさであるとき、磁化自由層（記憶層）２の磁化方向を反転させることが可能となる。他方、ベクトル和がアステロイド曲線の内部の領域１５０にとどまる合成磁界Ｈは、磁化自由層（記憶層）２の磁化方向を反転させることができない。
上述の磁化方向反転特性は、磁化容易軸方向磁界ＨEAと磁化困難軸方向磁界ＨHAとが共に存在する場合には、磁化方向を反転させるのに必要な磁界の大きさが、それぞれが単独で作用する場合に比べて低減されると共に、書き込み用ビット線１３と書き込みワード線１４の２本の書き込み線を用いることにより、両者の交差点にあるメモリセルのＴＭＲ素子１０Ａにだけ選択的に情報を書き込むことが可能になる原理を示している。
即ち、書き込み用ビット線１３を流れる書き込み電流によって、その書き込み用ビット線１３の下方に配置されたすべてのＴＭＲ素子１０Ａに、磁化容易軸方向磁界ＨEAであるＨxが印加され、また、書き込み用ワード線１４を流れる書き込み電流によって、その書き込み用ワード線１４の上方に配置されたすべてのＴＭＲ素子１０Ａに、磁化困難軸方向磁界ＨHAであるＨｙが印加される。しかし、磁化容易軸方向又は磁化困難軸方向に単独の磁界が作用する場合、磁化反転に必要になる磁界のしきい値は、上記のアステロイド曲線の磁化容易軸（ｘ軸）または磁化困難軸（ｙ軸）上での値、一方向反転磁界Ｈkである。従って、Ｈkより小さいＨxやＨyを作用させても、それぞれ単独では磁化自由層（記憶層）２の磁化方向を反転させることはできない。しかしながら、書き込み電流が流れる書き込み用ビット線１３と書き込み用ワード線１４との交点にあり、ＨxとＨｙとが共に作用するメモリセルでは、その合成磁界Ｈがアステロイド曲線上のしきい値Ｈcをこえてアステロイド曲線の外部の領域１５１（Ａ）に達し、磁化自由層（記憶層）２の磁化方向を反転させることが可能である。
なお、ＨxまたはＨｙが一方向反転磁界Ｈkより大きいと、それが印加されるすべてのメモリセルに情報が書き込まれてしまう不都合が生じるから、ＨxおよびＨｙはＨk未満でなければならず、領域１５２は不適当である。従って、情報の書き込みのために磁化自由層（記憶層）２に印加する合成磁界として適切な領域は、図２２に灰色で示した領域１５１（Ａ）である。
図２３は、ＴＭＲ素子１０Ａにおける情報の読み出し動作を説明するための概略断面図である。ここでは、ＴＭＲ素子１０Ａの層構成を概略図示しており、トップコート層１、反強磁性体層５および引き出し電極層６は図示を省略している。
ＴＭＲ素子１０Ａに記録された情報の読み出しは、磁気抵抗効果の１種であるＴＭＲ効果を利用して行う。ＴＭＲ効果とは、トンネルバリア層を挟んで対向している２つの磁性層間を流れるトンネル電流に対する抵抗が、２つの磁性層の磁性スピンの向きが「平行」であれば小さくなり、「反平行」であれば大きくなる現象である。
具体的には、図２３に示すように、書き込み用ビット線１３から磁化自由層（記憶層）２、トンネルバリア層３および磁化固定層４を貫いて流れるトンネル電流を供給し、上記の抵抗の大小に対応した読み出し電流を取り出し、この大小によって磁化自由層（記憶層）２の磁性スピンの向きを検出する。
即ち、図２３の左図に示すように、磁化自由層（記憶層）２と磁化固定層４との磁化の方向が「平行」で、磁性スピンが揃っている場合には、これら２つの層の間の抵抗は小さく、大きな読み出し電流がトンネルバリア層３を貫いて流れる。他方、図２３の右図に示すように、磁化自由層（記憶層）２と磁化固定層４との磁化の方向が「反平行」で、磁性スピンが逆向きの場合には、これら２つの層の間の抵抗は大きく、トンネルバリア層３を貫いて流れる読み出し電流は小さい。
図２１に示したように、ＴＭＲ素子１０Ａの引き出し電極層６は、引き出し配線２０２と読み出し配線２１０とによって読み出し用トランジスタ１８のドレイン電極３３へ接続され、読み出し用トランジスタ１８のソース電極３７はセンス線１７へ接続されている。従って、ＭＲＡＭの読み出し動作時には、駆動電圧が印加された読み出し用ビット線１５に接続されているＴＭＲ素子１０Ａのうち、ゲート電極（読み出し用ワード線）１６への制御信号の印加によって選択されたＴＭＲ素子１０Ａの読み出し電流のみが、読み出し用電界効果トランジスタ１８を介してセンス線１７へ出力される。このようにして電界効果トランジスタ１８は、ＴＭＲ素子１０Ａに記憶されている情報を選択的に読み出すためのスイッチング素子として機能する。
なお、トランジスタ１８は、ｎ型またはｐ型電界効果トランジスタであってよいが、その他、ダイオード、バイポーラトランジスタ、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）等、各種のスイッチング素子を用いることができる。
以上に説明したように、図２１に示した１Ｔ１Ｊ型のＭＲＡＭは、書き込み用ビット線１３およびワード線１４と、読み出し用ビット線１５およびワード線１６とが独立に設けられているため、ほぼ同時に書き込み動作と読み出し動作とを行うことが可能である（M.Durlam et.al.，International Electron Devices Meeting Technical Digest，pp.995-997 (2003)参照。）。この場合、書き込み用ビット線１３およびワード線１４と、読み出し用ビット線１５およびワード線１６とは、電気的に絶縁されていなければならない。
また、後述の特許文献１など、従来多くの試作結果が報告されているＭＲＡＭがそうであるように、書き込み用ビット線１３と読み出し用ビット線１５とを一本の配線で兼用することもできる。この場合も、書き込み用ワード線１４と読み出し用ワード線１６とは電気的に絶縁されていなければならない。
いずれの場合でも、図２１に示すように、書き込み用ワード線１４は、これを流れる電流によって発生する磁場がＴＭＲ素子１０Ａに有効に作用するように、引き出し電極層６にできるだけ接近して、その真下に設けられる。そして、引き出し電極層６から読み出し用ワード線１６までの配線は、書き込み用ワード線１４との接触を避けるために、引出し配線２０２を設けてＴＭＲ素子１０Ａの下方からオフセットした位置に導き、この位置で、読み出し用トランジスタ１８と接続するための読み出し用接続プラグ２１１、２１３、２１５および読み出し用ランディングパッド２１２、２１４、２１６などの読み出し配線２１０を形成するのが通常である。
図２４は、図２１に示した従来の１Ｔ１Ｊ型のＭＲＡＭのセルレイアウトを示す平面図である。この型のＭＲＡＭでは、デザインルール上の配線の最小寸法をＦとすると、ビット線に沿った方向におけるメモリセルの長さは、書き込み用ワード線１４と読み出し用ワード線１６とを配置するために必要な長さ３Ｆに、オフセットした位置に読み出し配線２１０を設けるための長さＦが加わり、最少４Ｆとなる。このため、メモリセルの最小面積を８Ｆ2以下とすることはできない。このように、１Ｔ１Ｊ型のＭＲＡＭは、先述したクロスポイント型のＭＲＡＭと比べると、アクセス速度において優れているが、メモリセルの集積度は半分以下になるという問題点がある。
米国特許 第５９４０３１９号明細書（第２−４頁、図１−１３）
上述した通り、クロスポイント型のＭＲＡＭは、メモリセルの最小面積が小さく、集積度の大きい大容量のメモリを作ることができるが、アクセス速度が遅くなる問題点がある。他方、選択素子を備えた１Ｔ１Ｊ型などのＭＲＡＭは、アクセス速度において優れているが、メモリセルの最小面積が大きく、メモリセルの集積度は半分以下になる問題点がある。
本発明は、上記のような事情に鑑みてなされたものであって、その目的は、選択素子を備え、アクセス速度において優れていて、しかも、メモリセルの最小面積が小さく、メモリセルの集積度の低下を抑えた磁気メモリ装置及びその製造方法を提供することにある。
即ち、本発明は、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁化自由層とがこの順に積層されてなるトンネル磁気抵抗効果素子によって磁気メモリ素子が構成され、前記トンネル磁気抵抗効果素子に電気的に接続された第１配線とは反対側で、絶縁層を介して第２配線が前記トンネル磁気抵抗効果素子と対向配置された磁気メモリ装置において、
前記トンネル磁気抵抗効果素子に対し前記第２配線と同じ側で、前記トンネル磁気抵 抗効果素子に電気的に接続されている読み出し用の第３配線が、前記第２配線のエリア 内の少なくとも一部を貫通して、この第２配線とは電気的に絶縁された状態で形成され た接続孔内に設けられている
ことを特徴とする磁気メモリ装置に係わり、また、前記磁気メモリ装置の製造方法であって、前記第２配線を形成する工程と、前記第２配線のエリア内の少なくとも一部を貫通して前記接続孔を形成する工程と、前記接続孔内に前記第２配線とは電気的に絶縁された前記第３配線を形成する工程とを有する、磁気メモリ装置の製造方法に係わるものである。
本発明によれば、前記磁気メモリ装置において、前記トンネル磁気抵抗効果素子に対し前記第２配線と同じ側で、前記トンネル磁気抵抗効果素子に電気的に接続されている読み出し用の第３配線が、前記第２配線のエリア内の少なくとも一部を貫通して、この第２配線とは電気的に絶縁された状態で形成された接続孔内に設けられているので、前記第３配線を前記トンネル磁気抵抗効果素子の直下に設けることができ、前記第２配線のエリアを迂回して前記トンネル磁気抵抗効果素子の直下をオフセットした位置に読み出し用の配線を設けていた従来の磁気メモリ装置に比べ、メモリセルの面積を従来より小さく抑えることができ、メモリセルの集積度を向上させることができる。
本発明において、前記接続孔の側壁に絶縁体層が形成され、この絶縁体層の内側に前記第３配線が埋設されているのがよい。
また、前記接続孔が前記第２配線のエリア内を貫通しているのがよい。
また、前記第２配線が、少なくとも前記磁気メモリ素子の単位において、前記接続孔の両側に分割されているのもよい。
また、前記トンネル磁気抵抗効果素子に対し前記第１配線と同じ側に、前記トンネル磁気抵抗効果素子とは電気的に絶縁された書き込み用の第４配線を有しているのがよい。
或いは、また、前記第１配線が、前記読み出し用の配線と書き込み用の配線とを兼ねているのがよい。
また、前記第１配線と前記第２配線とが交差して配置され、その交差点に前記トンネル磁気抵抗効果素子が配置されているのがよい。
また、前記磁化固定層と前記磁化自由層との間に前記トンネルバリア層が挟持され、前記第１又は前記第４配線と前記第２配線とにそれぞれ電流を流すことによって誘起される磁界で前記磁化自由層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネルバリア層を介してのトンネル磁気抵抗効果によって前記第３配線を通じて読み出すように構成されているのがよい。これらは、ＭＲＡＭの標準的な構成である。
以下、本発明の好ましい実施の形態を図面参照下に具体的に説明する。
実施の形態１
図１は、実施の形態１に基づく１Ｔ１Ｊ型のＭＲＡＭのメモリ部に配置されるメモリセルの１つを示す模式的な断面図である。但し、図１では、見やすくするため、層間絶縁膜５０と５６とは、層間絶縁膜間の境界やハッチングを図示省略して示している。
メモリセルの上部には、書き込み用ビット線１３と前記第１配線である読み出し用ビット線１５とが層間絶縁膜５６を間に挟んで設けられ、読み出し用ビット線１５に接してその下にＴＭＲ素子１０Ｃが配置され、さらにＴＭＲ素子１０Ｃの下に前記絶縁層である絶縁層５４を挟んで前記第２配線である書き込み用ワード線１４が対向配置されている。
一方、メモリセルの下部には、例えばｐ型シリコン半導体基板３０内に形成されたｐ型ウエル領域３１に、ドレイン電極３３、ドレイン領域３４、ゲート電極１６、ゲート絶縁膜３５、ソース領域３６、およびソース電極３７よりなるｎ型のＭＯＳ型電界効果トランジスタ１８が設けられている。トランジスタ１８のゲート電極１６は、セル間をつないで帯状に形成され、読み出し用ワード線１６を兼ねている。また、ソース電極３７はセンス線１７に接続されている。
以上の点は図２１に示した従来の１Ｔ１Ｊ型のＭＲＡＭと同様である。異なる点は、従来のＭＲＡＭでは、ＴＭＲ素子１０Ａを読み出し用トランジスタ１８のドレイン電極３３へ接続する読み出し配線２１０が、ＴＭＲ素子１０Ａの直下からオフセットした位置に設けられていたのに対し、本実施の形態に基づくＭＲＡＭでは、ＴＭＲ素子１０Ｃを読み出し用トランジスタ１８のドレイン電極３３へ接続する読み出し配線４０が、ＴＭＲ素子１０Ｃの直下の位置に、書き込み用ワード線１４を貫通して設けられていることである。
このため、デザインルール上の配線の最小寸法をＦとすると、メモリセルのビット線の長さ方向の最小の寸法が、従来は、書き込み用ワード線１４と読み出し用ワード線１６とを配置するために必要な３Ｆに、オフセットした位置に読み出し配線２１０を設けるための長さＦを加算した４Ｆであるのに対し、本実施の形態では、読み出し配線２１０のオフセットに起因する加算分が無くなるため、３Ｆとなり、メモリセルの最小面積は６Ｆ2となる。従って、アクセス速度において優れていると共に、メモリセルの集積度もクロスポイント型のＭＲＡＭの四分の三程度を実現できる。
以下、本実施の形態に基づくＭＲＡＭについてより詳しく説明する。
ＴＭＲ素子１０Ｃの基本構造は、図１６に示した従来例と同様である。ＴＭＲ素子１０Ｃは、磁化の方向が比較的容易に反転する磁化自由層（記憶層）２と、磁化の方向が固定されている磁化固定層４とを含んでいる。磁化自由層（記憶層）２と磁化固定層４とには、例えばニッケル、鉄、コバルト、またはこれらの合金を主成分とする強磁性体が用いられる。また、磁化固定層４は、合成反強磁性結合（ＳＡＦ）をもつ多層膜（強磁性体／金属／強磁性体の積層膜）であってもよい。
磁化固定層４は反強磁性体層５に接して形成されており、両層間に働く交換相互作用によって、磁化固定層４は強い一方向の磁気異方性を持つことになる。反強磁性体層５の材料としては、例えば、鉄、ニッケル、白金、イリジウムおよびロジウムなどのマンガン合金、あるいはコバルトやニッケルの酸化物などを使用できる。
磁化自由層（記憶層）２は、磁化固定層４の磁化方向と平行な磁化容易軸（強磁性体が容易に磁化される方向軸）を有し、磁化固定層４の磁化方向に対し平行または反平行のいずれかの方向に磁化されやすく、この２つの状態間で比較的容易に磁化方向を反転させ得るように構成されている。この磁化固定層４の磁化方向に対し「平行」および「反平行」に磁化した磁化自由層（記憶層）２の２つの状態を情報の“０”と“１”に対応させ、磁化自由層（記憶層）２を情報記憶媒体として用いる。
また、磁化自由層（記憶層）２と磁化固定層４との間には、アルミニウム、マグネシウム、シリコン等の酸化物もしくは窒化物等からなる絶縁体によるトンネルバリア層３が形成されており、磁化自由層（記憶層）２と磁化固定層４との磁気的結合を切るとともに、磁化自由層（記憶層）２の磁化方向に応じたトンネル電流を流す役割を担っている。ＴＭＲ素子１０Ｃを構成する磁性層および導体層は、主にスパッタリング法又はＭＢＥ（Molecular Beam Epitaxy）法により形成されるが、トンネルバリア層３は、スパッタリング法で形成された金属膜を酸化もしくは窒化させること、又は酸化物層をＭＢＥ法またはスパッタリング法によって形成することで得ることができる。
トップコート層１は、ＴＭＲ素子１０Ｃと、ＴＭＲ素子１０Ｃに接続される配線との相互拡散防止や、接触抵抗低減および磁化自由層（記憶層）２の酸化防止という役割があり、通常は、銅、タンタル、窒化チタンおよびチタン等の材料が使用できる。
以上に加えて、ＴＭＲ素子１０Ｃでは、トップコート層１の上部にビット線接続層９が設けられている。ビット線接続層９は、読み出し用ビット線１５と電気的に接続するための導電体層で、通常、タングステンまたは窒化チタンが用いられる。
また、反強磁性体層５の下部には、従来のＴＭＲ素子１０Ａに設けられていた引き出し電極層６の代わりに、読み出し配線４０と接続するためのバリア層８が設けられている。バリア層８は、ＴＭＲ素子１０Ｃと、ＴＭＲ素子１０Ｃに接続される配線との相互拡散防止や接触抵抗低減という役割があり、通常は、銅、タンタル、窒化チタンおよびチタン等の材料が使用できる。
バリア層８の下部には、絶縁層５４を介して書き込み用ワード線１４が対向配置されている。絶縁層５４は、例えば厚さ５０ｎｍの酸化アルミニウム（アルミナ）層である。そして、絶縁層５４および書き込み用ワード線１４を貫通して前記接続孔である接続孔２５が形成され、読み出し用接続プラグ４１は、接続孔２５内に、例えばタングステンを埋設して形成され、絶縁性側壁４２によって書き込み用ワード線１４から電気的に絶縁されている。読み出し用接続プラグ４１は、ＴＭＲ素子１０Ｃのバリア層８に接続されており、読み出し用ランディングパッド４３と４５、および読み出し用接続プラグ４４と共に読み出し配線４０を形成し、ＴＭＲ素子１０Ｃを読み出し用トランジスタ１８のドレイン電極３３に電気的に接続して、ＴＭＲ素子１０Ｃの読み出し電流をセンス線１７に導く働きをする。なお、以下の図中では、接続プラグはプラグ、ランディングパッドはランドと略記する。
このように構成されたメモリセルにおいて、ＴＭＲ素子１０Ｃへの情報の書き込みは、書き込み用ビット線１３および書き込み用ワード線１４に電流を流し、これらから発生する磁界の合成磁界によって磁化自由層（記憶層）２の磁化方向を、磁化固定層４の磁化方向に対して「平行」または「反平行」に定めることによって行い、この向きを情報の“０”と“１”に対応させる。
磁化自由層（記憶層）２における磁界は、磁化容易軸方向の磁界ＨEAが書き込み用ビット線１３を流れる書き込み電流によって印加され、磁化困難軸方向の磁界ＨHAが書き込み用ワード線１４を流れる書き込み電流によって印加され、これらの磁界ＨEAとＨHAとのベクトル合成による合成磁界が作用する。
図２２は、ＭＲＡＭの書き込み条件を示すアステロイド曲線であり、印加された磁界ＨEAおよびＨHAによって磁化自由層（記憶層）２の磁化方向の反転が起こるしきい値を示している。このアステロイド曲線の外部に相当する合成磁界が発生すると、磁化反転が可能になるが、アステロイド曲線の内部の合成磁界では、磁化自由層（記憶層）２の磁化方向を一方から他方へ反転させることはできない。ＭＲＡＭでは、磁界ＨEAおよびＨHAの一方のみでは磁化反転が起こらない磁界ＨEAおよびＨHAを印加し、アステロイド磁化反転特性を利用して、指定されたメモリセルだけに磁性スピンの反転を起こさせ、書き込みを行う。
但し、電流を流している書き込み用ビット線１３および書き込み用ワード線１４の交点以外のセルにおいても、書き込み用ビット線１３または書き込み用ワード線１４単独で発生する磁界が印加されるため、それらの大きさが一方向反転磁界ＨK以上の場合は、交点以外のセルの磁化方向も反転してしまう。このため、書き込み用ビット線１３または書き込み用ワード線１４単独で発生する磁界では磁化自由層（記憶層）２の磁化方向の反転が起こらないように、書き込み用ビット線１３および書き込み用ワード線１４に流す電流の大きさなどを、合成磁界が図中の灰色の領域１５１（Ａ）におさまるように調整する。
情報の読み出しは、磁気抵抗効果を応用したＴＭＲ効果を利用して行い、トンネルバリア層２を挟んだ磁化自由層（記憶層）２と磁気固定層４との間に読み出しビット線１５から電流（トンネル電流）を流し、上記の抵抗の高低に応じた出力電流を、読み出し用電界効果トランジスタ１８を介してセンス線１７に取り出すことによって行う。
上記の書き込みワード線１４に読み出し用接続プラグ４１を貫通させた構造では、読み出し用接続プラグ４１の影響、および読み出し用接続プラグ４１の位置と書き込みワード線１４の位置との位置合わせのずれの影響により、磁化自由層２に形成される磁場が変化することが懸念される。この点を検討するために、書き込みワード線１４にスルーホールを形成し、このスルーホールを設ける位置と磁化反転に必要な電流値との関係を、解析ソフトウェアである「マイクロマグ（商品名）」を用いたシミュレーションで求めた。
図２は、計算モデルを示す斜視図（ａ）と、計算結果を示すグラフ（ｂ）とである。ＴＭＲ素子１０Ｃの形状は、長径０．２６μｍ、短径０．１３μｍのだ円形であるとした。ＴＭＲ素子１０Ｃの短径方向における、ＴＭＲ素子１０Ｃの中心とスルーホールの中心の位置のずれをＤとし、このずれＤと磁化反転に必要な電流値との関係を求めた。計算は、書き込みワード線１４とＴＭＲ素子１０Ｃとのギャップが１０ｎｍと１００ｎｍとである２つの場合について行い、（ｂ−１）および（ｂ−２）に示した。また、以上のそれぞれの場合について、スルーホールがない場合、スルーホールの直径が５０ｎｍである場合、およびスルーホールの直径が８０ｎｍである場合の計算を行ったが、これらはグラフ上では重なってしまい、区別できない。
このように、スルーホールがない場合、スルーホールの直径が５０ｎｍである場合、およびスルーホールの直径が８０ｎｍである場合の３つの計算結果に有意の差がないこと、また、（ｂ−１）および（ｂ−２）のグラフに示されているように、ずれＤを変化させても、ずれＤに関係なく反転電流は一定であることから、書き込みワード線１４に設ける読み出し用接続プラグ４１は、ＴＭＲ素子１０Ｃに形成される磁場の強さにほとんど影響を与えないと判定できる。
次に、図１に示したＭＲＡＭの作製工程のフローを、図３〜図５の概略断面図により説明する。但し、下層配線を形成する工程までの工程は従来と同じであるから、これについては、要点のみを説明する。
まず、公知の半導体技術によって、例えば、シリコン基板３０のｐ型ウエル領域３１に読み出し用ＭＯＳ電界効果トランジスタ１８と、その間を分離するＳＴＩ（Shallow Trench Isolation）などの酸化膜３２を形成する。
次に、その上に積層した絶縁膜に下部配線を形成する。例えば、銅配線であれば、ＣＶＤ（Chemical Vapor Deposition）法により層間絶縁膜として酸化シリコン膜を堆積させ、フォトリソグラフィ技術とドライエッチングにより層間絶縁膜をパターニングした後、バリア層としてタンタルまたは窒化タンタルの薄膜を層間絶縁膜の全面にスパッタ法によって形成し、ＣＶＤ法やメッキ法により配線溝と開口部に銅を埋め込み、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により表面を平坦化する。また、アルミニウム配線であれば、スパッタ法や蒸着法によりアルミニウム薄膜を形成し、フォトリソグラフィ技術とドライエッチングによりパターニングする。
上記のようにして形成した下部構造の上にＴＭＲ素子１０Ｃなどの上部構造を作製する。但し、図３〜図５では、簡略化のため、タングステンの読み出し用接続プラグ４４が形成されている層間絶縁膜５１より上部のみを示し、ＴＭＲ素子１０Ｃ付近の要部の断面のみを示す。また、読み出し用接続プラグ４４の上には、読み出し用ランディングパッド４３が既に形成されているものとする。なお、図３〜図５では、見やすくするため、大半の層間絶縁膜のハッチングを図示省略して示している（以下、同様。）。
まず、図３（ａ）に示すように、高密度プラズマＣＶＤ法による酸化シリコン膜を１０００ｎｍの厚さに堆積させる。その後、ＣＭＰにより平坦化し、読み出し用ランディングパッド４３の上に厚さ５００ｎｍの酸化シリコン膜が残るように、層間絶縁膜５２を形成する。
次に、図３（ｂ）に示すように、チタン(２０ｎｍ)、窒化チタン(２０ｎｍ)、アルミニウム−銅合金(３００ｎｍ)、チタン(１０ｎｍ)、そして窒化チタン(１００ｎｍ)を順次堆積させた後、フォトレジストをマスクとするエッチングによってパターニングして、書き込み用ワード線１４を形成する。次に、高密度プラズマＣＶＤ法による酸化シリコン膜を５００ｎｍの厚さに堆積させた後、ＣＭＰによって平坦化し、書き込み用ワード線１４の表面を露出させ、層間絶縁膜５３を形成する。
次に、図３（ｃ）に示すように、全面に酸化アルミニウム（アルミナ）からなる絶縁層５４を５０ｎｍの厚さに堆積させた後、その上にフォトレジスト層を形成し、このフォトレジスト層をパターニングして、開口部７２を有するフォトレジスト７１を形成する。更に、フォトレジスト７１を２００〜３００℃で熱処理し、フォトレジスト７１をリフローさせ、開口部７２の直径を縮小させ、開口部７４を有するフォトレジスト７３を形成する。実線がフォトレジスト７１の断面形状であり、点線がリフロー後のフォトレジスト７３の断面形状である。フォトレジストの開口部の縮小方法は、この他に例えば、T.Toyoshima et al.，International Electron Devices Meeting Technical Digest，pp.333-336 (1998)に報告されている側壁形成による方法を用いてもよい。
次に、図３（ｄ）に示すように、開口部７４の直径を縮小させたフォトレジスト７３をマスクとするエッチングによって、絶縁層５４、書き込み用ワード線１４および層間絶縁膜（酸化シリコン膜）５２を順次エッチングし、読み出し用ランディングパッド４３に達する接続孔２５を形成する。この後、フォトレジスト７３をアッシングにより除去する。
次に、図４（ｅ）に示すように、プラズマＣＶＤ法による酸化シリコン膜を２０ｎｍの厚さに堆積させた後、エッチバックして、接続孔２５に酸化シリコン膜からなる絶縁性側壁４２を形成する。
次に、図４（ｆ）に示すように、絶縁性側壁４２が形成された接続孔２５にタングステン層をＣＶＤ法で埋設した後、ＣＭＰにより表面を平坦化して、読み出し用接続プラグ４１を形成する。
次に、図４（ｇ）に示すように、バリア層８、反強磁性体層５、磁化固定層４、トンネルバリア層３、磁化自由層２、そしてトップコート層１を、順次ＰＶＤ（Physical Vapor Deposition：物理的気相成長法）法で堆積させる。ここでバリア層８としては、窒化チタン、タンタルまたは窒化タンタルが用いられる。反強磁性体層５としては、例えば、鉄−マンガン、ニッケル−マンガン、白金−マンガン、イリジウム−マンガン等の合金を用いる。磁化固定層４としては、ニッケル／鉄、及び／又はコバルトの合金材料を用いる。磁化固定層４は、反強磁性体層５との交換結合によって磁化の方向がピニング（ｐｉｎｎｉｎｇ：固定）される。トンネルバリア層３としては、通常、酸化アルミニウム（アルミナ：Ａl2Ｏ3）が用いられる。このアルミナ膜は、０．５〜５ｎｍと非常に薄いため、ＡＬＤ（Atomic Layer Deposition）法、またはアルミニウムをスパッタリングによって堆積させた後、プラズマ酸化するといった方法で形成する。磁化自由層２としても、磁化固定層４と同様、ニッケル／鉄、及び／又はコバルトの合金材料を用いる。この層は、外部磁場の印加によって、磁化方向を磁化固定層４の磁化方向に対して平行または反平行にすることができる。トップコート層１は、バリア層８と同一材料で形成する。次に、ＣＶＤ法によりタングステンまたは窒化チタンからなるビット線接続層９を５０ｎｍの厚さに堆積させる。
次に、図４（ｈ）に示すように、図４（ｇ）に示した工程で形成した多層膜９、１〜５、および８をエッチングしてＴＭＲ素子１０Ｃを形成する。
次に、図５（ｉ）に示すように、プラズマＣＶＤ法によって酸化シリコンからなる層間絶縁膜５５を１００ｎｍの厚さに堆積させた後、ＣＭＰにより表面を平坦化して、タングステンまたは窒化チタンからなるビット線接続層９を露出させる。
次に、図５（ｊ）に示すように、標準的な配線形成技術によって、読み出し用ビット線１５を形成する。読み出し用ビット線１５の材料としては、アルミニウム合金、銅または窒化チタンを用いることができる。
次に、図５（ｋ）に示すように、層間絶縁膜５６を堆積後、標準的な配線形成技術によって、書き込み用ビット線１３や、周辺回路の配線（図示省略）や、ボンディングパッド領域（図示省略）を形成する。更に、全面にプラズＣＶＤ法により窒化シリコン膜からなる絶縁膜５７を堆積させ、ボンディングパッド部（図示省略）を開口して、ＭＲＡＭ製造のウェーハプロセス工程を完了させる。
以上詳述したように、本実施の形態に基づくＭＲＡＭの構造と製法により、従来の引き出し配線部分が無くなり、ビット線に沿った方向の長さを縮小でき、デザインルール上の配線の最小寸法をＦとすると、メモリセルの面積として８Ｆ2以下のセルサイズを実現することができる。また、ＴＭＲ素子１０Ｃは、１段階のエッチングで形成できるため、精度の比較的低いエッチングでＴＭＲ素子を作製することができる。
実施の形態２
図６と図７は、実施の形態１のＭＲＡＭと本質的に同等の構造を有するＭＲＡＭを、実施の形態２に基づく方法で作製する工程を示す平面図（左図）と、平面図のＡ−Ａ線の位置における断面図（右図）とである。これらは、図３（ａ）と同じ状態から始まり、図４（ｆ）に相当する状態を形成するところまでを示している。この後の工程は、実施の形態１と同様であるので、説明を省略する（以下、同様。）。
まず、図６（ａ）に示すように、高密度プラズマＣＶＤ法による酸化シリコン膜を１０００ｎｍの厚さに堆積させる。その後、ＣＭＰにより平坦化し、読み出し用ランディングパッド４３の上に厚さ５００ｎｍの酸化シリコン膜が残るように、層間絶縁膜５２を形成する。
次に、図６（ｂ）に示すように、チタン(２０ｎｍ)、窒化チタン(２０ｎｍ)、アルミニウム−銅合金(３００ｎｍ)、チタン(１０ｎｍ)、そして窒化チタン(１００ｎｍ)を順次堆積させる。この後、フォトレジストをマスクとするエッチングによりパターニングして、読み出し用接続プラグ４１を形成する位置に、それより内径がやや大きい貫通孔を形成した書き込み用ワード線１４を形成する。次に、高密度プラズマＣＶＤ法による酸化シリコン膜を５００ｎｍの厚さに堆積させた後、ＣＭＰによって平坦化し、書き込み用ワード線１４の表面を露出させ、層間絶縁膜５３を形成する。
次に、図６（ｃ）に示すように、全面に酸化アルミニウム（アルミナ）からなる絶縁層５４を５０ｎｍの厚さに堆積させた後、その上にフォトレジスト層を形成し、このフォトレジスト層をパターニングして、上記貫通孔と同じ内径の開口部８２を有し、上記貫通孔の上方以外を被覆するフォトレジスト８１を形成する。更に、フォトレジスト８１を２００〜３００℃で熱処理し、フォトレジスト８１をリフローさせ、開口部８２の内径を縮小させ、読み出し用接続プラグ４１と内径が同じである開口部８４を有するフォトレジスト８３を形成する。実線がフォトレジスト８１の断面図であり、点線がリフロー後のフォトレジスト８３の断面形状である。フォトレジストの開口部の縮小方法は、この他に例えば、先述した側壁形成による方法を用いてもよい。
次に、図７（ｄ）に示すように、開口部の直径を縮小させたフォトレジスト８３をマスクとするエッチングによって、絶縁層（アルミナ膜）５４、書き込み用ワード線１４および層間絶縁膜（酸化シリコン膜）５２を順次エッチングし、読み出し用ランディングパッド４３に達する接続孔２５を形成する。この後、フォトレジスト８３をアッシングにより除去する。
次に、図７（ｅ）に示すように、接続孔２５にタングステン層をＣＶＤ法で埋設した後、ＣＭＰにより表面を平坦化して、読み出し用接続プラグ４１を形成する。
本実施の形態によれば、開口部に側壁を形成する工程が含まれていないため、側壁を形成することが難しい、開口部の内径が小さく、アスペクト比が大きい場合にも容易に適用できる利点がある。その他は本質的に実施の形態１と同等であるから、実施の形態１と同等の作用効果を期待できるのは言うまでもない。
即ち、本実施の形態に基づくＭＲＡＭの構造と製法により、従来の引き出し配線部分が無くなり、ビット線に沿った方向の長さを縮小でき、デザインルール上の配線の最小寸法をＦとすると、メモリセルの面積として８Ｆ2以下のセルサイズを実現することができる。また、ＴＭＲ素子１０Ｃは、１段階のエッチングで形成できるため、精度の比較的低いエッチングでＴＭＲ素子を作製することができる。
実施の形態３
図８と図９は、実施の形態１のＭＲＡＭと本質的に同等の構造を有するＭＲＡＭを、実施の形態３に基づく方法で作製する工程を示す平面図（左図）と、平面図のＡ−Ａ線の位置における断面図（右図）とである。これらは、図３（ｂ）と同じ状態から始まり、図４（ｆ）に相当する状態を形成するところまでを示している。この後の工程は、実施の形態１と同様であるので、説明を省略する。
本実施の形態では、一気に読み出し用ランド４３に達する接続孔２５を形成するのではなく、例えば、書き込み用ワード線１４を貫通するところまで接続孔を形成し、この状態で絶縁性の側壁を形成した後、この側壁をマスクにして読み出し用ランド４３に達する接続孔を形成する。
まず、図８（ａ）に示すように、高密度プラズマＣＶＤ法による酸化シリコン膜からなる層間絶縁膜５２の上に、チタン(２０ｎｍ)、窒化チタン(２０ｎｍ)、アルミニウム−銅合金(３００ｎｍ)、チタン(１０ｎｍ)、そして窒化チタン(１００ｎｍ)を順次堆積させた後、フォトレジストをマスクとするエッチングによりパターニングして、書き込み用ワード線１４を形成する。次に、高密度プラズマＣＶＤ法による酸化シリコン膜を５００ｎｍの厚さに堆積させた後、ＣＭＰによって平坦化し、書き込み用ワード線１４の表面を露出させ、層間絶縁膜５３を形成する。
次に、図８（ｂ）に示すように、全面に酸化アルミニウム（アルミナ）からなる絶縁層５４を５０ｎｍの厚さに堆積させた後、その上にフォトレジスト層を形成し、このフォトレジスト層をパターニングして、開口部９２を有するフォトレジスト９１を形成する。開口部９２の内径は、接続孔２５の内径と同じとする。
次に、図８（ｃ）に示すように、フォトレジスト９１をマスクとするエッチングによって、絶縁層５４と書き込み用ワード線１４を順次エッチングし、層間絶縁膜５２に達する接続孔２６を形成する。この後、フォトレジスト９１をアッシングにより除去する。
次に、図９（ｄ）に示すように、プラズマＣＶＤ法による窒化シリコン膜を２０ｎｍの厚さに堆積させた後、エッチバックして、接続孔２６に窒化シリコン膜からなる絶縁性側壁４６を形成する。
次に、図９（ｅ）に示すように、絶縁層５４と窒化シリコン膜からなる側壁４６をマスクとして用いて、層間絶縁膜５２をエッチングし、読み出し用ランディングパッド４３に達する接続孔２５を形成する。
次に、図９（ｆ）に示すように、接続孔２５にタングステン層をＣＶＤ法で埋設した後、ＣＭＰにより表面を平坦化して、読み出し用接続プラグ４１を形成する。
本実施の形態によれば、開口部に側壁を形成する工程は含まれているものの、開口部の深さは実施の形態１の半分以下であるから、側壁を形成する工程が容易になる。また、実施の形態２ではマスクを形成する工程が２回あるのに対し、本実施の形態では１回でよい利点がある。その他は本質的に実施の形態１と同等であるから、実施の形態１と同等の作用効果を期待できるのは言うまでもない。
即ち、本実施の形態に基づくＭＲＡＭの構造と製法により、従来の引き出し配線部分が無くなり、ビット線に沿った方向の長さを縮小でき、デザインルール上の配線の最小寸法をＦとすると、メモリセルの面積として８Ｆ2以下のセルサイズを実現することができる。また、ＴＭＲ素子１０Ｃは、１段階のエッチングで形成できるため、精度の比較的低いエッチングでＴＭＲ素子を作製することができる。
実施の形態４
図１０は、実施の形態４に基づくＭＲＡＭの要部概略平面図である。図１０に示した書き込み用ワード線１４では、例えば矩形状に切り欠いた部分１００があり、切り欠き部１００において両側に分割された書き込み用ワード線１４の間に接続孔２５を設け、この接続孔２５内に読み出し用接続プラグ４１を形成する。
図１１と図１２は、実施の形態１のＭＲＡＭと本質的に同等の構造を有するＭＲＡＭを、実施の形態４に基づく方法で作製する工程を示す平面図（左図）と、平面図のＡ−Ａ線の位置における断面図（右図）とである。これらは、図３（ｂ）と同じ状態から始まり、図４（ｆ）に相当する状態を形成するところまでを示している。
まず、図１１（ａ）に示すように、高密度プラズマＣＶＤ法による酸化シリコン膜からなる層間絶縁膜５２の上に、チタン(２０ｎｍ)、窒化チタン(２０ｎｍ)、アルミニウム−銅合金(３００ｎｍ)、チタン(１０ｎｍ)、そして窒化チタン(１００ｎｍ)を順次堆積させた後、フォトレジストをマスクとするエッチングによりパターニングして、書き込み用ワード線１４を形成する。次に、高密度プラズマＣＶＤ法による酸化シリコン膜を５００ｎｍの厚さに堆積させた後、ＣＭＰによって平坦化し、書き込み用ワード線１４の表面を露出させ、層間絶縁膜５３を形成する。
次に、図１１（ｂ）に示すように、全面に酸化アルミニウム（アルミナ）からなる絶縁層５４を５０ｎｍの厚さに堆積させた後、その上にフォトレジスト層を形成し、このフォトレジスト層をパターニングして、矩形状の開口部１０２を有するフォトレジスト１０１を形成する。このフォトレジスト１０１をマスクとして絶縁層５４と書き込み用ワード線１４を順次エッチングし、矩形状の切り欠き部１００をもつ書き込み用ワード線１４を形成する。この後、フォトレジスト１０１をアッシングにより除去する。
次に、図１１（ｃ）に示すように、プラズマＣＶＤ法による窒化シリコン膜を２０ｎｍの厚さに堆積させた後、エッチバックして、切り欠き部１００に窒化シリコン膜からなる絶縁性側壁４７を形成する。
次に、図１２（ｄ）に示すように、高密度プラズマＣＶＤ法による酸化シリコン膜を矩形状の切り欠き部１００に埋設した後、ＣＭＰによって平坦化し、書き込み用ワード線１４の表面を露出させ、絶縁層５７を形成する。
次に、図１２（ｅ）に示すように、フォトレジスト層を形成し、このフォトレジスト層をパターニングして、例えば楕円形状の開口部１０４を有するフォトレジスト１０３を形成する。フォトレジスト１０３をマスクとして絶縁層５７と層間絶縁膜５２を順次エッチングし、楕円の一部を切り欠いた形状の断面をもつ接続孔１０６（図示せず）を形成する。この後、フォトレジスト１０３をアッシングにより除去する。
次に、図１２（ｆ）に示すように、タングステン膜をＣＶＤ法で堆積後、ＣＭＰにより表面を平坦化して、読み出し用接続プラグ４１を形成する。
本実施の形態によれば、書き込み用ワード線１４に絶縁性側壁４７を形成した後、この側壁をマスクにして読み出し用ランド４３に達する接続孔１０６を形成するので、比較的精度の低いエッチングで接続孔１０６を形成できる利点がある。この際、開口部に側壁を形成する工程は含まれているものの、開口部が広い矩形であるので、容易に側壁を形成することができる。また、大きな開口部を形成した後、接続孔１０６を形成するので、接続孔１０６のアスペクト比が小さくなり、形成が容易になる。
一方、書き込み用ワード線１４に切り欠き部１００を設けると、切り欠き部１００が形成される書き込み用ワード線１４の領域では断面積が小さくなり、他の領域に比べエレクトロマイグレーションに対する寿命が低下することが懸念される。しかしながら、本実施の形態では、切り欠き部１００を設ける領域を、書き込み用ワード線１４の一部に限定することによって、書き込み用ワード線１４がエレクトロマイグレーションによって溶断するなどの危険を最小限に抑えることができる。
その他は本質的に実施の形態１と同等であるから、実施の形態１と同様の作用効果を期待できるのは言うまでもない。即ち、本実施の形態に基づくＭＲＡＭの構造と製法により、従来の引き出し配線部分が無くなり、ビット線に沿った方向の長さを縮小でき、デザインルール上の配線の最小寸法をＦとすると、メモリセルの面積として８Ｆ2以下のセルサイズを実現することができる。また、ＴＭＲ素子１０Ｃは、１段階のエッチングで形成できるため、精度の比較的低いエッチングでＴＭＲ素子を作製することができる。
実施の形態５
図１３は、実施の形態５に基づくＭＲＡＭの要部概略平面図である。本実施の形態では、書き込み用ワード線１４を２本またはそれ以上の配線で構成し、この配線間に接続孔２５を設け、この接続孔２５内に読み出し用接続プラグ４１を形成する。この形状は、図１０に示した、実施の形態４の書き込み用ワード線の形状に類似しており、実施の形態４における切り欠き部１００がビット線に沿った方向に拡大された結果、メモリセル間で連結してしまった形状とみなすことができる。
書き込みワード線１４は、その端部で周辺回路部の下層配線と接続する。書き込みワード線１４を構成する複数の配線は、この下層配線において互いに電気的に接続するのがよい。あるいは、下層配線に至る前の端部の位置で互いに接続してもよい。
書き込みワード線１４を構成する複数の配線を形成する方法としては、配線を形成する際に複数の配線を最小ピッチで形成する。あるいは、実施の形態４と同様に、一旦１本の配線を形成した後、１本の配線を複数に分割してもよい。但し、このとき、配線全長にわたって分割を行うものとする。
複数の配線を形成した後、配線間に接続孔２５や読み出し用接続プラグ４１を形成する工程は、実施の形態４において図１１と図１２を用いて説明したのと同様であるので、重複を避けるため、ここでは説明を省略する。
その他は本質的に実施の形態１や実施の形態４と同等であるから、実施の形態１と同様の作用効果を期待できるのは言うまでもない。即ち、本実施の形態に基づくＭＲＡＭの構造と製法により、従来の引き出し配線部分が無くなり、ビット線に沿った方向の長さを縮小でき、デザインルール上の配線の最小寸法をＦとすると、メモリセルの面積として８Ｆ2以下のセルサイズを実現することができる。また、ＴＭＲ素子１０Ｃは、１段階のエッチングで形成できるため、精度の比較的低いエッチングでＴＭＲ素子を作製することができる。
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
例えば、実施の形態１では書き込み用ビット線１３と読み出し用ビット線１５を独立して設ける例を示したが、図１４に示すように、両者を１本のビット線１１で兼ねるようにしてもよい。
また、書き込み用ワード線１４に形成される接続孔２５の形状は、図１５の平面図に示すように、円形（ａ）や楕円形（ｂ）や矩形などでもよく、また、それらの一部が書き込み用ワード線１４を貫通しているのでもよい。
ＭＲＡＭは、高速かつ不揮発性の大容量メモリとしてユビキタス時代に必要不可欠なものであると考えられており、あらゆる電子装置、とりわけ、高速化、低消費電力化、高集積化などの、一層の高性能化が要求されている情報通信機器、特に携帯端末などの個人用小型機器に好適である。
本発明の実施の形態１に基づく１Ｔ１Ｊ型のＭＲＡＭのメモリセルの概略断面図である。 同、スルーホールを設ける位置と磁化反転に必要な電流値との関係を求める計算モデルを示す斜視図（ａ）と、計算結果を示すグラフ（ｂ）とである。 同、ＭＲＡＭの作製工程を示す要部概略断面図である。 同、ＭＲＡＭの作製工程を示す要部概略断面図である。 同、ＭＲＡＭの作製工程を示す要部概略断面図である。 本発明の実施の形態２に基づくＭＲＡＭの作製工程を示す要部概略断面図である。 同、ＭＲＡＭの作製工程を示す要部概略断面図である。 本発明の実施の形態３に基づくＭＲＡＭの作製工程を示す要部概略断面図である。 同、ＭＲＡＭの作製工程を示す要部概略断面図である。 本発明の実施の形態４に基づくＭＲＡＭの要部概略平面図である。 同、ＭＲＡＭの作製工程を示す要部概略断面図である。 同、ＭＲＡＭの作製工程を示す要部概略断面図である。 本発明の実施の形態５に基づくＭＲＡＭの要部概略平面図である。 本発明の他の実施の形態に基づく１Ｔ１Ｊ型のＭＲＡＭのメモリセルの概略断面図である。 本発明の実施の形態に基づく、書き込み用ワード線に形成される接続孔の形状を示す平面図である。 ＭＲＡＭのＴＭＲ素子の概略斜視図である。 クロスポイント型のＭＲＡＭのメモリ部の一部を示す拡大斜視図（ａ）と、そのセルレイアウトを示す平面図（ｂ）とである。 １Ｔ１Ｊ型のＭＲＡＭの等価回路図である。 １Ｔ１Ｊ型のＭＲＡＭの等価回路図である。 従来の１Ｔ１Ｊ型のＭＲＡＭのメモリセルを示す斜視図である。 同、１Ｔ１Ｊ型のＭＲＡＭのメモリセルの模式的な断面図である。 ＭＲＡＭの書き込み時の磁界応答特性図である。 ＭＲＡＭの読み出し動作を示す原理図である。 従来の１Ｔ１Ｊ型のＭＲＡＭのセルレイアウトを示す平面図である。
符号の説明
１…トップコート層、２…磁化自由層（記憶層）、３…トンネルバリア層、
４…磁化固定層、５…反強磁性体層、６…引き出し電極層、７…支持基板、
８…バリア層、９…ビット線接続層、１０Ａ、１０Ｂ、１０Ｃ…ＴＭＲ素子、
１１…ビット線、１２…ワード線、１３…書き込み用ビット線、
１４…書き込み用ワード線、１５…読み出し用ビット線、
１６…読み出し用ワード線（ゲート電極）、１７…センス線、
１８…読み出し用電界効果トランジスタ（選択用トランジスタ）、
１９…書き込み用ビット線電流駆動回路、２０…書き込み用ワード線電流駆動回路、
２１…読み出し用ビット線駆動回路、２２…読み出し用ワード線駆動回路、
２３…センスアンプ、２５、２６…接続孔、３０…シリコン基板、３１…ウエル領域、
３２…酸化シリコン膜（例えばＳＴＩ）、３３…ドレイン電極、３４…ドレイン領域、
３５…ゲート絶縁膜、３６…ソース領域、３７…ソース電極、４０…読み出し配線、
４１、４４…読み出し用接続プラグ、４２…絶縁性側壁、
４３、４５…読み出し用ランディングパッド、４６、４７…絶縁性側壁、
５０〜５６…層間絶縁膜、５７…絶縁層、７１、７３…フォトレジスト、
７２、７４…開口部、８１、８３…フォトレジスト、８２、８４…開口部、
９１…フォトレジスト、９２…開口部、１００…切り欠き部、
１０１、１０３…フォトレジスト、１０２、１０４…開口部、
２０１…ｐｎ接合ダイオード層、２０２…引き出し配線、２１０…読み出し配線、
２１１、２１３、２１５…読み出し用接続プラグ、
２１２、２１４、２１６…読み出し用ランディングパッド

Claims (9)

  1. 磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁化自由層とがこの順に積層されてなるトンネル磁気抵抗効果素子によって磁気メモリ素子が構成され、前記トンネル磁気抵抗効果素子に電気的に接続された第１配線とは反対側で、絶縁層を介して第２配線が前記トンネル磁気抵抗効果素子と対向配置された磁気メモリ装置において、
    前記トンネル磁気抵抗効果素子に対し前記第２配線と同じ側で、前記トンネル磁気抵 抗効果素子に電気的に接続されている読み出し用の第３配線が、前記第２配線のエリア 内の少なくとも一部を貫通して、この第２配線とは電気的に絶縁された状態で形成され た接続孔内に設けられている
    ことを特徴とする磁気メモリ装置。
  2. 前記接続孔の側壁に絶縁体層が形成され、この絶縁体層の内側に前記第３配線が埋設されている、請求項１に記載した磁気メモリ装置。
  3. 前記接続孔が前記第２配線のエリア内を貫通している、請求項１に記載した磁気メモリ装置。
  4. 前記第２配線が、少なくとも前記磁気メモリ素子の単位において、前記接続孔の両側に分割されている、請求項１に記載した磁気メモリ装置。
  5. 前記トンネル磁気抵抗効果素子に対し前記第１配線と同じ側に、前記トンネル磁気抵抗効果素子とは電気的に絶縁された書き込み用の第４配線を有している、請求項１に記載した磁気メモリ装置。
  6. 前記第１配線が、前記読み出し用の配線と書き込み用の配線とを兼ねている、請求項１に記載した磁気メモリ装置。
  7. 前記第１配線と前記第２配線とが交差して配置され、その交差点に前記トンネル磁気抵抗効果素子が配置されている、請求項１に記載した磁気メモリ装置。
  8. 前記磁化固定層と前記磁化自由層との間に前記トンネルバリア層が挟持され、前記第１又は前記第４配線と前記第２配線とにそれぞれ電流を流すことによって誘起される磁界で前記磁化自由層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネルバリア層を介してのトンネル磁気抵抗効果によって前記第３配線を通じて読み出すように構成された、請求項１又は５に記載した磁気メモリ装置。
  9. 請求項１〜８のいずれか１項に記載した磁気メモリ装置の製造方法であって、前記第２配線を形成する工程と、前記第２配線のエリア内の少なくとも一部を貫通して前記接続孔を形成する工程と、前記接続孔内に前記第２配線とは電気的に絶縁された前記第３配線を形成する工程とを有する、磁気メモリ装置の製造方法。
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