JP2005322888A - プリズムを備えたｃｍｏｓイメージセンサおよびその製造方法 - Google Patents

Abstract

【課題】 光を効率的に集光することが可能で、製造コストが安いＣＭＯＳイメージセンサおよびその製造方法を提供すること。
【解決手段】 半導体基板２１に、複数個の単位画素のそれぞれに対応する複数個のフォトダイオード２３を形成するステップと、その上に層間絶縁膜２４を形成し、層間絶縁膜２４上に最上部金属配線２５を形成するステップと、層間絶縁膜２４のうち、フォトダイオード２３に対応する領域をエッチングにより除去し、所定の深さを有するトレンチ２７を形成するステップと、隣接するトレンチ２７間の領域に、上部が尖った形状を有するＨＤＰ酸化膜を形成するステップと、それぞれのトレンチ２７内に、層間絶縁膜２４より屈折率が大きい窒化膜２９を所定の厚さに形成するステップと、その上に窒化膜２９より屈折率が小さい絶縁膜３０を積層し、トレンチ２７を埋め込むことによりプリズムを形成するステップとを含む。
【選択図】 図２Ｇ

Description

本発明は、ＣＭＯＳイメージセンサ、特にマイクロレンズの代りにプリズムを備えたＣＭＯＳイメージセンサおよびその製造方法に関する。

通常イメージセンサとは、光学映像(optical image)を電気信号に変換する半導体素子であり、このうち電荷結合素子(Charge Coupled Device、以下「ＣＣＤ」と記す)は、個々のＭＯＳ(Metal Oxide Silicon)キャパシタが相互に非常に近接して位置し、電荷キャリアがキャパシタに格納されて移送される素子である。また、ＣＭＯＳ(Complementary MOS)イメージセンサは、制御回路および信号処理回路を周辺回路として用いるＣＭＯＳ技術を利用し、画素の数だけＭＯＳトランジスタ用いて、順に出力を検出するスイッチング方式が採用された素子である。

ＣＣＤは、駆動方式が複雑なため電力の消費量が多く、さらに、マスクを用いる処理数が多いので製造工程が複雑である。そのため、ＣＣＤには、信号処理回路をＣＣＤチップ内に組み込むことが難しく、ワンチップ化が困難ということなどの様々な欠点がある。したがって、最近、このような欠点を解消するために、サブミクロンのＣＭＯＳを製造する技術を用いるＣＭＯＳイメージセンサに関する研究開発が活発に行われている。ＣＭＯＳイメージセンサは、単位画素内にフォトダイオードとＭＯＳトランジスタとを設け、スイッチング方式で順に信号を検出することによりイメージの映像を得るようになっている。このＣＭＯＳイメージセンサの場合、ＣＭＯＳの製造技術を用いているので、電力の消費量が少なく、必要なマスクの数も２０個程度と少ない。したがって、３０〜４０個のマスクが必要な従来のＣＣＤの製造に比べて、工程が非常に簡素化され、様々な信号処理回路のワンチップ化が可能であるため、次世代のイメージセンサとして脚光を浴びている。

図１Ａは、通常のＣＭＯＳイメージセンサにおける単位画素を示す回路図である。図１Ａに示した回路は、主として１つのフォトダイオード１００及び４つのＭＯＳトランジスタ１０１、１０３〜１０５によって構成されている。すなわち、光を検知して光電変換を行ない電荷を生成するフォトダイオード１００と、フォトダイオード１００で生成し集められた電荷を、フローティング拡散領域１０２に伝送するためのトランスファートランジスタ１０１と、フローティング拡散領域の電位を所定の値にセットし、電荷を排出してフローティング拡散領域１０２をリセットさせるためのリセットトランジスタ１０３と、ソースフォロワバッファ増幅器の役割をするドライブトランジスタ１０４と、スイッチの役割をして、アドレスできるようにするセレクトトランジスタ１０５とを備えている。これらの４つのトランジスタ１０１、１０３〜１０５以外にも、出力信号を読み取ることができるように、ロードトランジスタ１０６を備えている。

ＣＭＯＳイメージセンサは、上記のように構成された単位画素を備えており、イメージセンサ内のカラーイメージを実際の画像とし表示するものである。そのために、外部からの光を検出して、電荷を生成し蓄積する光検出部の上部にカラーフィルタアレーが配置されている。このカラーフィルタアレーは、赤、緑および青の３色、または、イエロー、マゼンタおよびシアン（青緑色）の３色で構成されている。

上記のイメージセンサは、光を検出する光検出部と検出した光を電気的信号に変換してデータ化するロジック回路部とで構成されている。また、光の検出感度を高めるために、単位画素の総面積に対して光検出部が占める面積の割合(Nominal Fill Factor)を大きくする努力が続けられている。その解決策の一つとして、最も多く用いられているのが、マイクロレンズを採用する方法である。

すなわち、イメージセンサの受光感度を高めるために、光検出部以外の領域に入射する光の経路を変え、光検出部に集めるようにする集光技術が開発された。この集光技術では、集光を行うために、カラーフィルタ上にマイクロレンズを設ける方法が採用されている。

従来の技術の場合には、通常フォトレジストを用いてマイクロレンズを形成している。図１Ｂは、このようなカラーフィルタとマイクロレンズとを含むＣＭＯＳイメージセンサの構造を示す断面図である。以下、図１Ｂを参照して、従来の技術に係るＣＭＯＳイメージセンサの構造を説明する。

まず、半導体基板１０上には、活性領域とフィールド領域とを画定する素子分離膜１１が形成されており、それぞれの単位画素には、フォトダイオードなどで構成された光検出手段１２が形成されている。なお、図１Ｂには、単位画素を構成するそれぞれのトランジスタは図示されていない。

このように、素子分離膜１１、光検出手段１２およびトランジスタ(図示せず)を形成した後に、半導体基板１０上に層間絶縁膜１３を形成し、次いで、金属配線１４、１６を形成する。図１Ｂには、第１と第２の２つの金属配線１４、１６が用いられる場合を示したが、さらに多くの金属配線を用いることができる。

また、第１金属配線１４と第２金属配線１６とを電気的に絶縁するために、第１金属配線と第２金属配線との間には配線用層間絶縁膜１５が形成されている。この場合、これらの金属配線は、光検出手段１２に入射する光を遮らないように、意図的にレイアウトされている。

このように、最上部（第２）金属配線１６が形成された後、湿気やスクラッチなどから素子を保護するために、最上部金属配線上にパッシべーション膜１７を形成する。

パッシべーション膜１７上には、イメージをカラーで表示するためのカラーフィルタ１８が形成されている。このカラーフィルタ１８は、通常染色されたフォトレジストを用いることにより、それぞれの単位画素ごとに１つずつ形成されており、光検出手段１２が検出した光をそれぞれの色に分光して出力する。

カラーフィルタ１８は、隣接するカラーフィルタと一部重なった状態で形成されるため、完成後のカラーフィルタ１８の表面には、通常段差が生じる。マイクロレンズは、その後の工程で形成される。マイクロレンズが平坦な表面に形成されない場合には、マイクロレンズに本来の性能を発揮させることができない。したがって、カラーフィルタ１８には、段差が発生しないようにしなければならない。そのために、平坦化膜１９がカラーフィルタ１８上に形成され、この平坦化膜１９上にマイクロレンズ２０が形成されるようになっている。

通常のマイクロレンズ２０の形成方法は次の通りである。まず、光透過性に優れたフォトレジストを平坦化膜１９上に塗布した後、フォトレジストを長方形にパターンニングすることにより直方体形のフォトレジスト層を形成する。

次いで、適切な加熱処理を行うことによって、直方体形のフォトレジスト層をフローさせる。この処理によって、ドーム状のマイクロレンズを形成する。その上に、マイクロレンズを保護するための低温酸化膜２１を形成する。次いで、パッドオープン処理、パッケージングなどの通常のチップ製造ステップを実施する。

このような方法で製造されたチップは、カメラ、携帯電話、ＣＣＴＶなどに装着するためのモジュールを構成するのに用いられる。一般に、このようなモジュールには、マイクロレンズのほかに外部レンズが用いられる。

図１Ｃは、外部レンズが装着された状態で、ＣＭＯＳイメージセンサに入射する光の経路を示した図である。なお、図１Ｃには、単位画素の集合体である画素アレーの中心部に入射する光の経路と、画素アレーの周縁部に入射する光の経路とを示した。

図１Ｃを参照すると、外部レンズを経て画素アレーの中心部に入射する光は、マイクロレンズを介してフォトダイオードの中心部に入射するようになっており、光エネルギのロスが少なく、集光効率に優れていることが分かる。

一方、外部レンズを経て画素アレーの周縁部に入射する光は、たとえマイクロレンズを経たとしても、フォトダイオードの中心部から外れた領域に集光される割合が非常に多い。

すなわち、画素に入射する光の入射角によって、外部レンズの中心部と画素との間の距離が異なるため、フォトダイオードの中央部へ焦点合わせを行うことが難しい。このような理由により、画素アレーの中心部と周縁部とで受光感度に差が発生するという欠点がある。

このような欠点以外にも、マイクロレンズを用いる場合には、マイクロレンズが凸形であるために、表面層に凸凹が生じる。その凹凸のために、各種の汚染物質が付着しやすく、また汚染物質を洗浄する処理を行っても、汚染物質がよく洗浄されないという欠点がある。

さらに、フォトレジストを用いてマイクロレンズを製造する場合、マイクロレンズの特性上、一般的に使用されているフォトレジストではなく、高価なフォトレジストを用いなければならい。そのほか、マイクロレンズを形成するためのパターンニング、ベーキング、レジストのフロー処理、マイクロレンズを保護するための低温酸化膜の形成など、様々な処理を追加する必要であるので、製造コストが高いという欠点がある。

本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的は、画素アレーの中心部と周縁部における受光感度の差、すなわち画素アレーの受光感度の不均一性が解消され、効率的な集光ができるとともに、画素が汚染されにくく、製造コストが安いＣＭＯＳイメージセンサおよびその製造方法を提供することにある。

上記目的を達成するため、本発明に係るＣＭＯＳイメージセンサの製造方法は、複数個の単位画素で構成された単位画素アレーを備え、半導体基板に、複数個の前記単位画素のそれぞれに対応する複数個のフォトダイオードを形成するステップと、前記半導体基板および前記フォトダイオードの上に層間絶縁膜を形成し、該層間絶縁膜の上に最上部金属配線を形成するステップと、前記層間絶縁膜のうち、それぞれの前記フォトダイオードに対応する領域をエッチングにより除去し、所定の深さを有するトレンチを形成するステップと、隣接する前記トレンチ間の領域に、上部が尖った形状を有するＨＤＰ酸化膜を形成するステップと、それぞれの前記トレンチの内部に、前記層間絶縁膜より屈折率が大きい窒化膜を所定の厚さに形成するステップと、該窒化膜の上に、該窒化膜より屈折率が小さい絶縁膜を積層し、それぞれの前記トレンチを埋め込むことによりプリズムを形成するステップとを含むことを特徴としている。

また、本発明に係る別のＣＭＯＳイメージセンサの製造方法は、複数個の単位画素で構成された単位画素アレーを備え、半導体基板に、複数個の前記単位画素のそれぞれに対応する複数個のフォトダイオードを形成するステップと、前記半導体基板および前記フォトダイオードの上に層間絶縁膜を形成し、該層間絶縁膜の上に最上部金属配線を形成するステップと、前記層間絶縁膜のうち、それぞれの前記フォトダイオードに対応する領域をエッチングにより除去し、所定の深さを有するトレンチを形成するステップと、隣接する前記トレンチ間の領域に、上部が尖った形状を有するＨＤＰ酸化膜を形成するステップと、それぞれの前記トレンチの内部に、前記層間絶縁膜より屈折率が大きい窒化膜を埋め込むことによりプリズムを形成するステップと、前記絶縁膜の上に平坦化膜を形成するステップと、該平坦化膜の上にカラーフィルタを形成するステップとを含むことを特徴としている。

また、本発明に係るＣＭＯＳイメージセンサは、複数個の単位画素で構成された単位画素アレーを備え、半導体基板に形成され、複数個の前記単位画素のそれぞれに対応する複数個のフォトダイオードと、前記半導体基板および前記フォトダイオードの上に形成された層間絶縁膜並びに該層間絶縁膜の上に形成された最上部金属配線と、それぞれの前記フォトダイオードに対応する領域に、前記層間絶縁膜のエッチングを行うことにより形成された所定の深さを有するトレンチと、隣接する前記トレンチ間の領域に形成された、上部が尖った形状を有するＨＤＰ酸化膜と、それぞれの前記トレンチの内部に形成された、前記層間絶縁膜より屈折率が大きい所定の厚さの窒化膜と、それぞれの前記トレンチの内部に埋め込まれた、前記窒化膜および該窒化膜より屈折率が小さい絶縁膜により構成されたプリズムと、前記絶縁膜の上に形成された平坦化膜と、該平坦化膜の上に形成されたカラーフィルタとを備えることを特徴としている。

上記のように、本発明に係るＣＭＯＳイメージセンサの製造方法の場合には、最上部金属配線まで形成した後、層間絶縁膜のうち所定の領域をエッチングにより除去し、フォトダイオードの上側に所定の距離を隔ててトレンチを形成する。そのトレンチの内部を、屈折率の高い膜を含む複数の層で埋めてプリズムを形成することにより、プリズム内で入射光が全反射を起こすように構成されている。

すなわち、本発明に係るＣＭＯＳイメージセンサによれば、プリズム内に入射した光は、プリズムを構成する物質の屈折率と、プリズム外部の物質の屈折率との差によって全反射を起こし、結果的に光がプリズム外に漏れることなくフォトダイオードに集光される。

また、本発明に係るＣＭＯＳイメージセンサの場合には、従来の画素アレーでは中心部と周縁部で発生していた受光感度の差を抑制することができ、素子の受光感度特性を向上させることができるという効果が得られる。

さらに、本発明に係るＣＭＯＳイメージセンサによれば、プリズムを形成するためのトレンチエッチングに、低解象度のレチクルを用いることが可能である。そのため、製造コストを安くすることができるという長所がある。また、光学的シミュレーションを行わなくてもよいため、設計に要する時間を短縮できるという効果が得られる。

このほか、本発明に係るＣＭＯＳイメージセンサでは、マイクロレンズを用いないため、従来のＣＭＯＳイメージセンサにように、後続の工程で汚染物質が付着しにくいという特長がある。

以下、添付する図面を参照して、本発明のもっとも好ましい実施の形態に係るＣＭＯＳイメージセンサの製造方法を説明する。

図２Ａ〜図２Ｇは、実施の形態に係るＣＭＯＳイメージセンサの製造方法を説明するための図であり、各段階における素子の構造を示す断面図である。これらの図を参照して、実施の形態に係るＣＭＯＳイメージセンサの製造方法を具体的に説明する。なお、製造方法を中心に説明するが、本発明の実施の形態に係るＣＭＯＳイメージセンサは、図２Ａ〜図２Ｇに示す構造を有するものである。

まず、図２Ａに示したように、ｐ型の半導体基板２１上に、活性領域とフィールド領域とを画定する素子分離膜２２を形成する。ここで、半導体基板２１には、高濃度のｐ型基板上に、低濃度のｐ型エピタキシャル層が積層された構成の基板を用いることができる。このように高濃度の基板と低濃度のエピタキシャル層とが積層された基板を用いると、フォトダイオード（ＰＤ）２３の空乏領域を拡張させることができるため、フォトダイオード２３の容量を大きくすることができるという効果が得られる。また、高濃度のｐ型基板を用いると、各単位画素で発生した光電子が、隣接する単位画素に移動しにくいため、クロストーク現象が抑制されるという効果が得られる。

素子分離膜２２には、ＬＯＣＯＳ法によって形成される素子分離膜、または浅いトレンチを利用した素子分離膜(Shallow Trench Isolation:ＳＴＩ)を適用することができる。

次いで、単位画素を構成するそれぞれのトランジスタのゲート電極(図示せず)をパターンニングする処理を行った後、活性領域内の所定の領域にフォトダイオード２３を形成する。

フォトダイオード２３は、通常半導体基板２１の表層部のうち深い領域に形成されたｎ型イオンの注入領域(「Ｄｅｅｐ Ｎ」ともいう)と、その上部に形成されたｐ型イオンの注入領域(「ＰＯ」ともいう)とに形成され、ｐ型の基板２１と共にｐ/ｎ/ｐ型のフォトダイオード構造が多く用いられる。図２Ａには、このようなフォトダイオードの構造が詳細には図示されておらず、各フォトダイオード２３の全体のみが示されている。

次に、半導体基板２１上に形成されたフォトダイオード２３およびゲート電極（図示省略）上に、酸化物系の層間絶縁膜および複数層の金属配線、上層と下層の金属配線を相互に絶縁するための配線用層間絶縁膜などを形成する。

金属配線には、通常３層の金属配線層が用いられ、各層の金属配線は、フォトダイオードに入射する光を遮らないように、意図的にレイアウトされる。図２Ａには、このような層間絶縁膜、複数層の金属配線および配線用層間絶縁膜などを１つの層間絶縁膜２４として示した。

以下の説明においては、最上層に形成された金属配線を最上部金属配線２５と称することにする。従来の技術の場合には、前述のように、最上部金属配線を形成した後、通常パッシべーション膜を形成する処理が行われるが、実施の形態に係る製造方法の場合には、別の処理が行われる。すなわち、図２Ａに示したように、最上部金属配線２５を覆う、厚さ数千Å程度のＴＥＯＳ(Tetra Ethyl Ortho Silicate)酸化膜２６を形成する。

次いで、図２Ｂに示したように、フォトダイオード２３に対応する位置にトレンチ２７を形成する。トレンチ２７は、ＴＥＯＳ酸化膜２６および層間絶縁膜２４の所定の箇所をエッチングにより除去し、底面とフォトダイオード２３の上面との間に所定の間隔が設けられた状態に形成する。

このようなトレンチ２７は、それぞれのフォトダイオード２３に対応して１つずつ形成され、横断面形状が逆台形となっている。

図２Ｂには、２つのトレンチ２７が示されており、右側のトレンチ２７は、画素アレー部の中心部に位置したフォトダイオード２３に対応し、左側のトレンチ２７は、画素アレーの周縁部に位置するフォトダイオード２３に対応している。以下、図２Ｃ〜図２Ｇにおいても同じである。

ここで、トレンチ２７の位置は、プリズムが形成される領域に対応し、トレンチ２７の大きさは、単位画素の大きさおよびフォトダイオード２３の大きさに適合するように設定される。

例えば、単位画素のピッチが３μｍの場合には、トレンチ２７の上部の幅Ａは、約２.０〜約２.８μｍが好ましく、トレンチ２７とトレンチ２７間の間隔Ｃは、約０.２〜約１.０μｍが好ましい。

また、単位画素内のフォトダイオード２３の幅が２.０μｍ程度の場合には、トレンチ２７の下部の幅Ｂは、約１.０〜約１.６μｍが好ましい。また、トレンチ２７の底部からフォトダイオード２３までの距離Ｈは、約１，０００〜約１０，０００Åとなるように、トレンチ２７の深さを設定することが好ましい。

上記のようにトレンチ２７を形成した後、図２Ｃに示したように、全表面を対象にＨＤＰ(High Density Plasma)法により、厚さ約２，０００〜約５，０００Åの酸化膜２８を形成する。

ＨＤＰ法による酸化膜（以下、ＨＤＰ酸化膜と記す）２８の膜形成の特性上、トレンチ２７とトレンチ２７との間に位置する幅の狭いＴＥＯＳ酸化膜２６上は、図２Ｃに示したように、ＨＤＰ酸化膜２８が尖った形状になる。また、トレンチ２７の底部には、その上部の空間が比較的広いため、平坦なＨＤＰ酸化膜２８が形成される。

このように、ＨＤＰ酸化膜２８を用いる場合には、隣接するトレンチ２７間のＨＤＰ酸化膜２８が尖った形状となるため、トレンチ２７の上方の空間が広くなる。そのため、フォトダイオード２３に入射する光の経路が遮られにくくなり、入射光の検出効率が向上する。逆に、隣接するトレンチ２７間の幅が狭い場合には、その領域に入射した光のうちイメージの検出に用いられ光の割合が少ないので、入射光の検出効率が低下することになる。

次いで、図２Ｄに示したように、プリズムを形成するために、トレンチ２７の内部に屈折率の高い物質を埋め込む。

屈折率の高い物質の膜としては、窒化膜２９を用いることが好ましい。すなわち、トレンチ２７は、主に酸化物系の膜で構成された層間絶縁膜２４をエッチングにより除去して形成されるので、層間絶縁膜２４に比べ屈折率の大きい物質をトレンチ２７に埋め込む必要がある。埋め込む物質の屈折率が層間絶縁膜２４より小さい場合には、全反射を起こす条件を満たさないため、プリズムとしての機能が得られない。

このような条件を満たす物質としては窒化物(例えば、シリコン窒化物ＳｉＮ)が適している。シリコン窒化物(ＳｉＮ)は、屈折率が約２.０であり、吸収係数がほぼ０である。一方、層間絶縁膜２４に用いられるシリコン酸化物(ＳｉＯ_２)は、その屈折率が１.４６程度である。

上記の点を考慮し、トレンチ２７内に、厚さ約０.２〜約１.５μｍの窒化膜２９を形成するのが好ましい。このような厚さにするのは、図２Ｄに示した例の場合には、前述のように、トレンチ２７上部の幅が約２.０〜約２.８μｍであるので、窒化膜２９の厚さが約１.５μｍを超えると、トレンチ２７の内部が全て窒化膜２９で埋め込まれるからである。

ただし、窒化物だけでトレンチ２７内を埋め込むことにより、プリズムを構成してもよい。しかし、窒化物は光透過度が低いため、他の物質を併用する方法がより好ましい。

すなわち、光透過性を向上させるために、窒化物以外の他の物質を併用してトレンチ２７を埋めることが好ましい。例えば、窒化膜２９の厚さを約０.２〜約１.５μｍに設定し、窒化膜２９の形成後、トレンチ２７内の窒化膜２９が埋め込まれていないギャップ部に、ＦＯＸ（フィールド酸化物）、ＨＳＱ(Hydrogen Silsesquioxane)、ＳＯＧ(Spin On Glass)などの絶縁膜３０を埋め込む。

なお、ＦＯＸは、素子分離膜２２を形成する際に用いられる酸化物で、屈折率が１.４１であり、シリコン酸化物の１．４６とほぼ同じである。同様に、ＨＳＱ、ＳＯＧもシリコン酸化物に類似した屈折率を有する。このように、ＦＯＸ、ＨＳＱ、ＳＯＧなどの物質を用いて絶縁膜３０を形成した後、３５０〜４５０℃の温度に加熱してフロー処理を行ない、トレンチ２７を埋め込む。

この結果、トレンチ２７に入射する光は、屈折率が酸化物と類似した絶縁膜３０を経て、窒化膜２９に入射し、窒化膜２９を透過した光が酸化物系の層間絶縁膜２４に入射することになる。したがって、窒化膜２９と層間絶縁膜２４との界面では、屈折率の差および光の入射角により全反射が起こるようになる。

このように、全反射を起こした光はプリズム外に出ることなく、フォトダイオードに集光される。したがって、従来のイメージセンサではマイクロレンズによって行われていた集光作用が、実施の形態に係るイメージセンサの場合には、プリズムによって行われることになる。

すなわち、画素アレーの中心部に位置する単位画素の場合、外部レンズを介して入射する光は、フォトダイオードの中心部に効率的に集光される。

従来のマイクロレンズを用いる場合には、画素アレーの周縁部に位置する単位画素に入射する光は、フォトダイオードに集光されにくかった。その問題点を解決するために、実施の形態に係るイメージセンサの場合には、図２Ｄに示したように、マイクロレンズの代りに全反射を起こすプリズムが採用されている。そのため、画素アレーの周縁部に位置する単位画素に入射する光のうち、入射角の大きい入射光が全反射を起こしてフォトダイオードに集光される。その結果、画素アレーの中心部および周縁部における受光感度の差を小さくすることができるという効果が得られる。

プリズムを形成した後、図２Ｅに示したように、ＦＯＸ、ＨＳＱ、ＳＯＧなどの絶縁膜３０に対するフロー処理を行い、さらに絶縁膜３０の上面に、再び厚さ約１０００ÅのＴＥＯＳ酸化膜３１を形成する。このＴＥＯＳ酸化膜３１は、絶縁膜３０が汚染されてＣＭＯＳイメージセンサ特性が悪化することを防止すると共に、後続の処理を安定して行うことができるようにするという役割を果たす。

次いで、ＴＥＯＳ酸化膜３１上に、表面を平坦化するための平坦化膜(Over Coating Layer:ＯＣＬ)３２を形成する。

次いで、図２Ｆに示したように、平坦化膜３２上にカラーフィルタ（ＣＦＡ）３３を形成する。１層の平坦化膜３２だけでは所定の平坦度が得られない場合には、第２の平坦化膜(図示せず)を平坦化膜３２上に再び形成し、その上面にカラーフィルタを形成することが好ましい。

次いで、図２Ｇに示したように、湿気やホコリから素子を保護するために、低温酸化膜(ＬＴＯ)またはコーラル(Coral)などで、カラーフィルタ３３上に保護膜３４を形成する。

図２Ｇには、実施の形態に係る製造方法によって製造されたＣＭＯＳイメージセンサの断面構造と、入射光の経路が示されている。図２Ｇから、画素アレーの中心部に位置するフォトダイオード２３には、主に光が平行に入射するため、効率良くフォトダイオードに集光されることが分かる。

また、画素アレーの周縁部に位置するフォトダイオード２３に入射する光は、平行に入射する光の割合が少なく入射角が大きい入射光が多い。マイクロレンズを用いる従来の技術では、このように入射角が大きい光を効率的に集光することができなかったため、受光感度が低かった。しかし、本実施の形態の場合ように、全反射を起こさせるプリズムを用いる場合には、入射角が大きい光もフォトダイオードに効率的に集光され、ＣＭＯＳイメージセンサの受光感度の不均一性を解消することができる。

上記の製造方法によって得られるＣＭＯＳイメージセンサには、マイクロレンズが用いられないため、素子の表面形状が平坦であり、マイクロレンズの凸形の形状に起因する問題を回避することができる。また、上記の製造方法において、プリズムを形成するためのトレンチエッチングには、アイライン（Ｉ-ＬＩＮＥ）タイプのレチクルおよび高グリッドサイズのレチクルを用いることができるので、低解象度の条件で製造することができる。そのため、製造コストを安くすることができるという効果が得られる。

また、本発明に係るＣＭＯＳイメージセンサを適用する場合には、光学的シミュレーションを行う必要性が低いので、設計に要する時間が短くなるという効果が得られる。

なお、本発明は、上記の実施の形態として開示した事項に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。

１つのフォトダイオードと４つのトランジスタとで構成された、従来のイメージセンサの単位画素を示す回路図である。 マイクロレンズを備えた従来のＣＭＯＳイメージセンサの構造を示す断面図である。 マイクロレンズを用いる従来の技術において、画素アレーの中心部と画素アレーの周縁部とで受光感度に差が生じることを示す側面図である。 本発明の実施の形態に係るＣＭＯＳイメージセンサの製造方法を説明するための図であり、各段階における素子の構造を示す断面図である。 本発明の実施の形態に係るＣＭＯＳイメージセンサの製造方法を説明するための図であり、各段階における素子の構造を示す断面図である。 本発明の実施の形態に係るＣＭＯＳイメージセンサの製造方法を説明するための図であり、各段階における素子の構造を示す断面図である。 本発明の実施の形態に係るＣＭＯＳイメージセンサの製造方法を説明するための図であり、各段階における素子の構造を示す断面図である。 本発明の実施の形態に係るＣＭＯＳイメージセンサの製造方法を説明するための図であり、各段階における素子の構造を示す断面図である。 本発明の実施の形態に係るＣＭＯＳイメージセンサの製造方法を説明するための図であり、各段階における素子の構造を示す断面図である。 本発明の実施の形態に係るＣＭＯＳイメージセンサの製造方法を説明するための図であり、各段階における素子の構造を示す断面図である。

符号の説明

２１ 基板
２２ 素子分離膜
２３ フォトダイオード
２４ 層間絶縁膜
２５ 最上部金属配線
２６ ＴＥＯＳ膜
２７ トレンチ
２８ ＨＤＰ酸化膜
２９ 窒化膜
３０ 絶縁膜
３１ ＴＥＯＳ膜
３２ 平坦化膜
３３ カラーフィルタ
３４ 保護膜

Claims (21)

1. 複数個の単位画素で構成された単位画素アレーを備えたＣＭＯＳイメージセンサの製造方法において、
   半導体基板に、複数個の前記単位画素のそれぞれに対応する複数個のフォトダイオードを形成するステップと、
   前記半導体基板および前記フォトダイオードの上に層間絶縁膜を形成し、該層間絶縁膜の上に最上部金属配線を形成するステップと、
   前記層間絶縁膜のうち、それぞれの前記フォトダイオードに対応する領域をエッチングにより除去し、所定の深さを有するトレンチを形成するステップと、
   隣接する前記トレンチ間の領域に、上部が尖った形状を有するＨＤＰ酸化膜を形成するステップと、
   それぞれの前記トレンチの内部に、前記層間絶縁膜より屈折率が大きい窒化膜を所定の厚さに形成するステップと、
   該窒化膜の上に、該窒化膜より屈折率が小さい絶縁膜を積層し、それぞれの前記トレンチを埋め込むことによりプリズムを形成するステップと
   を含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
2. さらに、
   前記絶縁膜の上に、ＴＥＯＳ酸化膜を形成するステップと、
   該ＴＥＯＳ酸化膜の上に、平坦化膜を形成するステップと、
   該平坦化膜の上に、カラーフィルタを形成するステップと
   を含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
3. 前記窒化膜が、シリコン窒化物の膜であることを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
4. 前記絶縁膜が、フィールド酸化（ＦＯＸ）膜、ＨＳＱ膜およびＳＯＧ膜のうちのいずれかであることを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
5. 前記絶縁膜を積層するステップが、前記絶縁膜を形成した後、３５０〜４５０℃の温度範囲で行うフロー処理を、さらに含むことを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
6. 前記トレンチを形成するステップにおいて、前記トレンチの底部と前記フォトダイオードの上面との間隔が、約１，０００〜約１０，０００Åになるようにトレンチを形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
7. 前記トレンチを形成するステップにおいて、前記トレンチ上部の幅が約２.０〜約２.８μｍになるようにトレンチを形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
8. 前記窒化膜を、約０.２〜約１.５μｍの厚さに形成することを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
9. 前記トレンチを形成するステップにおいて、前記フォトダイオードの直径または幅が２.０μｍの場合、前記トレンチの下部の幅が約１.０〜約１.６μｍになるようにトレンチを形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
10. 前記ＨＤＰ酸化膜を形成するステップにおいて、前記ＨＤＰ酸化膜を、約１，０００〜約１０，０００Åの厚さに形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
11. 前記層間絶縁膜の上に最上部金属配線を形成するステップが、前記最上部金属配線の上にＴＥＯＳ酸化膜を形成するステップを、さらに含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
12. 前記カラーフィルタを形成するステップが、前記カラーフィルタの上に保護膜を形成するステップを、さらに含むことを特徴とする請求項２に記載のＣＭＯＳイメージセンサの製造方法。
13. 前記保護膜が、低温酸化膜であることを特徴とする請求項１２に記載のＣＭＯＳイメージセンサの製造方法。
14. 前記カラーフィルタを形成するステップが、前記カラーフィルタを形成する前に、前記平坦化膜の上に第２平坦化膜を形成するステップを、さらに含むことを特徴とする請求項２に記載のＣＭＯＳイメージセンサの製造方法。
15. 複数個の単位画素で構成された単位画素アレーを備えたＣＭＯＳイメージセンサの製造方法において、
    半導体基板に、複数個の前記単位画素のそれぞれに対応する複数個のフォトダイオードを形成するステップと、
    前記半導体基板および前記フォトダイオードの上に層間絶縁膜を形成し、該層間絶縁膜の上に最上部金属配線を形成するステップと、
    前記層間絶縁膜のうち、それぞれの前記フォトダイオードに対応する領域をエッチングにより除去し、所定の深さを有するトレンチを形成するステップと、
    隣接する前記トレンチ間の領域に、上部が尖った形状を有するＨＤＰ酸化膜を形成するステップと、
    それぞれの前記トレンチの内部に、前記層間絶縁膜より屈折率が大きい窒化膜を埋め込むことによりプリズムを形成するステップと、
    前記絶縁膜の上に平坦化膜を形成するステップと、
    該平坦化膜の上にカラーフィルタを形成するステップと
    を含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
16. 複数個の単位画素で構成された単位画素アレーを備えたＣＭＯＳイメージセンサにおいて、
    半導体基板に形成され、複数個の前記単位画素のそれぞれに対応する複数個のフォトダイオードと、
    前記半導体基板および前記フォトダイオードの上に形成された層間絶縁膜並びに該層間絶縁膜の上に形成された最上部金属配線と、
    それぞれの前記フォトダイオードに対応する領域に、前記層間絶縁膜のエッチングを行うことにより形成された所定の深さを有するトレンチと、
    隣接する前記トレンチ間の領域に形成された、上部が尖った形状を有するＨＤＰ酸化膜と、
    それぞれの前記トレンチの内部に形成された、前記層間絶縁膜より屈折率が大きい所定の厚さの窒化膜と、
    それぞれの前記トレンチの内部に埋め込まれた、前記窒化膜および該窒化膜より屈折率が小さい絶縁膜により構成されたプリズムと、
    前記絶縁膜の上に形成された平坦化膜と、
    該平坦化膜の上に形成されたカラーフィルタと
    を備えることを特徴とするＣＭＯＳイメージセンサ。
17. 複数個の単位画素で構成された単位画素アレーを備えたＣＭＯＳイメージセンサにおいて、
    半導体基板に形成され、複数個の前記単位画素のそれぞれに対応する複数個のフォトダイオードと、
    前記半導体基板および前記フォトダイオードの上に形成された層間絶縁膜並びに該層間絶縁膜の上に形成された最上部金属配線と、
    それぞれの前記フォトダイオードに対応する領域に、前記層間絶縁膜のエッチングを行うことにより形成された所定の深さを有するトレンチと、
    隣接する前記トレンチ間の領域に形成された、上部が尖った形状を有するＨＤＰ酸化膜と、
    それぞれの前記トレンチの内部に埋め込まれた、前記層間絶縁膜より屈折率が大きい窒化膜により構成されたプリズムと、
    前記絶縁膜上に形成された平坦化膜と、
    該平坦化膜の上に形成されたカラーフィルタと
    を備えることを特徴とするＣＭＯＳイメージセンサ。
18. 前記窒化膜が、シリコン窒化物の膜であることを特徴とする請求項１６または請求項１７に記載のＣＭＯＳイメージセンサ。
19. 前記絶縁膜が、フィールド酸化（ＦＯＸ）膜、ＨＳＱ膜およびＳＯＧ膜のうちのいずれかであることを特徴とする請求項１６に記載のＣＭＯＳイメージセンサ。
20. 前記カラーフィルタが、その上部に形成された保護膜を、さらに含むことを特徴とする請求項１６または請求項１７に記載のＣＭＯＳイメージセンサ。
21. 前記平坦化膜が、その下部に形成されたＴＥＯＳ酸化膜を、さらに含むことを特徴とする請求項１６または請求項１７に記載のＣＭＯＳイメージセンサ。

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