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JP2005301056A - 表示装置とその製造方法 - Google Patents

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JP2005301056A
JP2005301056A JP2004119263A JP2004119263A JP2005301056A JP 2005301056 A JP2005301056 A JP 2005301056A JP 2004119263 A JP2004119263 A JP 2004119263A JP 2004119263 A JP2004119263 A JP 2004119263A JP 2005301056 A JP2005301056 A JP 2005301056A
Authority
JP
Japan
Prior art keywords
bump
alignment
drive circuit
circuit chip
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004119263A
Other languages
English (en)
Inventor
Hideaki Abe
英明 阿部
Makoto Sato
佐藤　　誠
Mitsuru Goto
充 後藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Hitachi Displays Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Displays Ltd filed Critical Hitachi Displays Ltd
Priority to JP2004119263A priority Critical patent/JP2005301056A/ja
Priority to US11/103,493 priority patent/US7141877B2/en
Priority to CNB2007101534519A priority patent/CN100510853C/zh
Priority to CNB200510064351XA priority patent/CN100349044C/zh
Publication of JP2005301056A publication Critical patent/JP2005301056A/ja
Priority to US11/600,091 priority patent/US7679189B2/en
Priority to US12/502,379 priority patent/US7948080B2/en
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Abstract

【課題】 ＴＦＴ基板への駆動回路チップの実装精度を向上して、高品質の表示を可能とする。
【解決手段】 駆動回路チップの金バンプを位置合わせに用いる。このとき、位置合わせ用の金バンプの認識性を向上するために、駆動回路チップの半導体基板（Ｓｉ基板）と該位置合わせ用の金バンプとの間に形成された導体層の平面形状が当該位置合わせバンプの平面形状の外形内に含まれるようにする。すなわち、位置合わせバンプの周囲に導体層が見えないようにして、カメラ等による金バンプの撮影パターンに導体層が影響しないようにする。
【選択図】 図２

Description

本発明は、表示パネルを用いた平板型の表示装置とその製造方法に関するが、特に高精度で駆動回路チップを搭載した表示装置に好適なものである。
ノート型コンピユータやディスプレイモニター用の高精細かつカラー表示が可能な表示装置、あるいは携帯電話機用の表示パネルとして液晶パネルを用いた液晶表示装置や、エレクトロルミネッセンス（特に、有機エレクトロルミネッセンス）素子を用いた有機エレクトロルミネッセンス表示装置（有機ＥＬ表示装置）、あるいは電界放出素子を用いた電界放出型表示装置（ＦＥＤ）等、様々な方式の平板型の表示装置が既に実用化または実用化研究段階にある。
平板型の表示装置は、ガラス等の透明絶縁基板に多数の画素をマトリクス配置した表示領域の周囲に上記画素を駆動するための駆動用ＬＳＩ（駆動回路チップ、ドライバＬＳＩとも称する）を実装している。薄膜トランジスタで点灯と消灯を制御する形式の表示装置では、上記の透明絶縁基板は薄膜トランジスタ（ＴＦＴ）基板、あるいはアクティブ・マトリクス基板とも呼ばれる。以下の説明では、透明基板あるいは単に基板とも表記する。
ＴＦＴ基板への駆動回路チップの実装は、駆動回路チップの背面（基板と対向する面：腹面）に有する接続端子となる導体突起であるバンプと該ＴＦＴ基板に形成した配線電極を高精度で位置合わせする必要がある。通常、この位置合わせには、ＴＦＴ基板と駆動回路チップにそれぞれ設けたアライメントマークを位置合わせした後、異方性導電接着フィルム（ＡＣＦ）などを用いて固定している。
図１は、駆動回路チップに有するバンプの従来構造を説明する図であり、図１（ａ）は平面図、図１（ｂ）は断面図である。このバンプは、通常、金（Ａｕ）で形成されるため金バンプと称している。金バンプＡ−ＢＭＰは、駆動回路チップＤ−ＩＣのＳｉ基板ＳＩに形成した導体層ＡＬＬ（通常は、アルミニウム（Ａｌ）で形成されるので、ここでは導体層ＡＬＬと表記する）に、例えばチタンとパラジウムの積層膜（Ｔｉ／Ｐｄ）からなる下地金属層ＵＢＭを設け、この下地金属層ＵＢＭの上に設けられる。この下地金属層ＵＢＭはＳｉ基板ＳＩに設けた絶縁層であるパッシベーション膜ＰＡＳに開けた開口で導体層ＡＬＬに接し、該開口の周囲ではパッシベーション膜ＰＡＳの上部で金バンプＡ−ＢＭＰに接するように配置される。そして、導体層ＡＬＬの平面形状は金バンプＡ−ＢＭＰの平面形状からはみ出したサイズとなっている。
この種の駆動回路チップでは、導体層ＡＬＬでアライメントマークが形成されており、そのアライメントマークとバンプとの位置関係には５μｍ程度の位置ずれがある。そして、金バンプＡ−ＢＭＰと接続される導体層ＡＬＬの外形は該金バンプＡ−ＢＭＰの形状よりも大きく、該金バンプＡ−ＢＭＰからはみ出しており、金バンプの位置測定が導体層ＡＬＬの外形で影響を受け、正しく金バンプの位置認識を行うことが困難となる。そのため、アライメントマークを認識して駆動回路チップと基板との位置合わせを行って実装しても、駆動回路チップの金バンプとアライメントマークとに上記した約５μｍ程度の位置ずれのバラツキが起こる。その結果、基板への駆動回路チップの搭載精度が低下し、表示品質の劣化をもたらす。
本発明は、駆動回路チップの実装精度を向上して、高品質の表示を可能とした平板型の表示装置とその製造方法を提供することを目的とする。
本発明は、駆動回路チップの金バンプを位置合わせに用いる。このとき、位置合わせ用の金バンプの認識性を向上するために、駆動回路チップの半導体基板（Ｓｉ基板）と該位置合わせ用の金バンプとの間に形成された導体層の平面形状が当該位置合わせバンプの平面形状の外形内に含まれるようにする。すなわち、位置合わせバンプの周囲に導体層が見えないようにして、カメラ等による金バンプの撮影パターンに導体層が影響しないようにする。
本発明の代表的な構成は、以下のとおりである。
（１）駆動回路チップを実装した表示装置であって、
前記駆動回路チップは、半導体基板と、出力バンプと、位置合わせバンプと、少なくとも一層の導体層とを備え、
前記少なくとも一層の導体層のうち、前記半導体基板と前記位置合わせバンプとの間に形成された全ての導体層の平面形状は前記位置合わせバンプの平面形状の外形内に含まれ、
前記少なくとも一層の導体層のうち、前記半導体基板と前記出力バンプとの間に形成された少なくとも一層の導体層の平面形状は前記出力バンプの平面形状の外形よりも大きい形状を有する。
（２）（１）において、前記半導体基板と前記位置合わせバンプとの間に形成された導体層は、アルミニウム層を含む。
（３）（１）または（２）において、前記半導体基板と前記位置合わせバンプとの間に形成された導体層の数が、前記半導体基板と前記出力バンプとの間に形成された導体層の数と等しい。
（４）（１）において、前記半導体基板と前記位置合わせバンプとの間に形成された導体層の数が、前記半導体基板と前記出力バンプとの間に形成された導体層の数よりも少ない。
（５）（１）乃至（４）の何れかにおいて、前記位置合わせバンプの平面形状は前記出力バンプの平面形状と相似形である。
（６）（１）乃至（４）の何れかにおいて、前記位置合わせバンプの平面形状は前記出力バンプの平面形状とは異なる形状である。
（７）（１）乃至（６）の何れかにおいて、前記駆動回路チップは、表示パネルの基板の上に実装されている。
（８）（１）乃至（６）の何れかにおいて、前記駆動回路チップは、回路基板の上に実装されている。
（９）（１）乃至（６）の何れかにおいて、前記駆動回路チップは、フレキシブル回路基板の上に実装されている。
（１０）（１）乃至（９）の何れかにおいて、前記出力バンプ及び前記位置合わせバンプは、金バンプである。
（１１）駆動回路チップを実装した表示装置の製造方法であって、
前記駆動回路チップは、半導体基板と、出力バンプと、位置合わせバンプと、少なくとも一層の導体層とを備え、
前記少なくとも一層の導体層のうち、前記半導体基板と前記位置合わせバンプとの間に形成された全ての導体層の平面形状は前記位置合わせバンプの平面形状の外形内に含まれており、
前記位置合わせバンプを平面的に撮影して前記駆動回路チップが実装されるべき基板との間の位置合わせを行う。
（１２）（１１）において、前記少なくとも一層の導体層のうち、前記半導体基板と前記出力バンプとの間に形成された少なくとも一層の導体層の平面形状は前記出力バンプの平面形状の外形よりも大きい形状を有する。
（１３）（１１）または（１２）において、前記半導体基板と前記位置合わせバンプとの間に形成される導体層は、アルミニウム層を含む。
（１４）（１１）乃至（１３）の何れかにおいて、前記半導体基板と前記位置合わせバンプとの間に形成された導体層の数が、前記半導体基板と前記出力バンプとの間に形成された導体層の数と等しい。
（１５）（１１）または（１２）において、前記半導体基板と前記位置合わせバンプとの間に形成された導体層の数が、前記半導体基板と前記出力バンプとの間に形成された導体層の数よりも少ない。
（１６）（１１）乃至（１５）の何れかにおいて、前記駆動回路チップが実装されるべき基板は、表示パネルの基板である。
（１７）（１１）乃至（１５）の何れかにおいて、前記駆動回路チップが実装されるべき基板は、回路基板である。
（１８）（１１）乃至（１５）の何れかにおいて、前記駆動回路チップが実装されるべき基板は、フレキシブル回路基板である。
（１９）（１１）乃至（１８）の何れかにおいて、前記出力バンプ及び前記位置合わせバンプは、金バンプである。
尚、上記した構成はあくまで一例であり、本発明は上記の構成に限られるものではなく、本発明の技術的思想を逸脱しない範囲で種々の変更が可能である。
本発明により、駆動回路チップのバンプの外形認識が容易になり、ＴＦＴ基板に駆動回路チップを実装する際の該駆動回路チップに有するバンプとこの駆動回路チップが実装される基板（例えば、表示パネルの基板、回路基板、フレキシブル回路基板など）の配線電極とを精度良く位置合わせすることができ、駆動回路チップの実装不良による表示品質の劣化を防止できる。
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。
図２は、本発明の実施例１を説明する図であり、図２（ａ）は平面図、図２（ｂ）は断面図である。図１と同一参照符号は同一機能部分に対応する。本発明では、金バンプＡ−ＢＭＰ自体をアライメントマークとして用いる。本実施例では、アライメントマークとして用いるバンプは、Ｓｉ基板ＳＩの面と平行な面上で見て、金バンプＡ−ＢＭＰの平面形状が矩形であり、導体層ＡＬＬの外形形状はこの金バンプＡ−ＢＭＰの外形内に含まれるように、小さい平面形状（矩形）となっている。なお、図２では、下地金属層ＵＢＭは金バンプＡ−ＢＭＰの外形と同じ平面形状（矩形）となっているが、この下地金属層ＵＢＭも同様に金バンプＡ−ＢＭＰの外形内に含まれるように、小さい平面形状としてもよい。
尚、アライメントに用いるバンプ以外の入力バンプ及び出力バンプでは、導体層ＡＬＬが金バンプＡ−ＢＭＰの外形からはみ出していても良い。入力バンプ及び出力バンプでは、導体層ＡＬＬを配線として用いても良い。
本実施例では、半導体基板（Ｓｉ基板ＳＩ）と位置合わせバンプとの間に形成された導体層の数（導体層ＡＬＬと下地金属層ＵＢＭ）が、半導体基板と出力バンプとの間に形成された導体層の数（導体層ＡＬＬと下地金属層ＵＢＭ）と等しい。これによって、出力バンプと位置合わせバンプの高さをそろえることができるので、駆動回路チップを実装したときに安定性が良い。また、導体層ＡＬＬがあるため、金バンプＡ−ＢＭＰとＳｉ基板ＳＩとの間の密着強度の低下もない。
駆動回路チップをＴＦＴ基板に実装する際、この駆動回路チップの金バンプＡ−ＢＭＰをカメラで撮影してその位置データを取得し、このデータを用いてＴＦＴ基板に有するアライメントマークとの位置合わせを行う。このとき、導体層ＡＬＬは金バンプで隠されるため、位置合わせのための金バンプＡ−ＢＭＰの形状のデータ取得に影響することがない。
上記した実施例１の金バンプＡ−ＢＭＰを持つ駆動回路チップにより、ＴＦＴ基板に形成されている配線電極と金バンプＡ−ＢＭＰとを高精度で位置合わせすることができる。これにより、駆動回路チップの実装不良による表示品質の劣化を防止することができる。
図３は、本発明の実施例２を説明する図であり、図３（ａ）は平面図、図３（ｂ）は断面図である。図２と同一参照符号は同一機能部分に対応する。本実施例では、Ｓｉ基板ＳＩの面と平行な面上で見て、金バンプＡ−ＢＭＰの平面形状が円形であり、その下層に形成された下地金属層ＵＢＭと導体層ＡＬＬも平面形状が円形である点を除いて、実施例１とほぼ同じである。
図１４は、本発明の実施例３を説明する図であり、図１４（ａ）は平面図、図１４（ｂ）は断面図である。図２と同一参照符号は同一機能部分に対応する。本実施例では、アライメント用のバンプの下層には下地金属層ＵＢＭのみ設け、導体層ＡＬＬを設けない構造とした。尚、入力バンプ及び出力バンプの下層には通常どおり導体層ＡＬＬを設けているので、半導体基板（Ｓｉ基板ＳＩ）と位置合わせバンプとの間に形成された導体層の数（下地金属層ＵＢＭ）が、前記半導体基板と前記出力バンプとの間に形成された導体層の数（導体層ＡＬＬと下地金属層ＵＢＭ）よりも少ない構造となっている。この影響で、位置合わせバンプの高さは出力バンプの高さよりも約１μｍ低くなるが、実装したときに所望の安定性が確保できていれば特に問題はない。バンプの配置を工夫することで、この影響は低減できる。また、パッシベーション膜ＰＡＳの上に直接金バンプＡ−ＢＭＰを形成するのではなく、金バンプＡ−ＢＭＰとパッシベーション膜ＰＡＳとの間に下地金属層ＵＢＭを形成した方が、密着強度を向上させる観点で好ましい。
次に、本発明の製造方法について説明する。先ず、駆動回路チップにおける金バンプの形成プロセスを図４と図５により説明する。図４及び図５は駆動回路チップにおける金バンプの形成プロセスを説明する要部断面図であり、図５（ｅ）乃至（ｇ）は図４（ａ）乃至（ｄ）に続くプロセスを示す。
図４（ａ）は、バンプの加工前の駆動回路チップの背面の一部を示す。駆動回路チップを構成するシリコン基板（Ｓｉ基板）ＳＩの面には導体層ＡＬＬと、この導体層ＡＬＬの周囲を覆って絶縁層であるパッシベーション膜ＰＡＳが形成され、開口寸法Ｄの開口ＡＰが形成されている。
図４（ａ）の開口ＡＰとパッシベーション膜ＰＡＳを覆って、下地金属層ＵＢＭとしてチタンとパラジウムの積層膜（Ｔｉ／Ｐｄ）が形成される（図４（ｂ））。
下地金属層ＵＢＭを覆って、感光性レジストＲＧを塗布し（図４（ｃ））、フォトマスクを用いた露光と現像を行い、感光性レジストＲＧにバンプ用の穴を形成するパターニングを行う（図４（ｄ））。
感光性レジストＲＧの穴に金メッキを施し、金バンプＡ−ＢＭＰを形成する（図５（ｅ））。その後、感光性レジストＲＧを除去し（図５（ｆ））、金バンプＡ−ＢＭＰの周囲にはみ出している下地金属層ＵＢＭをエッチング等で除去し（図５（ｇ））、導体層ＡＬＬが金バンプＡ−ＢＭＰで隠された駆動回路チップを得る。
尚、実施例３の場合には、入力バンプ及び出力バンプの金バンプＡ−ＢＭＰの下層には導体層ＡＬＬを形成し、アライメント用の金バンプＡ−ＢＭＰの下層のみ導体層ＡＬＬを形成しないようにすればよい。
次に、駆動回路チップとＴＦＴ基板との位置合わせを従来技術との対比で説明する。図６は、駆動回路チップとＴＦＴ基板との位置合わせの従来技術を説明する模式図であり、図６（ａ）は駆動回路チップＤ−ＩＣの腹面（背面）、図６（ｂ）はＴＦＴ基板の表面を示す。図６（ａ）に示されたように、駆動回路チップＤ−ＩＣの腹面には金バンプＡ−ＢＭＰが形成されている。そして、この金バンプＡ−ＢＭＰの形成面すなわち腹面の所定箇所、ここでは隅部に導体層ＡＬＬでチップ側アライメントマークＤ−ＡＬＭが設けられている。このチップ側アライメントマークＤ−ＡＬＭと金バンプＡ−ＢＭＰの位置関係のばらつきは、前記したごとく約５μｍである。
一方、ＴＦＴ基板ＳＵＢの表面には、駆動回路チップＤ−ＩＣの金バンプＡ−ＢＭＰと接続するための配線電極ＥＬＲが形成されている。そして、このＴＦＴ基板ＳＵＢの表面の所定箇所、ここでは隅部にＴＦＴ基板側アライメントマークＳ−ＡＬＭが設けられている。尚、配線の詳細は図示を省略している。
駆動回路チップＤ−ＩＣをＴＦＴ基板ＳＵＢに実装する場合、ＴＦＴ基板側アライメントマークＳ−ＡＬＭにチップ側アライメントマークＤ−ＡＬＭとが一致するようにして位置合わせを行っている。この位置合わせの状態を図６（ｃ）に示す。
図７は、駆動回路チップの金バンプ形成面における当該金バンプの従来構造をより詳細に説明する模式図である。図７（ａ）は平面図、図７（ｂ）は図７（ａ）のＡ−Ａ’線に沿った断面図である。図７において、金バンプ形成面に設けられるバンプは全て同じ構造の金バンプＡ−ＢＭＰである。尚、入力バンプ及び出力バンプでは、これらの金バンプＡ−ＢＭＰはＳｉ基板ＳＩとの間に有する導体層ＡＬＬの平面形状は金バンプＡ−ＢＭＰの外形から外側にはみ出ている。当該金バンプＡ−ＢＭＰ自身を撮影したデータと駆動回路チップ側アライメントマークＤ−ＡＬＭとの位置でＴＦＴ基板の配線電極と位置合わせしようとしても、前記したように、金バンプＡ−ＢＭＰの正確な位置データの取得が困難となっている。
図８は、駆動回路チップの金バンプ形成面における当該金バンプの本発明による一構造例を説明する模式図である。図８（ａ）は平面図、図８（ｂ）は図８（ａ）のＡ−Ａ’線に沿った断面図である。図８において、図７と同一参照符号は同一機能部分に対応する。本構造例では、金バンプ形成面に設けられるバンプの一部の構造を他のバンプと異ならせた。ここでは、駆動回路チップＤ−ＩＣの短辺側に有する各一つの金バンプをアライメント用バンプＡＬＭ−Ｂとした。あるいは、アライメント専用バンプとした。
このアライメント用バンプＡＬＭ−Ｂは、特に図８（ａ）、（ｂ）からも明らかなように、Ｓｉ基板ＳＩとの間に介在する導体層ＡＬＬが当該アライメント用バンプＡＬＭ−Ｂの外形形状からはみ出さないような大きさとしてある。アライメント用バンプＡＬＭ−Ｂの外形形状は、他の入力又は出力用の金バンプＡ−ＢＭＰと同じ形状とサイズである。尚、下地金属層ＵＢＭは図示を省略しているが、金バンプＡ−ＢＭＰと同一形状で形成しているので、特に問題は生じない。必要に応じて導体層ＡＬＬで配線が形成されるが、図示を省略している。
この構造例としたことにより、アライメント用バンプＡＬＭ−Ｂの正確な形状認識が可能となり、駆動回路チップＤ−ＩＣの金バンプＡ−ＢＭＰ（及び、アライメント用バンプＡＬＭ−Ｂ）と、ＴＦＴ基板ＳＵＢの配線電極ＥＬＲとの位置合わせ精度を向上することができ、安定した接続品質を確保して駆動回路チップの実装不良による表示品質の劣化を防止することができる。
図９は、駆動回路チップの金バンプ形成面における当該金バンプの本発明による他の構造例を説明する模式図である。図９（ａ）は平面図、図９（ｂ）は図９（ａ）のＡ−Ａ’線に沿った断面図である。図９において、図７および図８と同一参照符号は同一機能部分に対応する。本構造例では、金バンプ形成面に設けられるバンプの全ての金バンプＡ−ＢＭＰおよびアライメント用バンプＡＬＭ−ＢとＳｉ基板ＳＩとの間に有する導体層ＡＬＬの平面形状を金バンプＡ−ＢＭＰ、ＡＬＭ−Ｂの外形形状からはみ出さないようなサイズとした。
この構造例としたことにより、前記構造例と同様の効果に加えて、どのバンプも位置合わせ用のバンプとして使用できるという効果もあり、ＴＦＴ基板ＳＵＢの配線電極ＥＬＲとの位置合わせ精度を向上することができ、安定した接続品質を確保して駆動回路チップの実装不良による表示品質の劣化を防止することができる。
図１０は、駆動回路チップの金バンプ形成面における当該金バンプの本発明によるさらに他の構造例とＴＦＴ基板側のアライメントマークの各種形状例を説明する模式図である。図１０（ａ）は駆動回路チップの金バンプ形成面の平面図、図１０（ｂ）は図１０（ａ）のＡ−Ａ’線に沿った断面図、図１０（ｃ）はＴＦＴ基板側のアライメントマークの第一例を説明する要部平面図、図１０（ｄ）はＴＦＴ基板側のアライメントマークの第二例を説明する要部平面図、図１０（ｅ）はＴＦＴ基板側のアライメントマークの第三例を説明する要部平面図、図１０（ｆ）はＴＦＴ基板側のアライメントマークの第四例を説明する要部平面図である。
図１０（ａ）、（ｂ）に示したように、本構造例における駆動回路チップの金バンプのうち、アライメント用のバンプＡＬＭ−Ｂの平面形状を他の入出力用のバンプＡ−ＢＭＰとは異なる形状としたものである。また、アライメント用のバンプＡＬＭ−ＢとＴＦＴ基板ＳＵＢとの間に介在する導体層ＡＬＬは、バンプＡＬＭ−Ｂの平面形状の外形からはみ出さないサイズとなっている。ここでは、アライメント用のバンプＡＬＭ−Ｂの平面形状は正方形としてある。他の入力又は出力用のバンプＡ−ＢＭＰの平面形状は長四角である。尚、図示していないが、サイズのみを変えた相似形としても良い。
一方、駆動回路チップＤ−ＩＣのアライメント用のバンプＡＬＭ−Ｂと位置合わせするためのＴＦＴ基板ＳＵＢに形成されるＴＦＴ基板側のアライメントマークは、例えば図１０（ｃ）、（ｄ）、（ｅ）、（ｆ）に示したようなものとすることができる。図１０（ｃ）は、駆動回路チップＤ−ＩＣのアライメント用のバンプＡＬＭ−Ｂと対応する位置に当該バンプＡＬＭ−Ｂと同じ平面形状のアライメントマークＳ−ＡＬＭ１を形成した。
図１０（ｄ）は、駆動回路チップＤ−ＩＣのアライメント用のバンプＡＬＭ−Ｂと対応する位置に当該バンプＡＬＭ−Ｂと異なる平面形状のアライメントマークＳ−ＡＬＭ２を形成した。図１０（ｅ）は、駆動回路チップＤ−ＩＣのアライメント用のバンプＡＬＭ−Ｂの位置とは対応しない異なる位置に当該バンプＡＬＭ−Ｂと同じ平面形状のアライメントマークＳ−ＡＬＭ１を形成した。そして、図１０（ｆ）は、駆動回路チップＤ−ＩＣのアライメント用のバンプＡＬＭ−Ｂの位置とは対応しない異なる位置に当該バンプＡＬＭ−Ｂと異なる平面形状のアライメントマークＳ−ＡＬＭ２を形成した。
図１０（ａ）と（ｂ）の駆動回路チップＤ−ＩＣのアライメント用のバンプＡＬＭ−Ｂと図１０（ｃ）と（ｄ）のＴＦＴ基板側のアライメントマークＳ−ＡＬＭ１、Ｓ−ＡＬＭ２を用いる位置合わせでは、カメラで撮影して得た駆動回路チップＤ−ＩＣのアライメント用のバンプＡＬＭ−ＢのデータとＴＦＴ基板側のアライメントマークＳ−ＡＬＭ１、Ｓ−ＡＬＭ２のデータとが一致するように、ステージを移動させて位置合わせを行う。
また、図１０（ａ）と（ｂ）の駆動回路チップＤ−ＩＣのアライメント用のバンプＡＬＭ−Ｂと図１０（ｅ）と（ｆ）のＴＦＴ基板側のアライメントマークＳ−ＡＬＭ１、Ｓ−ＡＬＭ２を用いる位置合わせでは、カメラで撮影して得た駆動回路チップＤ−ＩＣのアライメント用のバンプＡＬＭ−ＢのデータとＴＦＴ基板側のアライメントマークＳ−ＡＬＭ１、Ｓ−ＡＬＭ２のデータとが所定の関係となるように、駆動回路チップＤ−ＩＣを搭載した実装機またはＴＦＴ基板を載置したステージ、もしくは双方を移動させて位置合わせを行う。
図１１は、ＴＦＴ基板に駆動回路チップを実装する際の位置合わせ方法を説明する図である。図１１では、液晶表示パネルＰＮＬを例として説明する。液晶表示パネルＰＮＬは、ＴＦＴ基板ＳＵＢ１とカラーフィルタ基板ＳＵＢ２の貼り合せ間隙に液晶層（図示せず）を封入して構成される。ＴＦＴ基板ＳＵＢ１はカラーフィルタ基板ＳＵＢ２よりも少なくとも一辺においてはみ出すサイズとされ、このはみ出し部分の主面に配線電極ＥＬＲが形成されている。配線電極ＥＬＲには駆動回路チップＤ−ＩＣがその金バンプＡ−ＢＭＰを接続して実装される。なお、駆動回路チップＤ−ＩＣは異方性導電膜ＡＣＦで接着固定される。
ＴＦＴ基板に駆動回路チップを実装する際の位置合わせには、カメラユニットＣＭＵを用いる。ＴＦＴ基板ＳＵＢ１はＸ−Ｙステージに載置され、駆動回路チップＤ−ＩＣは実装機に搭載されている。先ず、駆動回路チップＤ−ＩＣの２つのアライメント用のバンプＡＬＭ−Ｂ（または、それと同等の入力又は出力用のバンプ）をカメラユニットＣＭＵで撮像し、その位置データを取得する。次に、ＴＦＴ基板ＳＵＢ１の２箇所のアライメントマークＳ−ＡＬＭ１（または、Ｓ−ＡＬＭ２）を撮影して、その位置データを取得する。
そして、駆動回路チップＤ−ＩＣのアライメント用のバンプＡＬＭ−ＢのデータとＴＦＴ基板ＳＵＢ１のアライメントマークのデータとが一致または所定の関係となるように、Ｘ−Ｙステージまたは実装機、もしくはその双方を移動させる。このとき、ＴＦＴ基板ＳＵＢ１の駆動回路チップＤ−ＩＣ実装領域には接着性を有する異方性導電膜ＡＣＦが貼られている。駆動回路チップＤ−ＩＣのアライメント用のバンプＡＬＭ−ＢがＴＦＴ基板ＳＵＢ１の所定の位置と一致したところで駆動回路チップＤ−ＩＣをＴＦＴ基板ＳＵＢ１に押接して接着し固定する。
これにより、駆動回路チップＤ−ＩＣの入力又は出力用の金バンプＡ−ＢＭＰがＴＦＴ基板ＳＵＢ１の配線電極ＥＬＲに高精度で位置合わせされたものとなる。尚、ＴＦＴ基板ＳＵＢ１が透明基板の場合は下から、不透明基板の場合は上から、カメラユニットＣＭＵによる撮影を行う。
以上の説明におけるアライメント用の金バンプの形状は、正方形や長四角を含む矩形でも、円形あるいは楕円形（丸形）でも可である。また、金バンプの外形形状を正方形として、その外形サイズを、６０μｍ×６０μｍとした場合、導体層ＡＬＬのサイズは５０μｍ×５０μｍ程度とするのが望ましいが、金バンプと導体層ＡＬＬの位置ずれで導体層ＡＬＬが金バンプの外形からはみ出さないサイズとすればよい。
図１２は、本発明の駆動回路チップ実装を適用した携帯電話機用の液晶表示モジュールの一例を説明する斜視図である。この液晶表示モジュールは、ＴＦＴ基板ＳＵＢ１とカラーフィルタ基板ＳＵＢ２からなる液晶表示パネルＰＮＬの背面にバックライトＢＬを設置して構成される。ＴＦＴ基板ＳＵＢ１には駆動回路チップＤ−ＩＣが実装されている。また、カラーフィルタ基板ＳＵＢ２の表示領域ＡＲの表面には偏光板ＰＬが貼付されている。
バックライトＢＬの背面に設置された信号処理回路基板（図示せず）からフレキシブルプリント基板ＦＰＣを介して駆動回路チップＤ−ＩＣに表示用の信号や駆動電圧が供給される。
尚、本発明は、フロントライトを備えた反射型の液晶表示装置にも適用が可能である。
図１３は、ＴＦＴ基板ＳＵＢ１への駆動回路チップＤ−ＩＣの実装状態を説明する模式断面図である。ＴＦＴ基板ＳＵＢ１には配線電極ＥＬＲが形成されており、駆動回路チップＤ−ＩＣのＳｉ基板ＳＩの腹面に前記実施例で説明した金バンプＡ−ＢＭＰが形成されている。金バンプＡ−ＢＭＰは異方性導電膜ＡＣＦに含まれている導電粒子ＥＣＰで配線電極ＥＬＲに導電接続される。尚、参照符号ＡＤＨは異方性導電膜の構成要素の１つである接着剤である。
以上説明した本発明の表示装置は液晶表示装置に限るものではなく、有機ＥＬ表示装置やＦＥＤ表示装置等の他の表示パネルへの駆動回路チップの実装にも同様に適用できる。また、アクティブマトリクス方式の表示装置だけでなく、単純マトリクス方式の表示装置にも適用可能である。さらには、駆動回路チップＤ−ＩＣが実装される基板は、表示パネルの基板に限られず、回路基板や、フレキシブル回路基板であってもよい。また、本発明は、表示装置に限られず、あらゆる電子機器に応用可能である。また、これまでに説明した各実施例は、互いに矛盾しない限り２つ以上を組み合わせても良い。
駆動回路チップに有するバンプの従来構造を説明する図である。 本発明の実施例１を説明する図である。 本発明の実施例２を説明する図である。 駆動回路チップにおける金バンプの形成プロセスを説明する要部断面図である。 駆動回路チップにおける金バンプの形成プロセスを説明する図４に続く要部断面図である。 駆動回路チップとＴＦＴ基板との位置合わせの従来技術を説明する模式図である。 駆動回路チップの金バンプ形成面における当該金バンプの従来構造をより詳細に説明する模式図である。 駆動回路チップの金バンプ形成面における当該金バンプの本発明による一構造例を説明する模式図である。 駆動回路チップの金バンプ形成面における当該金バンプの本発明による他の構造例を説明する模式図である。 駆動回路チップの金バンプ形成面における当該金バンプの本発明によるさらに他の構造例とＴＦＴ基板側のアライメントマークの各種形状例を説明する模式図である。 ＴＦＴ基板に駆動回路チップを実装する際の位置合わせ方法を説明する図である。 本発明の駆動回路チップ実装を適用した携帯電話機用の液晶表示モジュールの一例を説明する斜視図である。 ＴＦＴ基板ＳＵＢ１への駆動回路チップＤ−ＩＣの実装状態を説明する模式断面図である。 本発明の実施例３を説明する図である。
符号の説明
Ａ−ＢＭＰ・・・金バンプ、Ｄ−ＩＣ・・・駆動回路チップ、ＳＩ・・・Ｓｉ基板、ＡＬＬ・・・導体層、ＵＢＭ・・・下地金属層、ＰＡＳ・・・パッシベーション膜、ＡＬＭ−Ｂ・・・アライメント用バンプ、ＰＮＬ・・・液晶表示パネル、ＳＵＢ１・・・ＴＦＴ基板、ＳＵＢ２・・・カラーフィルタ基板。

Claims (19)

  1. 駆動回路チップを実装した表示装置であって、
    前記駆動回路チップは、半導体基板と、出力バンプと、位置合わせバンプと、少なくとも一層の導体層とを備え、
    前記少なくとも一層の導体層のうち、前記半導体基板と前記位置合わせバンプとの間に形成された全ての導体層の平面形状は前記位置合わせバンプの平面形状の外形内に含まれ、
    前記少なくとも一層の導体層のうち、前記半導体基板と前記出力バンプとの間に形成された少なくとも一層の導体層の平面形状は前記出力バンプの平面形状の外形よりも大きい形状を有することを特徴とする表示装置。
  2. 前記半導体基板と前記位置合わせバンプとの間に形成された導体層は、アルミニウム層を含むことを特徴とする請求項１に記載の表示装置。
  3. 前記半導体基板と前記位置合わせバンプとの間に形成された導体層の数が、前記半導体基板と前記出力バンプとの間に形成された導体層の数と等しいことを特徴とする請求項１または２に記載の表示装置。
  4. 前記半導体基板と前記位置合わせバンプとの間に形成された導体層の数が、前記半導体基板と前記出力バンプとの間に形成された導体層の数よりも少ないことを特徴とする請求項１に記載の表示装置。
  5. 前記位置合わせバンプの平面形状は前記出力バンプの平面形状と相似形であることを特徴とする請求項１乃至４の何れかに記載の表示装置。
  6. 前記位置合わせバンプの平面形状は前記出力バンプの平面形状とは異なる形状であることを特徴とする請求項１乃至４の何れかに記載の表示装置。
  7. 前記駆動回路チップは、表示パネルの基板の上に実装されていることを特徴とする請求項１乃至６の何れかに記載の表示装置。
  8. 前記駆動回路チップは、回路基板の上に実装されていることを特徴とする請求項１乃至６の何れかに記載の表示装置。
  9. 前記駆動回路チップは、フレキシブル回路基板の上に実装されていることを特徴とする請求項１乃至６の何れかに記載の表示装置。
  10. 前記出力バンプ及び前記位置合わせバンプは、金バンプであることを特徴とする請求項１乃至９の何れかに記載の表示装置。
  11. 駆動回路チップを実装した表示装置の製造方法であって、
    前記駆動回路チップは、半導体基板と、出力バンプと、位置合わせバンプと、少なくとも一層の導体層とを備え、
    前記少なくとも一層の導体層のうち、前記半導体基板と前記位置合わせバンプとの間に形成された全ての導体層の平面形状は前記位置合わせバンプの平面形状の外形内に含まれており、
    前記位置合わせバンプを平面的に撮影して前記駆動回路チップが実装されるべき基板との間の位置合わせを行うことを特徴とする表示装置の製造方法。
  12. 前記少なくとも一層の導体層のうち、前記半導体基板と前記出力バンプとの間に形成された少なくとも一層の導体層の平面形状は前記出力バンプの平面形状の外形よりも大きい形状を有することを特徴とする請求項１１に記載の表示装置の製造方法。
  13. 前記半導体基板と前記位置合わせバンプとの間に形成される導体層は、アルミニウム層を含むことを特徴とする請求項１１または１２に記載の表示装置の製造方法。
  14. 前記半導体基板と前記位置合わせバンプとの間に形成された導体層の数が、前記半導体基板と前記出力バンプとの間に形成された導体層の数と等しいことを特徴とする請求項１１から１３の何れかに記載の表示装置の製造方法。
  15. 前記半導体基板と前記位置合わせバンプとの間に形成された導体層の数が、前記半導体基板と前記出力バンプとの間に形成された導体層の数よりも少ないことを特徴とする請求項１１または１２に記載の表示装置の製造方法。
  16. 前記駆動回路チップが実装されるべき基板は、表示パネルの基板であることを特徴とする請求項１１乃至１５の何れかに記載の表示装置の製造方法。
  17. 前記駆動回路チップが実装されるべき基板は、回路基板であることを特徴とする請求項１１乃至１５の何れかに記載の表示装置の製造方法。
  18. 前記駆動回路チップが実装されるべき基板は、フレキシブル回路基板であることを特徴とする請求項１１乃至１５の何れかに記載の表示装置の製造方法。
  19. 前記出力バンプ及び前記位置合わせバンプは、金バンプであることを特徴とする請求項１１乃至１８の何れかに記載の表示装置の製造方法。

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