JP2005268808A - メモリ素子およびその製造方法 - Google Patents

Abstract

【課題】 消費電力が低く、かつ電荷貯蔵層において高い電子注入効率を示すメモリ素子を提供すること。
【解決手段】 半導体基板と、この半導体基板に不純物が注入されて各々形成された第１不純物領域および第２不純物領域と、第１不純物領域および第２不純物領域の間の基板上に形成されたゲート構造体とを含むメモリ素子であって、このゲート構造体は、電荷貯蔵層を含む誘電体層およびゲート電極を含み、この誘電体層は非対称に形成されたメモリ素子。
【選択図】 図２

Description

本発明は、非対称ゲート誘電体層を有する不揮発性メモリ素子に係り、より詳細にはゲート誘電体層の厚さを変化させることで、低い駆動電位において高い電荷貯蔵密度を有するメモリ素子およびその製造方法に関する。

半導体メモリ素子のデータ記憶容量は、単位面積当りメモリセルの数、すなわち集積度に比例する。このような半導体メモリ素子は、回路的に連結された多くのメモリセルを含む。不揮発性メモリ素子は、従来のフラッシュメモリ素子より優れた特性を示す。これは低い電力消費特性および高い信頼性に起因する。

加工技術の発達につれて、製造過程の収率低下を防止しつつ、集積度を向上させるための多くの研究が進行しており、既存の半導体メモリ素子と全く異なる構造を有する半導体メモリ素子が紹介されている。

ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）メモリ素子も、新たに紹介されたメモリ素子の１つであり、この従来のＳＯＮＯＳメモリ素子の構造を図１Ａおよび図１Ｂに示した。

図１Ａは、一般的な形態のＳＯＮＯＳメモリ素子の構造を示すものである。図１Ａに示すように、半導体基板１１の両側に半導体基板１１と反対極性を有するように不純物がドーピングされた第１不純物領域（１２ａ）および第２不純物領域（１２ｂ）が形成されている。ここで、第１不純物領域（１２ａ）をソースと称し、第２不純物領域（１２ｂ）をドレインと称する。ソース１２ａとドレイン１２ｂとの間には、それ自体は絶縁性を有するが、外部電場などが加えられると、電荷が移動するチャンネル領域が形成される。一般的なゲート構造体１３は、ゲート誘電体層とゲート電極１７とを含むように形成される。

ＳＯＮＯＳメモリ素子の場合には、図１Ａに示すように、ゲート構造体１３は、第１酸化層のトンネリング酸化層１４、窒化層からなる電荷貯蔵層１５、第２酸化層のブロッキング酸化層１６およびゲート電極１７を含む。ここで、トンネリング酸化層１４は、ソース１２ａおよびドレイン１２ｂと接触しており、電荷貯蔵層１５は、所定密度のトラップサイトを有している。

また、図１Ｂは、図１Ａと似た構造を有するメモリ素子であり、電荷貯蔵層１５をトンネリング酸化層１４の一部にのみ形成したものである。すなわち、ＳＯＮＯＳメモリを部分的に形成した形態の半導体素子である。

このようなＳＯＮＯＳメモリ素子を駆動させて情報を記憶する原理を説明すれば次の通りである。ソース１２ａとドレイン１２ｂとの間に電圧差を発生させた状態で、ゲート電極１７にスレショルド電圧以上の電圧を加えると、電場がゲート構造体１３の下部のチャンネル領域に及ぶ。このとき、チャンネル領域に電子が移動し、移動する電子がトンネリング酸化層１４上の電荷貯蔵層１５内に形成されたトラップサイトにトラップされる。この際、ブロッキング酸化層１６は、電子が電荷貯蔵層１５にトラップされる過程でゲート電極１７に移動することを防止する役割をする。

このような従来の技術による不揮発性メモリ素子の駆動メカニズムは、消費電力が高いにもかかわらず、電荷貯蔵効率が低いという問題点がある。これを詳細に説明すれば次の通りである。

従来のＭＯＳ（Metal Oxide Semiconductor）素子のチャンネル領域に流れる電流は、ゲート電圧の増加による垂直電界の大きさに反比例する。したがって、チャンネルに流れる電荷量を増加させるためには、ゲート電圧をスレショルド電圧Ｖ_threshold以上の低い電圧に維持し、不純物領域に印加する電圧を高める必要がある。

しかしながら、メモリ素子の電荷貯蔵層（floating gate）に注入される電荷量を増やすためには不純物領域に印加する電圧を低くして、ゲートに印加する電圧を高めなければならない。このような矛盾を解決する明確な解答は提示されておらず、現実的にはゲートおよび不純物領域に相対的に高い電圧を印加している。したがって、メモリ素子を駆動するために消費電力が高くなり、相対的に低い電子注入効果しか得られないという問題点がある。

本発明は、前記の問題点を解決するためのものであって、消費電力が低く、かつ電荷貯蔵層において高い電子注入効率を示すメモリ素子およびその製造方法を提供することである。

前記の技術的課題を達成するために本発明では、半導体基板と、この半導体基板に不純物を注入して各々形成された第１不純物領域および第２不純物領域と、第１不純物領域および第２不純物領域の間の半導体基板上に形成されたゲート構造体とを含むメモリ素子であって、このゲート構造体は、電荷貯蔵層を含む誘電体層およびゲート電極を含み、誘電体層は非対称に形成されたメモリ素子を提供する。

また、本発明において、誘電体層は、第１不純物領域および第２不純物領域の間に形成された半導体基板上に形成されたトンネリング酸化層と、このトンネリング酸化層上に形成された電荷貯蔵層と、この電荷貯蔵層上に形成されたブロッキング酸化層とを含むことができる。
また、本発明において、ブロッキング酸化層には、１以上の段差を形成することができる。

また、本発明において、トンネリング酸化層は、酸化シリコン（ＳｉＯ₂）を含むことができる。
また、本発明において、電荷貯蔵層は、窒化シリコン（Ｓｉ₃Ｎ₄）、ＭＯ、ＭＯＮまたはＭＳｉＯＮ（Ｍは金属）のうち何れか１つを含んで形成することができる。
また、本発明において、ブロッキング酸化層は、酸化アルミニウム（Ａｌ₂Ｏ₃）または酸化シリコン（ＳｉＯ₂）を含んで形成することができる。

前記の技術的課題を達成するために本発明では、（ａ）半導体基板上に誘電体層を非対称に形成する段階と、（ｂ）誘電体層上にゲート電極を形成し、誘電体層およびゲート電極の両側部を除去して半導体基板の両側部を露出する段階と、（ｃ）露出した半導体基板の両側部に不純物を注入して、第１不純物領域および第２不純物領域を形成する段階とを含むメモリ素子の製造方法を提供する。

また、本発明において、（ａ）段階は、半導体基板上にトンネリング酸化層、電荷貯蔵層およびブロッキング酸化層を順次に形成する段階と、ブロッキング酸化層を非対称に形成するために、１以上の段差を形成する段階とを含むことができる。
また、（ｃ）段階は、（ａ）段階および（ｂ）段階で形成されたゲート構造体の両側部に、サイドウォールを形成する段階と、半導体基板の両側部に（ｃ）段階の不純物より高い濃度の不純物を注入する段階とを含むことができる。

本発明によれば、誘電体層を含む半導体メモリ素子において、ゲート誘電体層に１つ以上の段差を形成させて厚さを変化させることによって、１つのメモリ素子内にスレショルド電圧が異なるゲートスタック構造を実現することができる。これにより、低い消費電力でイオン注入効率に優れたメモリ素子を提供することができる。

以下、添付した図面に基づいて、本発明に係る非対称ゲート誘電体層を有する不揮発性メモリ素子およびその製造方法の最良の形態（以下、実施形態という）について詳細に説明する。

図２は、本実施形態による非対称ゲート誘電体層を有する不揮発性メモリ素子の構造を示す断面図である。ここで、各層の厚さは説明の便宜上、誇張して示している。

図２に示すように、まず、例えば、ｐ型半導体からなる半導体基板２１が配置される。この際、半導体基板２１は、一般的なメモリ素子製造に使われるものであれば、何れを用いてもよい。そして、半導体基板２１には第１不純物領域および２不純物領域、すなわちソース２２ａおよびドレイン２２ｂが形成されている。半導体基板２１がｐ型半導体であれば、ソース２２ａおよびドレイン２２ｂはｎ型不純物元素がドーピングされたものである。ソース２２ａおよびドレイン２２ｂは、所定間隔だけ離隔され、その間にチャンネルが形成される。

ソース２２ａおよびドレイン２２ｂの間の半導体基板２１上には、ゲート構造体２３が形成される。ゲート構造体２３は、チャンネル上に形成され、その両側下部はソース２２ａおよびドレイン２２ｂと接触している。ＳＯＮＯＳメモリ素子の場合、ゲート構造体２３は電荷貯蔵層２５を含む誘電体層およびゲート電極２７を含む。ここで、誘電体層はトンネリング酸化層２４、例えば窒化層からなる電荷貯蔵層２５およびブロッキング酸化層２６が順次に積層された構造を有している。

本実施形態ではブロッキング酸化層２６が１つ以上の段差を含む構造を有することを特徴とする。ここで、トンネリング酸化層２４は、数ｎｍ以下に形成されることが望ましい。このようなトンネリング酸化層２４は、シリコン酸化膜などを含む物質で単層または複層構造で形成することができる。

そして、電荷貯蔵層２５は、約１０ｎｍ以下に形成されることが望ましい。電荷貯蔵層２５は、一般的な窒化シリコン（Ｓｉ₃Ｎ₄）から形成され、ＭＯ、ＭＯＮまたはＭＳｉＯＮより形成されてもよい。ここで、Ｍは金属であって、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ａｌまたはランタン系元素（Ｌｎ）である。ブロッキング酸化層２６は、高誘電率を有する絶縁膜であって、酸化シリコン（ＳｉＯ₂）または酸化アルミニウム（Ａｌ₂Ｏ₃）より形成することができる。この際、ブロッキング酸化層２６は、１つ以上の段差を有して形成される。そして、ブロッキング酸化層２６上に形成されたゲート電極２７は、一般的に使用する電極物質が使用される。例えば、ポリシリコンや金属または金属化合物より形成される。
このようなゲート構造体２３の誘電体層の厚さを非対称型に構成することによって、２つ以上のスレショルド電圧Ｖ_thresholdが１つのゲート構造体２３で得られる。これは２つ以上のサブチャンネルがソース２２ａおよびドレイン２２ｂの間に形成された結果であり、ゲート電極２７から２つ以上の垂直電場が得られることを意味する。

図２に示した１つの段差を形成した構造を参照すれば、ブロッキング酸化層２６の厚い領域ではチャンネル領域に流れる電子の密度が上昇する。そして、ブロッキング酸化層２６の薄い領域では大きい垂直電界の影響でチャンネルに流れる電子の電荷貯蔵層２５のトラップサイトにトラップされる量が増加する。ブロッキング酸化層２６の段差を２つ以上形成することもでき、その段差の高さを形成される段差の数に応じて容易に調節することができる。

このような構造のメモリ素子の動作を説明すれば次の通りである。ゲート電極２７を通じてゲート構造体２３に所定のゲート電圧Ｖ_gを印加し、ドレイン２２ｂに所定のドレイン電圧Ｖ_dを印加する。このとき、ゲート電圧がスレショルド電圧より高い状態となってソース２２ａおよびドレイン２２ｂの間のチャンネル領域に電子が移動する。このような電子密度は相対的にブロッキング酸化層２６が厚く形成された部分で上昇する。

そして、電荷貯蔵層２５にトラップされる電子は相対的にブロッキング酸化層２６が薄く形成された部分で増加して全体的にトラップされる電子密度を向上させる。このような動作で情報を記憶し、記憶された情報は、ゲート電極２７に所定ゲート電圧Ｖｇ’＜Ｖｇを印加し、ドレイン２２ｂにドレイン電圧Ｖｄ’＜Ｖｄを印加してチャンネルに流れる電流値の大きさを測定することで読み出すことができる。

本実施形態による非対称ゲート誘電体層を有する不揮発性メモリ素子の製造方法を図３Ａないし図３Ｈを参照して詳細に説明する。図３Ａないし図３Ｈは、本実施形態による非対称ゲート誘電体層を有する不揮発性メモリ素子の製造方法を示す断面図である。

まず、図３Ａに示すように、例えばｐ型半導体である半導体基板２１を配置する。ここで、半導体基板２１はシリコンなどメモリ素子に使われる通常の物質を使用することができる。

次に、図３Ｂに示すように、半導体基板２１上にトンネリング酸化層２４、電荷貯蔵層２５およびブロッキング酸化層２６を順次に積層する。このときの形成物質は、前記したような材料を通常の工程、例えばＣＶＤ（Chemical Vapor Deposition）、ＰＥＣＶＤ（Plasma Enhanced CVD）、ＬＰＣＶＤ（Low Pressure CVD）または反応性スパッタリングなどを使用して形成することができる。

次に、図３Ｃに示すように、ブロッキング酸化層２６の所定部位に１つ以上の段差をパターニングなどで形成させる。これにより、ブロッキング酸化層２６の厚さは部位によって異なることになる。次に、図３Ｄに示したように、ブロッキング酸化層２６上にゲート電極２７を形成させるために金属、金属化合物またはポリシリコンなどを塗布する。

そして、図３Ｅに示すように、ゲート構造体２３を形成させるために、トンネリング酸化層２４ないしゲート電極２７の両側部をパターニングなどで除去して半導体基板２１の両側部を露出させる。以上の手順で、段差を有するブロッキング酸化層２６の形態による非対称ゲートスタック構造を有するゲート構造体２３が得られる。

次に、図３Ｅに示すように、露出された半導体基板２１の両側部に所定の不純物をドーピングする。これは半導体基板２１と反対極性を有する不純物を使用してソース２２ａおよびドレイン２２ｂを形成させるためである。このような工程によって本実施形態による非対称ゲート誘電体層を有する不揮発性メモリ素子を製造することができる。

さらに、選択的に、図３Ｇおよび図３Ｈに示すように、ゲート構造体２３の両側部にサイドウォール２８を形成させる工程をさらに実施することもできる。これは集積度を向上させるために、相対的に狭幅のゲート構造体２３を作成する際に起きる問題点を防止するためである。すなわち、半導体基板２１の表面に不純物を注入してソース２２ａおよびドレイン２２ｂを形成させた後、熱処理により不純物が狭いチャンネル領域に拡散して相互に接触する恐れがあるので、これを防止するためのものである。

このような工程を説明すれば、図３Ｆに示す程では、低い濃度で不純物を半導体基板２１の両側部に注入し、ソース２２ａとドレイン２２ｂとの電気的接触を防止する。

そして、図３Ｇに示すように、ゲート構造体２３の両側部に絶縁性物質を塗布してサイドウォール２８を形成する。次いで、図３Ｈに示すように、高濃度の不純物をソース２２ａおよびドレイン２２ｂ領域に注入し、通常の熱処理などの工程を実施して本実施形態による非対称ゲート誘電体層を有する不揮発性メモリ素子を完成する。

（実験例）
次に、前記した工程により製造された本実施形態による非対称ゲート誘電体層を有する不揮発性メモリ素子と、従来技術、すなわち図１Ａおよび図１Ｂに示したメモリ素子との電気的特性を比較し、これを図４Ａないし図４Ｃに示した。

図４Ａは、図１Ｂ、図１Ａおよび図２に示した構造を有するメモリ素子のドーピング濃度プロファイルを順次に示した図面である。ここで、図４Ａの左側は、図１Ｂに示したように、電荷貯蔵層１５の一部を削除した構造を有するメモリ素子である。また、図４Ａの中央は、図１Ａに示した構造を有するメモリ素子である。図４Ａに示した３つのメモリ素子は、何れも同じ物質で形成させたものであって、図４Ａの右側が、本実施形態によるメモリ素子であって、ブロッキング酸化層に１つの段差構造を形成させたものである。

図４Ｂは、３つのメモリ素子に何れも同じゲート電圧およびドレイン電圧を印加して情報を記憶、すなわち、電荷貯蔵層（１５、２５）のトラップサイトに電子をトラップさせた場合の電子密度プロファイルを示したものである。

ここで、図４Ｂの符号Ａで表示した部分の濃い領域は、最も電子密度の高い領域を示したものであって、図１Ａに該当する従来の一般的なＳＯＮＯＳメモリ素子（図４Ｂの中央の素子）に比べて、本実施形態に該当する右側のメモリ素子において符号Ａで示した領域内に濃い部分が非常に大きく現れることが分かる。したがって、同じ駆動電圧を加えた場合、本実施形態のように電荷貯蔵層２５を含む非対称型誘電体層を有するメモリ素子は高い電子注入効率を示すことが分かる。

また、図４Ｃは、一般的なメモリ素子の情報消去時に加える電圧を３つのメモリ素子に何れも同一に印加した場合の電子密度プロファイルを示した図面である。
図４Ｃに示すように、左側および中央の従来技術によるメモリ素子に比べ、右側に示した本実施形態によるメモリ素子の電荷貯蔵層２５で電界密度が大きく現れることが分かる。すなわち、図４Ｃの符号Ｂで示した部分の電荷貯蔵層２５で濃い部分の電界密度が最も大きいことが分かり、図４Ｃの左側および中央のメモリ素子の場合には、電界密度の高い領域が、ほとんど現れないことが分かる。

以上、本発明の実施形態の説明において多くの事項が具体的に記載されているが、それらは本発明の範囲を限定するものではなく、望ましい一実施形態の例示にすぎない。したがって、本発明の範囲は説明した実施形態によって定められるものでなく、特許請求の範囲に記載された技術的思想によって定められねばならない。

本発明は、非対称ゲート誘電体層を有するメモリ素子に係り、より詳細にはゲート誘電体層の厚さを変化させて低い駆動電位において、高い電荷貯蔵密度を実現できる不揮発性メモリ素子の製造技術分野に好適に適用することができる。

従来技術による不揮発性メモリ素子を示す断面図である。 従来技術による不揮発性メモリ素子を示す断面図面である。 本実施形態のメモリ素子を示す断面図である。 本実施形態のメモリ素子の製造工程を説明する断面図である。 本実施形態のメモリ素子の製造工程を説明する断面図である。 本実施形態のメモリ素子の製造工程を説明する断面図である。 本実施形態のメモリ素子の製造工程を説明する断面図である。 本実施形態のメモリ素子の製造工程を説明する断面図である。 本実施形態のメモリ素子の製造工程を説明する断面図である。 ゲート構造体の両側にサイドウォールをさらに形成する工程を説明する断面図である。 ゲート構造体の両側にサイドウォールをさらに形成する工程を説明する断面図である。 従来技術のメモリ素子と本実施形態のメモリ素子のドーピング濃度プロファイルの比較を示す図面である。 従来技術のメモリ素子と本実施形態のメモリ素子の電子密度プロファイルの比較を示す図面である。 従来技術のメモリ素子と本実施形態のメモリ素子の電子密度プロファイルの比較を示す図面である。

符号の説明

１１、２１ 基板
１２ａ、２２ａ ソース（第１不純物領域）
１２ｂ、２２ｂ ドレイン（第２不純物領域）
１３、２３ ゲート構造体
１４、２４ トンネリング酸化層
１５、２５ 電荷貯蔵層
１６、２６ ブロッキング酸化層
１７、２７ ゲート電極層
２８ サイドウォール

Claims (10)

1. 半導体基板と、前記半導体基板に不純物を注入して各々形成された第１不純物領域および第２不純物領域と、前記第１不純物領域および前記第２不純物領域の間の前記半導体基板上に形成されたゲート構造体とを含むメモリ素子であって、
   前記ゲート構造体は、電荷貯蔵層を含む誘電体層およびゲート電極を含み、前記誘電体層は非対称に形成されたこと、
   を特徴とするメモリ素子。
2. 前記誘電体層は、
   前記第１不純物領域および前記第２不純物領域の間に形成された前記半導体基板上に形成されたトンネリング酸化層と、
   前記トンネリング酸化層上に形成された電荷貯蔵層と、
   前記電荷貯蔵層上に形成されたブロッキング酸化層と、
   を含むことを特徴とする請求項１に記載のメモリ素子。
3. 前記ブロッキング酸化層には、１以上の段差が形成されたこと、
   を特徴とする請求項２に記載のメモリ素子。
4. 前記トンネリング酸化層は、酸化シリコン（ＳｉＯ₂）を含むこと、
   を特徴とする請求項２に記載のメモリ素子。
5. 前記電荷貯蔵層は、
   窒化シリコン（Ｓｉ₃Ｎ₄）、ＭＯ、ＭＯＮまたはＭＳｉＯＮ（Ｍは金属）のうち何れか１つを含んで形成されたこと、
   を特徴とする請求項２に記載のメモリ素子。
6. 前記ブロッキング酸化層は、
   酸化アルミニウム（Ａｌ₂Ｏ₃）または酸化シリコン（ＳｉＯ₂）を含んで形成されたこと、
   を特徴とする請求項２に記載のメモリ素子。
7. 前記ゲート電極は、
   ポリシリコン、金属または金属化合物のうち、少なくとも何れか１つを含んで形成されたこと、
   を特徴とする請求項２に記載のメモリ素子。
8. （ａ）半導体基板上に誘電体層を非対称に形成する段階と、
   （ｂ）前記誘電体層上にゲート電極を形成し、前記誘電体層および前記ゲート電極の両側部を除去して前記半導体基板の両側部を露出する段階と、
   （ｃ）露出した前記半導体基板の両側部に不純物を注入して、第１不純物領域および第２不純物領域を形成する段階と、
   を含むことを特徴とするメモリ素子の製造方法。
9. 前記（ａ）段階は、
   前記半導体基板上にトンネリング酸化層、電荷貯蔵層およびブロッキング酸化層を順次に形成する段階と、
   前記ブロッキング酸化層を非対称に形成するために、１以上の段差を形成する段階とを含むこと、
   を特徴とする請求項８に記載のメモリ素子の製造方法。
10. 前記（ｃ）段階は、
    前記（ａ）段階および前記（ｂ）段階で形成されたゲート構造体の両側部に、サイドウォールを形成する段階と、
    前記半導体基板の両側部に前記（ｃ）段階の不純物より高い濃度の不純物を注入する段階とを含むこと、
    を特徴とする請求項８に記載のメモリ素子の製造方法。