[go: up one dir, main page]

JP2005244035A - 半導体装置の実装方法、並びに半導体装置 - Google Patents

半導体装置の実装方法、並びに半導体装置 Download PDF

Info

Publication number
JP2005244035A
JP2005244035A JP2004053728A JP2004053728A JP2005244035A JP 2005244035 A JP2005244035 A JP 2005244035A JP 2004053728 A JP2004053728 A JP 2004053728A JP 2004053728 A JP2004053728 A JP 2004053728A JP 2005244035 A JP2005244035 A JP 2005244035A
Authority
JP
Japan
Prior art keywords
semiconductor device
sealing body
resin sealing
solder
leads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004053728A
Other languages
English (en)
Inventor
Fujio Ito
富士夫 伊藤
Hiromichi Suzuki
博通 鈴木
Takashi Miwa
孝志 三輪
Tokuji Toida
徳次 戸井田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2004053728A priority Critical patent/JP2005244035A/ja
Priority to KR1020050007781A priority patent/KR20060042872A/ko
Priority to US11/065,108 priority patent/US20050189627A1/en
Publication of JP2005244035A publication Critical patent/JP2005244035A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F04—POSITIVE - DISPLACEMENT MACHINES FOR LIQUIDS; PUMPS FOR LIQUIDS OR ELASTIC FLUIDS
    • F04B—POSITIVE-DISPLACEMENT MACHINES FOR LIQUIDS; PUMPS
    • F04B53/00—Component parts, details or accessories not provided for in, or of interest apart from, groups F04B1/00 - F04B23/00 or F04B39/00 - F04B47/00
    • F04B53/16—Casings; Cylinders; Cylinder liners or heads; Fluid connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F04—POSITIVE - DISPLACEMENT MACHINES FOR LIQUIDS; PUMPS FOR LIQUIDS OR ELASTIC FLUIDS
    • F04B—POSITIVE-DISPLACEMENT MACHINES FOR LIQUIDS; PUMPS
    • F04B15/00—Pumps adapted to handle specific fluids, e.g. by selection of specific materials for pumps or pump parts
    • F04B15/02—Pumps adapted to handle specific fluids, e.g. by selection of specific materials for pumps or pump parts the fluids being viscous or non-homogeneous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F04—POSITIVE - DISPLACEMENT MACHINES FOR LIQUIDS; PUMPS FOR LIQUIDS OR ELASTIC FLUIDS
    • F04B—POSITIVE-DISPLACEMENT MACHINES FOR LIQUIDS; PUMPS
    • F04B53/00—Component parts, details or accessories not provided for in, or of interest apart from, groups F04B1/00 - F04B23/00 or F04B39/00 - F04B47/00
    • F04B53/18—Lubricating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09709—Staggered pads, lands or terminals; Parallel conductors in different planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10742—Details of leads
    • H05K2201/10886—Other details
    • H05K2201/10931—Exposed leads, i.e. encapsulation of component partly removed for exposing a part of lead, e.g. for soldering purposes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10984—Component carrying a connection agent, e.g. solder, adhesive
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components
    • H05K3/3426—Leaded components characterised by the leads
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】実装時における半導体装置の半田剥がれ不良を抑制する。
【解決手段】半導体装置の実装方法において、樹脂封止体９の裏面９ｙから複数のリード５の各々の一部を露出することによって得られた複数の端子部６に、前記樹脂封止体の裏面よりも突出し、かつ溶融した半田材を凝固して形成された半田層１０を有する半導体装置を準備する（ａ）工程と、配線基板３０の複数の電極３１に半田ペースト材３２を供給する（ｂ）工程と、前記複数の電極の半田ペースト材を溶融して、前記複数の端子部と前記複数の電極とを夫々接続する（ｃ）工程とを有する。
【選択図】図１７

Description

本発明は、半導体装置の実装技術、並びに半導体装置に関し、特に、樹脂封止体の裏面（実装面）からリードの一部を露出することによって得られる外部端子を有する半導体装置に適用して有効な技術に関するものである。
集積回路が搭載された半導体チップを樹脂封止してなる半導体装置においては、様々なパッケージ構造のものが提案され、製品化されている。その中の１つに、例えばＱＦＮ（Ｑuad Ｆlatpack Ｎon-Ｌeaded Ｐackage ）型と呼称される半導体装置が知られている。このＱＦＮ型半導体装置は、半導体チップの電極と電気的に接続されたリードを外部端子として樹脂封止体の裏面から露出させたパッケージ構造になっているため、半導体チップの電極と電気的に接続されたリードを樹脂封止体の側面から突出させて所定の形状に折り曲げ成型したパッケージ構造、例えばＱＦＰ（Ｑuad Ｆlatpack Ｐackage）型と呼称される半導体装置と比較して、平面サイズの小型化を図ることができる。
ＱＦＮ型半導体装置は、その製造においてリードフレームが使用される。リードフレームは、金属板に精密プレスによる打ち抜き加工やエッチング加工を施して所定のパターンを形成することによって製造される。リードフレームは、外枠部及び内枠部を含むフレーム本体で区画された複数の製品形成領域を有し、各製品形成領域には、半導体チップを搭載するためのチップ支持体（タブ，ダイパッド，チップ搭載部）や、このチップ支持体の周囲に先端部（一端部）を臨ませる複数のリード等が配置されている。チップ支持体は、リードフレームのフレーム本体から延在する吊りリードによって支持されている。リードは、その一端部（先端部）と反対側の他端部がリードフレームのフレーム本体に支持されている。
このようなリードフレームを使用してＱＦＮ型半導体装置を製造する場合、リードフレームのチップ支持体に半導体チップを固定し、その後、半導体チップの電極とリードとを導電性のワイヤで電気的に接続し、その後、半導体チップ、ワイヤ、チップ支持体、吊りリード等を樹脂封止して樹脂封止体を形成し、その後、リードフレームの不要な部分を切断除去する。
ＱＦＮ型半導体装置の樹脂封止体は、大量生産に好適なトランスファ・モールディング法（移送成形法）によって形成される。トランスファ・モールディング法による樹脂封止体の形成は、成形金型（モールディング金型）のキャビティ（樹脂充填部）の内部に、半導体チップ、リード、チップ支持体、吊りリード、及びボンディングワイヤ等が配置されるように、成形金型の上型と下型との間にリードフレームを位置決めし、その後、成形金型のキャビティの内部に熱硬化性樹脂を注入することによって行われる。
なお、ＱＦＮ型半導体装置については、例えば特開２００１−１８９４１０号公報（特許文献１）や、特許第３０７２２９１号（特許文献２）に記載されている。
特開２００１−１８９４１０号公報 特許第３０７２２９１号
本発明者は、ＱＦＮ型半導体装置について検討した結果、以下の問題点を見出した。
ＱＦＮ型半導体装置は、他の面実装型電子部品と共に配線基板に実装され、例えば携帯電話、携帯型情報処理端末機器、携帯型パーソナル・コンピュータ等の小型電子機器に組み込まれる。ＱＦＮ型半導体装置及び他の面実装型電子部品の実装は、生産性の向上を図るため、一般的にリフローソルダリング法で行われる。リフローソルダリング法とは、配線基板の電極パッド（ランド，フットプリント，接続用端子部）にスクリーン印刷等によって予め設けられた半田ペースト材を溶融して面実装型電子部品等を一括して半田付け実装する方法である。
この実装工程において、ＱＦＮ型半導体装置は高温に曝されるため、半導体チップを封止している熱硬化性樹脂（樹脂封止体）の硬化反応が促進し、パッケージ（樹脂封止体）に反りが生じる。このパッケージの反りは、実装後の半田接合部（配線基板の電極パッドに半田層を介在してＱＦＮ型半導体装置の端子部が接合された部分）に応力を発生させ、配線基板の電極パッドからＱＦＮ型半導体装置の外部端子が剥がれるといった不具合（半田剥がれ不良）の要因となる。
ＱＦＮ型半導体装置においても高性能化や多機能化に伴う多ピン化によりパッケージサイズが大型化する傾向にあるが、パッケージサイズの大型化に伴って前述の実装時におけるパッケージの反り量が増加するため、特にパッケージサイズが大きいＱＦＮ型半導体装置においては半田剥がれ不良が発生し易くなる。
半田剥がれ不良は、配線基板の電極パッドとＱＦＮ型半導体装置の外部端子との間に介在される半田層の厚さ（実装後の半田層の厚さ）を厚くすることによって抑制することができる。実装後の半田層の厚さを厚くする方法としては、実装時の半田ペースト材の厚さを厚くする方法が考えられる。
しかしながら、リフローソルダリング法では、一般的に、１つの配線基板にＱＦＮ型半導体装置と共に他の面実装型電子部品も一括して実装するため、ＱＦＮ型半導体装置の実装領域における半田ペースト材の厚さを厚くした場合、他の面実装型電子部品における半田ペースト材の厚さも厚くなってしまい、他の面実装型電子部品、例えばチップ型抵抗体やチップ型コンデンサ等のチップ型電子部品において、半田の表面張力によって立ち上がってしまう現象（チップ立ち現象（Ｃhip Ｓtanding Ｐhenomenon），マンハッタン現象（Ｍanhattan Ｐhenomenaom））が起こり易くなる。従って、実装時の半田ペースト材の厚さを厚くしてＱＦＮ型半導体装置の半田剥がれ不良を抑制することは困難である。
そこで、本発明者は、ＱＦＮ型半導体装置の外部端子に着目し、本発明をなした。
本発明の目的は、実装時における半導体装置の半田剥がれ不良を抑制することが可能な技術を提供することにある。
本発明の目的は、半導体装置の実装歩留まり向上を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）導体装置の実装方法であって、
樹脂封止体の裏面から複数のリードの各々の一部を露出することによって得られた複数の端子部に、前記樹脂封止体の裏面よりも突出し、かつ溶融した半田材を凝固して形成された半田層を有する半導体装置を準備する（ａ）工程と、
配線基板の複数の電極に半田ペースト材を供給する（ｂ）工程と、
前記複数の電極の半田ペースト材を溶融して、前記複数の端子部と前記複数の電極とを夫々接続する（ｃ）工程とを有する。
（２）前記手段（１）に記載の半導体装置の実装方法において、
前記（ｃ）工程は、前記半田ペースト材と共に前記複数の端子部の各々の半田層も溶融する。
（３）前記手段（１）に記載の半導体装置の実装方法において、
前記半田層は、前記半田層の高さをａ，前記半田層の幅をｂとした時、ａ／ｂ≦１／２の円弧形状になっている。
（４）半導体装置は、樹脂封止体の裏面から複数のリードの各々の一部を露出することによって得られる複数の端子部に、前記樹脂封止体の裏面よりも突出し、かつ溶融した半田材を凝固して形成された半田層を有する。
（５）前記手段（４）に記載の半導体装置において、
前記半田層は、前記半田層の高さをａ、前記半田層の幅をｂとした時、ａ／ｂ≦１／２の円弧形状になっている。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、実装時における半導体装置の半田剥がれ不良を抑制することができる。
本発明によれば、半導体装置の実装歩留まり向上を図ることができる。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
本実施形態１では、樹脂封止体の裏面からリードの一部を露出させて外部端子として使用するノンリード型半導体装置の一種であるＱＦＮ型半導体装置に本発明を適用した例について説明する。
図１乃至図１７は、本発明の実施形態１であるＱＦＮ型半導体装置に係わる図であり、
図１は、半導体装置の外観構造を示す模式的平面図（上面図）、
図２は、半導体装置の外観構造を示す模式的底面図（下面図）、
図３は、図２の一部を拡大した模式的底面図、
図４は、半導体装置の内部構造を示す図（樹脂封止体の上部を除去した状態の模式的平面図）、
図５は、半導体装置の内部構造を示す図（樹脂封止体の下部を除去した状態の模式的底面図）、
図６は、半導体装置の内部構造を示す図（（ａ）は図４のａ−ａ線に沿う模式的断面図，（（ｂ）は図４のｂ−ｂ線に沿う模式的断面図）、
図７は、図６（ａ）の一部を拡大した模式的断面図、
図８は、半導体装置の製造に使用されるリードフレームの模式的平面図、
図９は、図８の一部を拡大した模式的平面図、
図１０は、半導体装置の製造工程（（ａ）はチップ搭載工程，（ｂ）はワイヤボンディング工程）を示す模式的断面図、
図１１は、半導体装置の製造工程中のモールディング工程において、成形金型にリードフレームを位置決めした状態を示す図（（ａ）はリードフレーム全体を示す模式的断面図，（ｂ）は（ａ）の一部を拡大した模式的断面図）、
図１２は、半導体装置の製造工程において、モールディング工程後の状態を示す図（（ａ）は模式的平面図，（ｂ）は（ａ）の模式的断面図）である。
図１３は、半導体装置の製造工程中の半田層形成工程を説明するための図（（ａ）及び（ｂ）は模式的断面図）、
図１４は、図１３に続く半田層形成工程を説明するための図（（ａ）及び（ｂ）は模式的断面図）、
図１５は、図１４に続く半田層形成工程を説明するための図（（ａ）及び（ｂ）は模式的断面図）、
図１６は、半導体装置の製造工程中の個片化工程を示す模式的断面図、
図１７は、半導体装置の実装工程を示す図（（ａ），（ｂ）及び（ｃ）は模式的断面図）である。
本実施形態１のＱＦＮ型半導体装置１は、図４、図５、図６（（ａ），（ｂ））に示すように、半導体チップ２、複数のリード５からなる第１乃至第４のリード群５ｓ、チップ支持体（ダイパッド，タブ，チップ搭載部）７、４本の吊りリード７ａ、複数のボンディングワイヤ８、及び樹脂封止体９等を有するパッケージ構造になっている。半導体チップ２、第１乃至第４のリード群５ｓの複数のリード５、チップ支持体（ダイパッド，タブ）７、４本の吊りリード７ａ、及び複数のボンディングワイヤ８等は、樹脂封止体９によって封止されている。半導体チップ２は、チップ支持体７の主面（上面）に接着材４を介在して接着固定され、チップ支持体７は、４本の吊りリード７ａと一体的に形成されている。
半導体チップ２は、図４及び図５に示すように、その厚さ方向と交差する平面形状が方形状になっており、本実施形態では例えば正方形になっている。半導体チップ２は、これに限定されないが、例えば、半導体基板、この半導体基板の主面に形成された複数のトランジスタ素子、前記半導体基板の主面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層、この多層配線層を覆うようにして形成された表面保護膜（最終保護膜）等を有する構成になっている。絶縁層は、例えば酸化シリコン膜で形成されている。配線層は、例えばアルミニウム（Ａｌ）、又はアルミニウム合金、又は銅（Ｃｕ）、又は銅合金等の金属膜で形成されている。表面保護膜は、例えば、酸化シリコン膜又は窒化シリコン膜等の無機絶縁膜及び有機絶縁膜を積み重ねた多層膜で形成されている。
半導体チップ２は、図４、図５、並びに図６（（ａ），（ｂ））に示すように、互いに反対側に位置する主面（素子形成面，回路形成面）２ｘ及び裏面２ｙを有し、半導体チップ２の主面２ｘ側には集積回路が構成されている。集積回路は、主に、半導体基板の主面に形成されたトランジスタ素子、及び多層配線層に形成された配線によって構成されている。
半導体チップ２の主面２ｘには、図４及び図６（（ａ），（ｂ））に示すように、複数のボンディングパッド（電極）３が形成されている。複数のボンディングパッド３は、半導体チップ２の各辺に沿って配置されている。複数のボンディングパッド３は、半導体チップ２の多層配線層のうちの最上層の配線層に形成され、各々のボンディングパッド３に対応して半導体チップ２の表面保護膜に形成されたボンディング開口によって露出されている。
樹脂封止体９は、図１及び図２に示すように、厚さ方向と交差する平面形状が方形状になっており、本実施形態では例えば正方形になっている。樹脂封止体９は、図１、図２及び図６（（ａ），（ｂ））に示すように、互いに反対側に位置する主面（上面）９ｘ及び裏面（下面，実装面）９ｙを有し、樹脂封止体９の平面サイズ（外形サイズ）は、半導体チップ２の平面サイズ（外形サイズ）よりも大きくなっている。
樹脂封止体９は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー等が添加されたビフェニール系の熱硬化性樹脂で形成されている。樹脂封止体９の形成方法としては、大量生産に好適なトランスファ・モールディング法を用いている。トランスファ・モールディング法とは、ポット、ランナー、樹脂注入ゲート、及びキャビティ等を備えた成形金型（モールド金型）を使用し、ポットからランナー及び樹脂注入ゲートを通してキャビティの内部に熱硬化性樹脂を注入して樹脂封止体を形成する方法である。
樹脂封止型半導体装置の製造においては、複数の製品形成領域（デバイス形成領域，製品取得領域）を有するリードフレーム（多数個取りリードフレーム）を使用し、各製品形成領域に搭載された半導体チップを各製品形成領域毎に樹脂封止する個別方式のトランスファ・モールディング法や、複数の製品形成領域を有するリードフレームを使用し、各製品形成領域に搭載された半導体チップを一括して樹脂封止する一括方式のトランスファ・モールディング法が採用されている。本実施形態１では、例えば一括方式のトランスファ・モールディング法を採用している。
一括方式のトランスファ・モールディング法の場合、樹脂封止体を形成した後、リードフレーム及び樹脂封止体は、例えばダイシングによって複数の個片に分割される。従って、本実施形態１において、樹脂封止体９は、その主面９ｘと裏面９ｙとの外形サイズがほぼ同一になっており、樹脂封止体９の側面９ｚは、その主面９ｘ及び裏面９ｙに対してほぼ垂直になっている。
第１乃至第４のリード群５ｓは、図４及び図５に示すように、樹脂封止体９の４辺に対応して配置され、各リード群５ｓの複数のリード５は、半導体チップ２の辺（樹脂封止体９の辺）と同一方向に沿って配列されている。また、各リード群５ｓの複数のリード５は、樹脂封止体９の側面９ｚ側から半導体チップ２に向かって延在している。
半導体チップ２の複数のボンディングパッド３は、第１乃至第４のリード群５ｓの複数のリード５と夫々電気的に接続されている。本実施形態１において、半導体チップ２のボンディングパッド３とリード５との電気的な接続は、ボンディングワイヤ８で行われており、ボンディングワイヤ８の一端部は、半導体チップ２のボンディングパッド３に接続され、ボンディングワイヤ８の一端部と反対側の他端部は、半導体チップ２の外側（周囲）において、リード５に接続されている。ボンディングワイヤ８としては、例えば金(Ａｕ)ワイヤを用いている。また、ボンディングワイヤ８の接続方法としては、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法を用いている。
図４、図５、並びに図６（（ａ），（ｂ））に示すように、各リード群５ｓの複数のリード５は、複数のリード５ａ、及び複数のリード５ｂを含んでいる。リード５ａは、樹脂封止体９の側面９ｚ側(樹脂封止体９の側面９ｚの近傍)に端子部６ａを有する構成になっており、リード５ｂは、リード５ａの端子部６ａよりも内側（半導体チップ２側）に端子部６ｂを有する構成になっている。即ち、リード５ｂの端子部６ｂは、リード５ａの端子部６ａよりも樹脂封止体９の側面９ｚ（周縁）から離れた位置に配置されている。
図６（（ａ），（ｂ））に示すように、端子部（６ａ，６ｂ）６は、リード（５ａ，５ｂ）５と一体に形成されており、端子部６を除くリード５の他の部分の厚さは、端子部６よりも薄くなっている（端子部６の厚さ＞他の分部の厚さ）。また、図５に示すように、端子部（６ａ，６ｂ）６の幅６Ｗは、リード５の一端部側（半導体チップ２に近い側）と反対側の他端部側（樹脂封止体９の側面９ｚに近い側）における終端分部での幅５Ｗよりも広くなっている。
図４及び図５に示すように、各リード群５ｓの複数のリード５は、リード５ａとリード５ｂとが互いに隣り合うようにリード５ａ及びリード５ｂを一方向に沿って（半導体チップ２の辺、又は樹脂封止体９の辺と同一方向に沿って）交互に繰り返し配置した構成になっている。
図２、図３及び図６（（ａ），（ｂ））に示すように、リード（５ａ，５ｂ）５の端子部（６ａ，６ｂ）６は、樹脂封止体９の裏面９ｙから露出し、外部端子として用いられている。端子部６の先端部（樹脂封止体９の裏面９ｙから露出する部分）には、半田層１０が設けられている。本実施形態１の半導体装置１は、これらの端子部（６ａ，６ｂ）６を配線基板の電極パッド（フットプリント，ランド，接続部）に半田付けすることによって実装される。
各リード群５ｓにおいて、複数のリード５の夫々の端子部６は、図２乃至図６に示すように、樹脂封止体９の辺に沿って千鳥状に２列配置されている。樹脂封止体９の辺に最も近い１列目の端子列は端子部６ａで構成され、１列目よりも内側に位置する２列目の端子列は端子部６ｂで構成されている。１列目の端子部６ａの配列ピッチＰ１、及び２列目の端子部６ｂの配列ピッチＰ２（図３参照）は、リード５の他端部側の終端部における配列ピッチ５Ｐ２（図５参照）よりも広くなっている。
本実施形態１において、端子部６ｂの配列ピッチＰ２及び端子部６ａの配列ピッチＰ１は、例えば６５０［μｍ］程度であり、リード５の他端部側の終端部における配列ピッチ５Ｐ２は、例えば６５０［μｍ］程度である。
また、端子部（６ａ，６ｂ）６の幅６Ｗ（図５参照）は、例えば３００［μｍ］程度であり、リード（５ａ，５ｂ）５の他端部側の終端部における幅５Ｗ（図５参照）は、例えば２００［μｍ］程度である。
また、樹脂封止体９の側面９ｚ（周縁）から内側（半導体チップ２側）に離間する端子部６ａの距離Ｌ１（図６参照）は、例えば２５０［μｍ］程度であり、樹脂封止体９の側面９ｚ（周縁）から内側（半導体チップ２側）に離間する端子部６ｂの距離Ｌ２（図６参照）は、例えば５６０［μｍ］程度である。
また、端子部（６ａ，６ｂ）６の厚さは、例えば１２５［μｍ］〜１５０［μｍ］程度であり、端子部６を除くリード５の他の部分の厚さは、例えば６５［μｍ］〜７５［μｍ］程度である（図６（ａ），（ｂ）参照）。
本実施形態１の半導体装置１は、前述したように、樹脂封止体９の裏面９ｙから露出し、外部端子として使用される端子部６ａが設けられたリード５ａと、樹脂封止体９の裏面９ｙから露出し、外部端子として使用され、かつ端子部６ａよりも内側に位置する端子部６ｂが設けられたリード５ｂとを有し、
リード５ａとリード５ｂは、互いに隣り合うようにして半導体チップ２の辺（樹脂封止体９の辺）と同一方向に沿って交互に繰り返し配置され、
端子部（６ａ，６ｂ）６の幅６Ｗは、リード（５ａ，５ｂ）５の他端部側の終端部における幅５Ｗよりも広くなっている。
このようなパッケージ構造にすることにより、リード（５ａ，５ｂ）５を微細化しても、実装時の信頼性を確保するために必要な端子部（６ａ，６ｂ）６の面積を確保できるため、パッケージサイズを変えることなく、多ピン化を図ることができる。
図４乃至図７（（ａ），（ｂ））に示すように、複数のリード（５ａ，５ｂ）５は、樹脂封止体９の側面９ｚ側から半導体チップ２に向かって真っ直ぐ延びており、各々の一端部側は半導体チップ２の外側で終端し、各々の他端部側は樹脂封止体９の側面９ｚで終端している。本実施形態１において、リード５ａは、その端子部６ａから半導体チップ２に向かって延びる部分（引き延ばし部分）５ａ１（図６（ａ）参照）を有し、リード５ａの一端部側は、その端子部６ａよりも内側（半導体チップ２側）で終端している。リード５ｂの一端部側は、その端子部６ｂで終端している。複数のリード５は、一端部側の終端部での配列ピッチ５Ｐ１（図５参照）と、他端部側の終端部での配列ピッチ５Ｐ２（図５参照）とがほぼ同一となるパターンで形成されている。
図５及び図６（（ａ），（ｂ））に示すように、チップ支持体７の平面サイズは半導体チップ２の平面サイズよりも小さくなっている。即ち、本実施形態１の半導体装置１は、チップ支持体７の平面サイズを半導体チップ２の平面サイズよりも小さくした、所謂小タブ構造になっている。小タブ構造は、平面サイズが異なる数種類の半導体チップを搭載することができるため、生産性の合理化や低コスト化を図ることができる。また、チップ支持体７の厚さは、リード５の端子部６の厚さよりも薄くなっており、端子部６を除くリード５の他の部分の厚さとほぼ同一になっている。
図７に示すように、半田層１０は、樹脂封止体９の裏面９ｙよりも突出し、
半田層１０の高さａ，半田層１０の幅をｂとした時、ａ／ｂ≦１／２の円弧形状になっている。このような円弧形状の半田層１０は、溶融した半田材を凝固することによって容易に形成することができる。半田層１１の形成方法としては、後で詳細に説明するが、端子部６に設けられた半田ペースト材を溶融して形成する方法や、溶融した半田材を端子部６に付着させて形成する方法（半田ディップ法）等がある。
ここで、半田層１０の円弧状形状とは、半田層１０の厚さが、半田層１０の中央部からその周辺部に向かって徐々に薄くなる形状、若しくは半田層１０の中央部の厚さがその周辺部の厚さよりも厚い形状を意味する。
次に、半導体装置１の製造に使用されるリードフレームについて、図８及び図９を用いて説明する。
図８に示すように、リードフレームＬＦは、例えば、外枠部２１及び内枠部２２を含むフレーム本体（支持体）２０で区画された複数の製品形成領域（デバイス形成領域，製品取得領域）２３を行列状に配置した多連構造になっている。各製品形成領域２３には、図９に示すように、複数のリード５からなる第１乃至第４のリード群５ｓが配置されている。製品形成領域２３の平面形状は方形状になっており、第１乃至第４のリード群５ｓは製品形成領域２３を囲むフレーム本体２０の４つの部分に対応して配置されている。各リード群５ｓの複数のリード５は、複数のリード５ａ及び５ｂを含み、リード５ａとリード５ｂとが互いに隣り合うようにリード５ａ及びリード５ｂを一方向に沿って交互に繰り返し配置した構成になっている。また、各リード群５ｓの複数のリード５は、フレーム本体２０の対応する部分（外枠部２１，内枠部２２）に一体的に連結されている。また、各リード群５ｓの複数のリード５は、ボンディングワイヤとのボンダビリティを高めるため、各々のワイヤ接続部に例えばパラジウム（Ｐｄ）を主成分とするメッキ層が設けられている。
リードフレームＬＦを製造するには、まず、板厚が１２５［μｍ］〜１５０［μｍ］程度の、銅（Ｃｕ）、又はＣｕ合金、又は鉄（Ｆｅ）−ニッケル（Ｎｉ）合金等からなる金属板を準備し、リード５を形成する箇所の片面をフォトレジスト膜で被覆する。また、端子部６を形成する箇所は、両面をフォトレジスト膜で被覆する。そして、この状態で金属板を薬液によってエッチングし、片面がフォトレジスト膜で被覆された領域の金属板の板厚を例えば半分程度（６５［μｍ］〜７５［μｍ］）まで薄くする（ハーフエッチング）。このような方法でエッチングを行うことにより、両面共にフォトレジスト膜で被覆されていない領域の金属板は完全に消失し、片面がフォトレジスト膜で被覆された領域に厚さ６５［μｍ］〜７５［μｍ］程度のリード５が形成される。また、両面がフォトレジスト膜で被覆された領域の金属板は薬液によってエッチングされないので、エッチング前と同じ厚さ（１２５［μｍ］〜１５０［μｍ］）を有する突起状の端子部６が形成される。次に、フォトレジスト膜を除去することによって、図８及び図９に示すリードフレームＬＦが完成する。
次に、半導体装置１の製造に使用される成形金型について、図１１（（ａ），（ｂ））を用いて説明する。
図１１（（ａ），（ｂ））に示すように、成形金型２５は、これに限定されないが、上下に分割された上型２５ａ及び下型２５ｂを有し、更に、ポット、カル部、ランナー、樹脂注入ゲート、キャビティ２６、エアーベント等を有する構成になっている。成形金型２５は、上型２５ａの合わせ面と、下型２５ｂの合わせ面との間にリードフレームＬＦを位置決めする。樹脂が注入されるキャビティ２６は、上型２５ａの合わせ面と下型２５ｂの合わせ面とを向かい合わせた時、上型２５ａ及び下型２５ｂによって構成される。本実施形態１において、成型金型２５のキャビティ２６は、これに限定されないが、例えば上型２５ａに設けられた凹部と下型２５ｂによって構成される。キャビティ２６は、リードフレームＬＦの複数の製品形成領域２３を一括して収納できる平面サイズになっている。
次に、半導体装置１の製造について、図１０乃至図１６を用いて説明する。
まず、図８及び図９に示すリードフレームＬＦを準備し、その後、図１０（ａ）に示すように、各製品形成領域２３において、リードフレームＬＦのチップ支持体７に接着材４を介在して半導体チップ２を接着固定する。半導体チップ２の接着固定は、チップ支持体７の主面と半導体チップ２の裏面２ｙとが向かい合う状態で行われる。
次に、図１０（ｂ）に示すように、各製品形成領域２３において、半導体チップ２の主面２ｘに配置された複数のボンディングパッド３と複数のリード（（５ａ，５ｂ））５とを複数のボンディングワイヤ８で夫々電気的に接続する。
次に、図１１（（ａ），（ｂ））に示すように、成形金型２５の上型２５ａと下型２５ｂとの間にリードフレームＬＦを位置決めする。
リードフレームＬＦの位置決めは、複数の製品形成領域２３が１つのキャビティ２６の内部に位置する状態、即ち、各製品形成領域２３の半導体チップ２、リード５、ボンディングワイヤ８等が１つのキャビティ２６の内部に位置する状態で行われる。
また、リードフレームＬＦの位置決めは、リード５の端子部６をこの端子部６と向かい合うキャビティ２６の内面に接触させた状態で行われる。
次に、前述のようにリードフレームＬＦを位置決めした状態で、成形金型２５のポットからカル部、ランナー及び樹脂注入ゲートを通してキャビティ２６の内部に例えば熱硬化性の樹脂を注入して、図１２（（ａ），（ｂ））に示す樹脂封止体９を形成する。各製品形成領域２３の半導体チップ２、複数のリード５、複数のボンディングワイヤ８等は、図１２（（ａ），（ｂ））に示すように、１つの樹脂封止体９によって一括封止される。また、各製品形成領域２３の複数の端子部６は、樹脂封止体９の裏面９ｙから露出する。
次に、成形金型２５からリードフレームＬＦを取り出し、その後、図１５（ｂ）に示すように、各製品形成領域２３において樹脂封止体９の裏面９ｙから露出する端子部６の表面に半田層１０を形成する。
本実施形態１において、半田層１０の形成は、例えばスクリーン印刷技術を用いたリフロー法で行う。具体的には、まず、図１３（ａ）に示すように、スクリーン印刷用のメタルマスク２７を準備する。メタルマスク２７は複数の開口部２７ａを有し、複数の開口部２７ａは樹脂封止体９の裏面９ｙから露出する複数の端子部６に対応して配置されている。
次に、樹脂封止体９の裏面９ｙから露出する複数の端子部６上にメタルマスク２７の複数の開口部２７ａが夫々位置するようにメタルマスク２７を位置決めし、図１３（ｂ）に示すように、樹脂封止体９の裏面９ｙにメタルマスク２７を密着させる。
次に、メタルマスク２７上に半田ペースト材１０ａを塗布し、その後、図１４（ａ）に示すように、メタルマスク２７の表面に沿ってスキージ２８を摺動させて、図１４（ｂ）に示すように、メタルマスク２７の複数の開口部２７ａの中に半田ペースト材１０ａを充填する。半田ペースト材１０ａとしては、少なくとも微小な半田粒子とフラックスとを混練した半田ペースト材を用いる。
次に、図１５（ａ）に示すように、樹脂封止体９の裏面９ｙからメタルマスク２７を除去し、その後、例えば樹脂封止体９を赤外線リフロー炉に搬送して半田ペースト材１０ａを溶融し、その後、凝固させる。これにより、樹脂封止体９の裏面９ｙから露出する複数の端子部６の夫々の表面に、樹脂封止体９の裏面９ｙよりも突出する円弧形状の半田層１０が形成される。
半田層１０の厚さ（突出量）は、メタルマスク２７の厚さや開口部２７ａの大きさを変えることによって容易に調整することができる。
次に、図１６に示すように、リードフレームＬＦ及び樹脂封止体９を例えばダイシングによって各製品形成領域２３毎に分割して個片の樹脂封止体９を形成する。これにより、図１乃至図７に示す半導体装置１がほぼ完成する。
次に、リフローソルダリング法による半導体装置１の実装方法について、図１７を用いて説明する。
まず、図１乃至図７に示す半導体装置１を準備し、更に図１７（ａ）に示す配線基板（実装基板）３０を準備する。配線基板３０は、半導体装置１が実装される面に、半導体装置１の複数の端子部６に対応して配置された複数の電極（フットプリント，ランド，接続用パッド）３１を有する構成になっている。
次に、図１７（ａ）に示すように、配線基板３０の複数の電極３１上に半田ペースト材３２を例えばスクリーン印刷法で配置し、その後、配線基板３０の複数の電極３１上に半導体装置１の複数の端子部６が夫々位置するように、配線基板３０の主面上に半導体装置１を配置し、その後、半田層１０及び半田ペースト材３２を溶融し、その後、凝固する。これにより、半導体装置１の端子部６は配線基板３０の電極３１に半田層３３によって電気的にかつ機械的に接続され、半導体装置１は配線基板３０に実装される。
ここで、本実施形態１では、他の電子部品について説明を省略しているが、ＱＦＮ型半導体装置１は、他の面実装型電子部品と共に配線基板に実装され、例えば携帯電話、携帯型情報処理端末機器、携帯型パーソナル・コンピュータ等の小型電子機器に組み込まれる。ＱＦＮ型半導体装置１及び他の面実装型電子部品の実装は、生産性の向上を図るため、一般的にリフローソルダリング法で行われる。
この実装工程において、ＱＦＮ型半導体装置１は高温に曝されるため、半導体チップを封止している熱硬化性樹脂（樹脂封止体９）の硬化反応が促進し、パッケージ（樹脂封止体９）に反りが生じる。このパッケージの反りは、図１７に示す実装後の半田接合部（配線基板３０の電極パッド３１に半田層３３を介在してＱＦＮ型半導体装置１の端子部６が接合された部分）３４に応力を発生させ、配線基板３０の電極パッド３１からＱＦＮ型半導体装置１の端子部６が剥がれるといった不具合（半田剥がれ不良）の要因となる。
ＱＦＮ型半導体装置１においても高性能化や多機能化に伴う多ピン化によりパッケージサイズが大型化する傾向にあるが、パッケージサイズの大型化に伴って前述の実装時におけるパッケージの反り量が増加するため、特にパッケージサイズが大きいＱＦＮ型半導体装置においては半田剥がれ不良が発生し易くなる。
半田剥がれ不良は、配線基板３０の電極パッド３１とＱＦＮ型半導体装置１の端子部６との間に介在される半田層３３の厚さ（実装後の半田層の厚さ）を厚くすることによって抑制することができる。実装後の半田層３３の厚さを厚くする方法としては、実装時の半田ペースト材３２（図１７（ａ）参照）の厚さを厚くする方法が考えられる。しかしながら、リフローソルダリング法では、一般的に、１つの配線基板３０にＱＦＮ型半導体装置１と共に他の面実装型電子部品も一括して実装するため、ＱＦＮ型半導体装置１の実装領域における半田ペースト材３２の厚さを厚くした場合、他の面実装型電子部品における半田ペースト材の厚さも厚くなってしまい、他の面実装型電子部品、例えばチップ型抵抗体やチップ型コンデンサ等のチップ型電子部品において、半田の表面張力によって立ち上がってしまう現象（チップ立ち現象，マンハッタン現象）が起こり易くなる。従って、実装時の半田ペースト材３２の厚さを厚くしてＱＦＮ型半導体装置１の半田剥がれ不良を抑制することは困難である。
これに対し、本実施形態１では、半導体装置１の端子部６に、樹脂封止体９の裏面９ｙよりも突出し、かつ溶融した半田材を凝固して形成された円弧形状の半田層１０が設けられているため、配線基板３０の電極パッド３１とＱＦＮ型半導体装置１の端子部６との間に介在される半田層３３の厚さ（実装後の半田層の厚さ）を選択的に厚くすることができる。従って、他の面実装型電子部品のチップ立ち現象を抑制しつつ、半導体装置１の半田剥がれ不良を抑制することができる。
半田層１０の形成方法としてはメッキ法が知られているが、メッキ法では２０μｍ程度の厚さが限界であり、配線基板３０の電極パッド３１からＱＦＮ型半導体装置１の端子部６が剥がれるといった不具合の抑制に必要な厚さを形成することが困難である。これに対し、本実施形態１のように、スクリーン印刷で設けた半田ペースト材を溶融し、その後、凝固して半田層１０を形成する方法では、メタルマスク２７の厚さ及び開口部２７ａの大きさを変えることによって半田層１０の厚さを容易に形成することができるため、配線基板３０の電極パッド３１からＱＦＮ型半導体装置１の端子部６が剥がれるといった不具合の抑制に必要な厚さを形成することができる。
厚さが厚い半田層１０を形成する方法としては、半田ボールを溶融して端子部６に半田バンプを形成する方法がある。この場合、半田層１０の厚さを厚くすることができるが、端子部６の幅よりも半田バンプの幅の方が広くなるため、端子部６の配列ピッチを狭くした場合、隣り合う端子部６間において半田ブリッジが発生し易くなる。また、ＱＦＮ型半導体装置１の実装高さが高くなる。
図１８は、端子部６が０．５μｍピッチで配置されたＱＦＮ型半導体装置において、半田層の厚さと実装不良（実装歩留まり）との関係を示す図である。
図１８に示すように、半田層１０の厚さが５０μｍ以下になると、実装時のパッケージ反りに起因する半田剥がれ不良が起こり易くなる。一方、半田層１０の厚さが１５０μｍ以上になると半田ブリッジが発生し易くなる。このことから、半田層１０は、半田層１０の高さａ，半田層１０の幅をｂとした時、ａ／ｂ≦１／２の円弧形状で形成することが望ましい。
このように、本実施形態１によれば、ＱＦＮ型半導体装置１の実装時における半田剥がれ不良を抑制することができる。
また、ＱＦＮ型半導体装置１の実装時における半田ブリッジ不良を抑制することができる。
また、実装時における半田剥がれ不良及び半田ブリッジ不良を抑制できるので、ＱＦＮ型半導体装置１の実装歩留まり向上を図ることができる。
また、半田ブリッジ不良を抑制することができるので、ＱＦＮ型半導体装置１の多ピン化を図ることができる。
なお、本実施形態１では、半田層１０及び半田ペースト材３２を溶融してＱＦＮ型半導体装置１を実装する例について説明したが、半田層１０よりも融点が低い半田ペースト材を使用し、半田層１０を溶融しないで半田ペースト材のみを溶融してＱＦＮ型半導体装置１を実装してもよい。この場合においても、実施形態１と同様の効果が得られる。
図１９及び図２０は、本発明の実施形態１の変形例であるＱＦＮ型半導体装置に係わる図であり、図１９は、ＱＦＮ型半導体装置の一部を示す模式的断面図、図２０は、半導体装置の製造工程において、成形金型にリードフレームを位置決めした状態を示す模式的断面図である。
図１９に示すように、リード５の端子部６は、樹脂封止体９の裏面９ｙよりも突出しており、半田層１０は、端子部６の接合面及び側面を覆うようにして形成されている。樹脂封止体９の裏面９ｙよりも突出する端子部６は、モールディング工程において、図２０に示すように、リードフレームＬＦの裏面と下型２５ｂの合わせ面との間にシート２９ａが介在する状態で成形金型２５にリードフレームＬＦを位置決めすることによって形成することができる。シート２９ａとしては、例えば、モールディング時の加熱温度に耐え、成形金型の型締め力（クランプ力，挟み力）で押し潰すことが可能な樹脂製のものを使用する。
端子部６の接合面及び側面を覆う半田層１０は、樹脂封止体９の裏面９ｙから端子部６が突出する状態で端子部６の接合面に、実施形態１と同様の方法で半田ペースト材３２を設け、その後、半田ペースト材３２を溶融することによって形成することができる。
このような本変形例においても、前述の実施形態１と同様の効果が得られる。また、半導体装置１を実装した後、配線基板３０の電極パッド３１と半導体装置１の端子部６との接合部３４における半田層は、半導体装置１の端子部６の側面を覆う形状となるため、接合部３４の接合強度を高めることができる。
（実施形態２）
前述の実施形態１では、半田ペースト材３２を溶融して端子部６に半田層１０を形成する例について説明したが、本実施形態２では、溶融した半田材を端子部６に付着させて半田層を形成する半田ディップ法について、図２１及び図２２を用いて説明する。
図２１は、半導体装置の製造工程中の半田層形成工程を説明するための図（（ａ）及び（ｂ）は模式的断面図）であり、図２２は、半導体装置の製造工程中の個片化工程を示す模式的断面図である。
前述の実施形態１と同様の方法で樹脂封止体９まで形成した後、図２１（ａ）に示すように、半田槽２９ｂ中に溶融状態で設けられた溶融半田材１０ｂに端子部６を順次接触させて、端子部６に溶融半田１０ｂを付着させ、その後、溶融半田材１０ｂを凝固させる。これにより、図２１（ｂ）に示すように、樹脂封止体９の裏面９ｙから露出する複数の端子部６の夫々の表面に、樹脂封止体９の裏面９ｙよりも突出する円弧形状の半田層１０が形成される。半田層１０の厚さ（突出量）は、端子部６が半田槽２８中の溶融半田材１０ｂに接触している時間を変えることによって容易に調整することができる。
次に、図２２に示すように、リードフレームＬＦ及び樹脂封止体９を例えばダイシングによって各製品形成領域２３毎に分割して個片の樹脂封止体９を形成する。これにより、本実施形態２の半導体装置がほぼ完成する。
このように、本実施形態２においても、ａ（半田層の高さ）／ｂ（半田層の幅）≦１／２の円弧形状の半田層１０を形成することができるため、前述の実施形態１と同様の効果が得られる。
（実施形態３）
図２３乃至図２５は、本発明の実施形態３である半導体装置に係わる図であり、
図２３は半導体装置の外観構造を示す模式的底面図、
図２４は半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）、
図２５は図２４（ｂ）の一部を拡大した模式的断面図である。
図２３及び図２４に示すように、本実施形態３の半導体装置４０は、樹脂封止体９の各辺に沿って複数のリード４１を配置したパッケージ構造になっており、複数のリード４１の各々は、ボンディングワイヤ８が接続されるワイヤ接続面と反対側の裏面が樹脂封止体９の裏面から露出し、外部端子として用いられている。
複数のリード４１の各々の裏面には、図２５に示すように、前述の実施形態１と同様に、ａ（半田層の高さ）／ｂ（半田層の幅）≦１／２の円弧形状の半田層１０が形成されている。
このように構成された半導体装置４０においても、前述の実施形態１と同様の効果が得られる。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば、本発明は、樹脂封止体の裏面からリードの一部を露出させて外部端子として使用するノンリード型半導体装置の一種であるＳＯＮ型半導体装置においても適用することができる。
本発明の実施形態１である半導体装置の外観構造を示す模式的平面図である。 本発明の実施形態１である半導体装置の外観構造を示す模式的底面図である。 図２の一部を拡大した模式的底面図である。 本発明の実施形態１である半導体装置の内部構造を示す図（樹脂封止体の上部を除去した状態の模式的平面図）である。 本発明の実施形態１である半導体装置の内部構造を示す図（樹脂封止体の下部を除去した状態の模式的底面図）である。 本発明の実施形態１である半導体装置の内部構造を示す図（（ａ）は図４のａ−ａ線に沿う模式的断面図，（（ｂ）は図４のｂ−ｂ線に沿う模式的断面図）である。 図６（ａ）の一部を拡大した模式的断面図である。 本発明の実施形態１である半導体装置の製造に使用されるリードフレームの模式的平面図である。 図８の一部を拡大した模式的平面図である。 本発明の実施形態１である半導体装置の製造工程（（ａ）はチップ搭載工程，（ｂ）はワイヤボンディング工程）を示す模式的断面図である。 本発明の実施形態１である半導体装置の製造工程中のモールディング工程において、成形金型にリードフレームを位置決めした状態を示す図（（ａ）はリードフレーム全体を示す模式的断面図，（ｂ）は（ａ）の一部を拡大した模式的断面図）である。 本発明の実施形態１である半導体装置の製造工程において、モールディング工程後の樹脂封止体を示す図（（ａ）は模式的平面図，（ｂ）は（ａ）の模式的断面図）である。 本発明の実施形態１である半導体装置の製造工程中の半田層形成工程を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。 図１３に続く半田層形成工程を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。 図１４に続く半田層形成工程を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。 本発明の実施形態１である半導体装置の製造工程中の個片化工程を示す模式的断面図である。 本発明の実施形態１である半導体装置の実装工程を示す図（（ａ），（ｂ）及び（ｃ）は模式的断面図）である。 半田層の厚さと実装不良（実装歩留まり）との関係を示す図である。 本発明の実施形態１の変形例である半導体装置の一部を示す模式的断面図である。 本発明の実施形態１の変形例である半導体装置の製造工程において、成形金型にリードフレームを位置決めした状態を示す模式的断面図である。 本発明の実施形態２である半導体装置の製造工程中の半田層形成工程を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。 本発明の実施形態２である半導体装置の製造工程中の個片化工程を示す模式的断面図である。 本発明の実施形態３である半導体装置の外観構造を示す模式的底面図である。 本発明の実施形態３である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。 図２４（ｂ）の一部を拡大した模式的断面図である。
符号の説明
１…半導体装置、２…半導体チップ、３…ボンディングパッド、４…接着材、５…リード、６…端子部、７…支持体、７ａ…吊りリード、８…ボンディングワイヤ、９…樹脂封止体、１０…半田層、
ＬＦ…リードフレーム、２０…フレーム本体（支持体）、２１…外枠部、２２…内枠部、２３…製品形成領域（デバイス形成領域）、
２５…成形金型、２５ａ…上型、２５ｂ…下型、２６…キャビティ、２７…メタルマスク、２８…スキージ、２９ａ…シート、２９ｂ…半田槽。

Claims (13)

  1. 樹脂封止体の裏面から複数のリードの各々の一部を露出することによって得られた複数の端子部に、前記樹脂封止体の裏面よりも突出し、かつ溶融した半田材を凝固して形成された半田層を有する半導体装置を準備する（ａ）工程と、
    配線基板の複数の電極に半田ペースト材を供給する（ｂ）工程と、
    前記複数の電極の半田ペースト材を溶融して、前記複数の端子部と前記複数の電極とを夫々接続する（ｃ）工程とを有することを特徴とする半導体装置の実装方法。
  2. 請求項１に記載の半導体装置の実装方法において、
    前記（ｃ）工程は、前記半田ペースト材と共に前記複数の端子部の各々の半田層も溶融することを特徴とする半導体装置の実装方法。
  3. 請求項１に記載の半導体装置の実装方法において、
    前記半田層は、前記半田層の高さをａ，前記半田層の幅をｂとした時、ａ／ｂ≦１／２の円弧形状になっていることを特徴とする半導体装置の実装方法。
  4. 請求項１に記載の半導体装置の実装方法において、
    前記複数の端子部の各々は、前記樹脂封止体の裏面から突出し、
    前記複数の端子部の各々の半田層は、前記各々の端子部の側面を覆うようにして形成されていることを特徴とする半導体装置の実装方法。
  5. 請求項１に記載の半導体装置の実装方法において、
    前記複数のリードは、前記樹脂封止体の側面に沿って配置されていることを特徴とする半導体装置の実装方法。
  6. 請求項１に記載の半導体装置の実装方法において、
    前記複数の端子部は、前記樹脂封止体の側面に沿って配置された複数の第１の端子部と、前記第１の端子部よりも内側に配置された複数の第２の端子部とを含み、
    前記複数の第１及び第２の端子部は、前記複数のリードの配列方向に沿って前記第１及び第２の端子部を繰り返し配置した配列になっていることを特徴とする半導体装置の実装方法。
  7. 請求項６に記載の半導体装置の実装方法において、
    前記複数のリードは、前記樹脂封止体の側面に沿って配置された複数の第１のリードと、前記複数の第１のリード間に配置された複数の第２のリードとを含み、
    前記複数の第１のリードの各々は、前記第１の端子部を含み、
    前記複数の第２のリードの各々は、前記第２の端子部を含むことを特徴とする半導体装置の実装方法。
  8. 樹脂封止体の裏面から複数のリードの各々の一部を露出することによって得られる複数の端子部に、前記樹脂封止体の裏面よりも突出し、かつ溶融した半田材を凝固して形成された半田層を有することを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記半田層は、前記半田層の高さをａ、前記半田層の幅をｂとした時、ａ／ｂ≦１／２の円弧形状になっていることを特徴とする半導体装置。
  10. 請求項８に記載の半導体装置において、
    前記複数の端子部の各々は、前記樹脂封止体の裏面から突出し、
    前記複数の端子部の各々の半田層は、前記各々の端子部の側面を覆うようにして形成されていることを特徴とする半導体装置。
  11. 請求項８に記載の半導体装置において、
    前記複数のリードは、前記樹脂封止体の側面に沿って配置されていることを特徴とする半導体装置。
  12. 請求項８に記載の半導体装置において、
    前記複数の端子部は、前記樹脂封止体の側面に沿って配置された複数の第１の端子部と、前記第１の端子部よりも内側に配置された複数の第２の端子部とを含み、
    前記複数の第１及び第２の端子部は、前記複数のリードの配列方向に沿って前記第１及び第２の端子部を繰り返し配置した配列になっていることを特徴とする半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記複数のリードは、前記樹脂封止体の側面に沿って配置された複数の第１のリードと、前記複数の第１のリード間に配置された複数の第２のリードとを含み、
    前記複数の第１のリードの各々は、前記第１の端子部を含み、
    前記複数の第２のリードの各々は、前記第２の端子部を含むことを特徴とする半導体装置。
JP2004053728A 2004-02-27 2004-02-27 半導体装置の実装方法、並びに半導体装置 Pending JP2005244035A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2004053728A JP2005244035A (ja) 2004-02-27 2004-02-27 半導体装置の実装方法、並びに半導体装置
KR1020050007781A KR20060042872A (ko) 2004-02-27 2005-01-27 반도체장치의 실장 방법
US11/065,108 US20050189627A1 (en) 2004-02-27 2005-02-25 Method of surface mounting a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004053728A JP2005244035A (ja) 2004-02-27 2004-02-27 半導体装置の実装方法、並びに半導体装置

Publications (1)

Publication Number Publication Date
JP2005244035A true JP2005244035A (ja) 2005-09-08

Family

ID=34879716

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004053728A Pending JP2005244035A (ja) 2004-02-27 2004-02-27 半導体装置の実装方法、並びに半導体装置

Country Status (3)

Country Link
US (1) US20050189627A1 (ja)
JP (1) JP2005244035A (ja)
KR (1) KR20060042872A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019161086A (ja) * 2018-03-15 2019-09-19 エイブリック株式会社 半導体装置およびその製造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL133453A0 (en) * 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
WO2005114730A1 (ja) * 2004-05-20 2005-12-01 Spansion Llc 半導体装置の製造方法および半導体装置
US7888185B2 (en) * 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
US7952198B2 (en) * 2006-10-05 2011-05-31 Chipmos Technologies (Bermuda) Ltd. BGA package with leads on chip
WO2008099321A1 (en) 2007-02-14 2008-08-21 Nxp B.V. Dual or multiple row package
JP2009117699A (ja) * 2007-11-08 2009-05-28 Shinko Electric Ind Co Ltd 半導体パッケージ用部品及び半導体パッケージ用部品の製造方法
JP4991637B2 (ja) * 2008-06-12 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8455993B2 (en) * 2010-05-27 2013-06-04 Stats Chippac Ltd. Integrated circuit packaging system with multiple row leads and method of manufacture thereof
TWI431740B (zh) * 2010-10-21 2014-03-21 E Ink Holdings Inc 電極陣列
CN105097749B (zh) * 2014-04-15 2019-01-08 恩智浦美国有限公司 组合的qfn和qfp半导体封装
US9515009B2 (en) * 2015-01-08 2016-12-06 Texas Instruments Incorporated Packaged semiconductor device having leadframe features preventing delamination
US9818712B2 (en) * 2015-01-14 2017-11-14 Nxp Usa, Inc. Package with low stress region for an electronic component
JP6513465B2 (ja) * 2015-04-24 2019-05-15 日本航空電子工業株式会社 リード接合構造
US10930581B2 (en) 2016-05-19 2021-02-23 Stmicroelectronics S.R.L. Semiconductor package with wettable flank
US20190252256A1 (en) * 2018-02-14 2019-08-15 Nxp B.V. Non-leaded device singulation
US20210376563A1 (en) * 2020-05-26 2021-12-02 Excelitas Canada, Inc. Semiconductor Side Emitting Laser Leadframe Package and Method of Producing Same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5147084A (en) * 1990-07-18 1992-09-15 International Business Machines Corporation Interconnection structure and test method
US5591941A (en) * 1993-10-28 1997-01-07 International Business Machines Corporation Solder ball interconnected assembly
US5551627A (en) * 1994-09-29 1996-09-03 Motorola, Inc. Alloy solder connect assembly and method of connection
US6472611B1 (en) * 1998-02-04 2002-10-29 Texax Instruments Incorporated Conductive pedestal on pad for leadless chip carrier (LCC) standoff
GB2344550A (en) * 1998-12-09 2000-06-14 Ibm Pad design for electronic package
US6399415B1 (en) * 2000-03-20 2002-06-04 National Semiconductor Corporation Electrical isolation in panels of leadless IC packages
US6400004B1 (en) * 2000-08-17 2002-06-04 Advanced Semiconductor Engineering, Inc. Leadless semiconductor package
JP4502496B2 (ja) * 2000-11-16 2010-07-14 富士通株式会社 Ｂｇａ実装時におけるはんだ形状評価方法及びｂｇａ実装時におけるはんだ形状評価装置及びｂｇａ実装時におけるはんだ形状評価プログラムを収納したコンピュータ読み取り可能な記録媒体
US6448107B1 (en) * 2000-11-28 2002-09-10 National Semiconductor Corporation Pin indicator for leadless leadframe packages
TW498506B (en) * 2001-04-20 2002-08-11 Advanced Semiconductor Eng Flip-chip joint structure and the processing thereof
JP4105409B2 (ja) * 2001-06-22 2008-06-25 株式会社ルネサステクノロジ マルチチップモジュールの製造方法
US6723585B1 (en) * 2002-10-31 2004-04-20 National Semiconductor Corporation Leadless package
US6872599B1 (en) * 2002-12-10 2005-03-29 National Semiconductor Corporation Enhanced solder joint strength and ease of inspection of leadless leadframe package (LLP)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019161086A (ja) * 2018-03-15 2019-09-19 エイブリック株式会社 半導体装置およびその製造方法
JP7010737B2 (ja) 2018-03-15 2022-01-26 エイブリック株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20050189627A1 (en) 2005-09-01
KR20060042872A (ko) 2006-05-15

Similar Documents

Publication Publication Date Title
US11289409B2 (en) Method for fabricating carrier-free semiconductor package
JP4173346B2 (ja) 半導体装置
CN102201385B (zh) 方形扁平无引线半导体封装及其制作方法
US8241967B2 (en) Semiconductor package with a support structure and fabrication method thereof
JP3155741B2 (ja) Ｃｓｐのｂｇａ構造を備えた半導体パッケージ
US7410834B2 (en) Method of manufacturing a semiconductor device
JP2005244035A (ja) 半導体装置の実装方法、並びに半導体装置
JP2004349316A (ja) 半導体装置及びその製造方法
JP2004363365A (ja) 半導体装置及びその製造方法
JP2009049173A (ja) 半導体装置及びその製造方法
CN111199924A (zh) 半导体封装结构及其制作方法
JP2006279088A (ja) 半導体装置の製造方法
JP4732138B2 (ja) 半導体装置及びその製造方法
JP2005191158A (ja) 半導体装置及びその製造方法
JP4243270B2 (ja) 半導体装置の製造方法
JP2001127228A (ja) ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法
JP4018853B2 (ja) ターミナルランドフレーム
JP2004015015A (ja) 半導体装置及びその製造方法
JP4747188B2 (ja) 半導体装置の製造方法
US20070054438A1 (en) Carrier-free semiconductor package with stand-off member and fabrication method thereof
JP4828997B2 (ja) 半導体パッケージおよびその実装方法、ならびにその半導体パッケージに使用する絶縁配線基板およびその製造方法
JP2002164496A (ja) 半導体装置およびその製造方法
JP2001127195A (ja) ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法
WO2006106564A1 (ja) 半導体装置の実装方法および半導体装置
KR101046379B1 (ko) 반도체 패키지 및 그의 제조 방법