JP2005159056A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】焼成時の内部欠陥や、外部衝撃によるクラックを防止できる積層セラミック電子部品を提供する。
【解決手段】複数の第１誘電体層２ａを間に内部電極３、４を介して積層するとともに、積層体１の両主面に第２誘電体層２ｂを被着・形成し、積層体１の端面に内部電極３、４に電気的に接続される外部電極５、６を被着・形成してなる積層セラミック電子部品であって、第１誘電体層２ａ及び第２誘電体層２ｂの空隙率が０．０１％〜１．００％に設定されており、且つ第１誘電体層２ａの空隙率が第２誘電体層２ｂの空隙率に比し高いことを特徴とする。
【選択図】図１

Description

本発明は、積層セラミック電子部品に関するものである。

代表的な積層セラミック電子部品として、積層セラミックコンデンサを例にとって説明する。

図４は、従来の積層セラミックコンデンサを示す断面図であり、同図において、積層セラミックコンデンサ３０は、複数の誘電体層３２を間に内部電極３３、３４を介して積層した積層体１と、積層体１の端面に被着・形成し、内部電極３３、３４に夫々電気的に接続される外部電極３５、３６とで構成されている。

かかる従来の積層セラミックコンデンサ１０は以下の工程によって製作される。

まず、セラミックグリーンシート３２上に、スクリーン印刷法などにより、Ｃｕ、Ｎｉなどの金属粉末、バインダ樹脂、溶剤などを混合した導体ペーストを薄膜状に塗布するとともに乾燥し、内部電極となる導体パターン３３、３４を形成する。

次に、導体パターン３３、３４が形成された複数のセラミックグリーンシート３２を積層し、導体パターン３３、３４が形成されない複数のセラミックグリーンシート３２を積層することにより大型積層体を形成する。

続いて、大型積層体を各素子領域毎に切断して未焼成状態の積層体３１を形成し、次に未焼成状態の積層体３１を焼成することによって積層体３１を得、最後に、得られた積層体３１の一対の端部に外部電極３５、３６を被着・形成することによって積層セラミックコンデンサ３０が得られる。
特開平３−９１２１８号公報 特許第２８０４３２５号 特許第３０４７７０６号公報

しかしながら、上述した従来の積層セラミックコンデンサ３０においては、誘電体層３２の空隙率が低い場合、図４（ａ）に示すように、焼成時に発生する内部応力を緩和する効果が低下するため、デラミネーション・クラックなどの内部欠陥４２が発生するという問題点があった。一方、誘電体層３２の空隙率が高い場合、図４（ｂ）に示すように、外部からの衝撃により、積層体３１にクラック４３が発生するという問題点があった。

本発明は、上述の問題点に鑑みてなされたもので、その目的は、焼成時の内部欠陥や、外部衝撃によるクラックを防止できる積層セラミック電子部品を提供することにある。

本発明の積層セラミック電子部品は、複数の第１誘電体層を間に内部電極を介して積層するとともに、該積層体の両主面に第２誘電体層を被着・形成し、前記積層体の端面に前記内部電極に電気的に接続される外部電極を被着・形成してなる積層セラミック電子部品であって、前記第１誘電体層及び前記第２誘電体層の空隙率が０．０１％〜１．００％に設定されており、且つ前記第１誘電体層の空隙率が前記第２誘電体層の空隙率に比し高いことをことを特徴とするものである。

また本発明の積層セラミック電子部品は、前記第１誘電体層の空隙率をＰ_１、前記第２誘電体層の空隙率をＰ_２とした場合、１＜Ｐ_１／Ｐ_２≦１０の範囲に設定されていることを特徴とするものである。

さらに本発明の積層セラミック電子部品は、前記第２誘電体層内の空隙率が第１誘電体層側に比し表層側で低くなっていることを特徴とするものである。

本発明によれば、第１誘電体層の空隙率が第２誘電体層の空隙率に比し高い。すなわち、第１誘電体層の空隙率を高くできることから、焼成時のデラミネーション、クラックなどの内部欠陥を防止でき、且つ第２誘電体層の空隙率を低くできることにより、積層体の機械的強度が向上し、外部衝撃によるクラックを防止できる。さらに、第１誘電体層及び第２誘電体層の空隙率が０．０１％〜１．００％に設定されているため、上記焼成時のデラミネーション、クラックなどの内部欠陥を防止しつつ、第１誘電体層の厚みが１０μｍ以下と薄型化した場合も、空隙を起点に内部電極間のショートに至ることがない。

また、第１誘電体層の空隙率をＰ_１、第２誘電体層の空隙率をＰ_２とした場合、１＜Ｐ_１／Ｐ_２≦１０の範囲に設定されているため、より効果的に、上記焼成時の内部欠陥や、外部衝撃によるクラックを防止しつつ、空隙を起点とする内部電極間のショートを防止できる。

さらに、第２誘電体層内の空隙率が第１誘電体層側に比し表層側で低くなっているため、第２誘電体層内の第１誘電体層側の空隙率を高くできることから、内部電極の有無による段差を緩和できる。

以下、本発明にかかる積層セラミック電子部品の製造方法を、積層セラミックコンデンサを製造する場合を例にとって説明する。

図１（ａ）は、本発明の一実施形態に係る積層セラミックコンデンサを示す外観斜視図、図１（ｂ）は（ａ）の積層セラミックコンデンサの縦断面図、図２は図１の積層セラミックコンデンサの製造方法を示す図である。

本実施形態の積層セラミックコンデンサ１０は、大略的に、積層体１と、積層体１の一対の端面に被着・形成された外部電極５、６とで構成されている。

積層体１は、間に内部電極３、４が形成されて積層された複数の誘電体層２ａと、両主面に積層された第２誘電体層２ｂとからなり、内部電極３と外部電極５、内部電極４と外部電極６が夫々電気的に接続されている。

ここで、第１誘電体層２ａ及び第２誘電体層２ｂの空隙率が０．０１％〜１．００％に設定されており、且つ第１誘電体層２ａの空隙率が第２誘電体層２ｂの空隙率に比し高い。

また、第１誘電体層２ａの空隙率をＰ_１、第２誘電体層２ｂの空隙率をＰ_２とした場合、１＜Ｐ_１／Ｐ_２≦１０の範囲に設定されている。

以下、本発明の積層セラミックコンデンサ１０の製造方法について説明する。なお、図中の参照符は焼成の前後で区別することなく用いるものとする。

まず、チタン酸バリウム（ＢａＴｉＯ_３）などの誘電体材料を主成分とするセラミック粉末、バインダ樹脂、溶剤、可塑剤、分散剤などを混合したセラミックスラリーを、ドクターブレード法、引き上げ法、ダイコーター、グラビアロールコータなどにより、シート状に成形するとともに乾燥し、第１誘電体層となるセラミックグリーンシート２ａ、第２誘電体層となるセラミックグリーンシート２ｂを形成する。

ここで、セラミックグリーンシート２ａに含有されるバインダ樹脂の割合は、セラミックグリーンシート２ｂに含有されるバインダ樹脂の割合より高くする。例えば、セラミックグリーンシート２ａに含有されるバインダ樹脂の割合が１０％である場合、セラミックグリーンシート２ｂに含有されるバインダ樹脂の割合を８％にする。

次に、セラミックグリーンシート２ａ上に、スクリーン印刷法などにより、Ｃｕ、Ｎｉなどの金属粉末、バインダ樹脂、溶剤などを混合した導体ペーストを薄膜状に塗布するとともに乾燥し、内部電極となる導体パターン３、４を形成する。

次に、台板２１上に、複数のセラミックグリーンシート２ｂを積層する。また、導体パターン３、４が形成されたセラミックグリーンシート２ａを交互に積層する。さらに、複数のセラミックグリーンシート２ｂを積層することにより積層素体１１を形成する。

次に、積層素体１１を台板２１上に形成した状態で加熱しつつ積層方向に加圧することにより、圧着積層体１１を形成する。具体的には、図２に示すように、台板２１上に形成した積層素体１１の周囲を枠２３で囲い、さらに積層素体１１上に剛体板２２を配置し、これらを可撓性袋２４内に収納させて内部を脱気・密封した状態で静水圧プレス装置の加圧室内に投入する。このとき、圧着積層体１１が可撓性袋２４から剥離しやすいように、これらの間にＰＥＴフィルムなどを介在させても良い。

このとき、セラミックグリーンシート２ａに含有されるバインダ樹脂の割合は、セラミックグリーンシート２ｂに含有されるバインダ樹脂の割合より高いため、セラミックグリーンシート２ａに含有されるバインダ樹脂の割合を高くできることから、セラミックグリーンシート２ａと導体パターン３、４間の層間剥離を防止でき、一方、セラミックグリーンシート２ｂに含有されるバインダ樹脂の割合を少なくできるため、セラミックグリーンシート２ｂが台板２１や剛体板２２に貼り付くことによる積層圧着体１１の破損を防止できる。

次に、圧着積層体１１を各素子領域毎に切断し、未焼成状態の積層体１を形成し、しかる後、未焼成状態の積層体１を焼成し、積層体１を得る。

このとき、セラミックグリーンシート２ａに含有されるバインダ樹脂の割合は、セラミックグリーンシート２ｂに含有されるバインダ樹脂の割合より高いため、第１誘電体層の空隙率が前記第２誘電体層の空隙率に比し高くなる。

そして最後に、得られた積層体１の一対の端部に、外部電極５、６を被着・形成し、これによって図１に示す積層セラミックコンデンサ１０が完成する。

以上のような本実施形態の積層セラミックコンデンサ１０によれば、第１誘電体層２ａの空隙率が第２誘電体層２ｂの空隙率に比し高い。すなわち、第１誘電体層２ａの空隙率を高くできることから、焼成時のデラミネーション、クラックなどの内部欠陥４２を防止でき、且つ第２誘電体層２ｂの空隙率を低くできることにより、積層体１の機械的強度が向上し、外部衝撃によるクラック４３を防止できる。さらに、第１誘電体層２ａ及び第２誘電体層２ｂの空隙率が０．０１％〜１．００％に設定されているため、上記焼成時のデラミネーション、クラックなどの内部欠陥４２を防止しつつ、第１誘電体層２ａの厚みが１０μｍ以下と薄型化した場合も、空隙を起点に内部電極３−４間のショートに至ることがない。

また、第１誘電体層２ａの空隙率をＰ_１、第２誘電体層２ｂの空隙率をＰ_２とした場合、１＜Ｐ_１／Ｐ_２≦１０の範囲に設定されているため、より効果的に、上記焼成時の内部欠陥４２や、外部衝撃によるクラック４３を防止しつつ、空隙を起点とする内部電極３−４間のショートを防止できる。

なお、本発明は上記の実施の形態例に限定されるものではなく、本発明の要旨を逸脱しない範囲内での種々の変更や改良などは何ら差し支えない。

図３は、本発明の他の実施の形態を示す縦断面図であり、同図に示すように、内部電極３、４が形成されない誘電体層２ｂ１、２ｂ２を積層するようにし、空隙率が２ａ＜２ｂ１＜２ａの関係となるようにしても良い。すなわち、誘電体層２ｂ１の空隙率を誘電体層２ｂ２より高くできるため、内部電極３、４の有無による段差を緩和できるという効果もある。

また、図２に示すように、積層素体１１を台板２１上に形成した状態で加熱しつつ積層方向に加圧することにより、圧着積層体１１を形成する際に、セラミックグリーンシート２ａと導体パターン３、４間の層間剥離や、セラミックグリーンシート２ｂ２が台板２１や剛体板２２に貼り付くことによる積層圧着体１１の破損を防止ししつ、セラミックグリーンシート２ａが積層された部分とセラミックグリーンシート２ｂ２が積層された部分の間の層間剥離も防止できる。

更に、上述した実施形態では、本発明を積層セラミックコンデンサ１０の製造方法に適用した例について説明したが、本発明は、回路基板、積層圧電部品、半導体部品など、あらゆる積層セラミック電子部品１０の製造方法に適用可能である。

本発明者は、セラミックグリーンシート２ａ、２ｂに含有されるバインダ樹脂の割合を変化させることにより、第１誘電体層２ａの空隙率Ｐ_１、第２誘電体層２ａの空隙率Ｐ_２を制御した積層セラミックコンデンサ１０を作製した。

得られた積層セラミックコンデンサ１０について、焼成時の内部欠陥４２の発生率、実装時のクラック４３の発生率を求めた。

焼成時の内部欠陥４２の発生率は、１００個の焼成後の積層体１を研磨し、金属顕微鏡で観察することにより、デラミネーション・クラックの発生率を求めた。

実装時のクラック４３の発生率は、１００個の積層セラミックコンデンサ１０を１．６ｍｍ厚のガラスエポキシ基板（配線基板）上の配線パターンに、半田付けにより表面実装した後、金属顕微鏡で観察することにより、クラックの発生率を求めた。

その結果を表１に示す。

表１に示すように、第１誘電体層２ａ及び第２誘電体層２ｂの空隙率が０．０１％〜１．００％に設定されており、且つ１＜Ｐ_１／Ｐ_２≦１０の範囲にある本実施例（試料番号２〜７）は、焼成時の内部欠陥４２の発生率、実装時のクラック４３の発生率はともに０％だった。

これに対し、Ｐ_１＝Ｐ_２＝０．０１％である比較例（試料番号１）は、焼成時の内部欠陥４２が２％発生した。一方、Ｐ_１＝Ｐ_２＝１．００％である比較例（試料番号８）は、実装時のクラック４３が１％発生した。

これらの結果から、本発明の積層セラミックコンデンサ１０は、第１誘電体層２ａ及び第２誘電体層２ｂの空隙率が０．０１％〜１．００％に設定されており、且つ１＜Ｐ_１／Ｐ_２≦１０の範囲にあるため、焼成時の内部欠陥４２や、外部衝撃によるクラック４３を防止できることがわかった。

本発明の一実施形態にかかる積層セラミック電子部品（積層セラミックコンデンサ）を示す図であり、（ａ）は外観斜視図、（ｂ）は縦断面図である。 図１の積層セラミックコンデンサの製造方法を示す断面図である。 本発明の他の実施形態にかかる積層セラミック電子部品の縦断面図である。 従来の積層セラミックコンデンサの問題点を示す断面図であり、（ａ）は焼成時に内部欠陥が形成された様子を示す断面図、（ｂ）は外部衝撃によりクラックが形成された様子を示す断面図である。

符号の説明

１０・・・・・・・積層セラミックコンデンサ
１・・・・・・・・積層体
２ａ・・・・・・・第１誘電体層（セラミックグリーンシート）
２ｂ・・・・・・・第２誘電体層（セラミックグリーンシート）
３、４・・・・・・内部電極（導体パターン）
５、６・・・・・・外部電極
１１・・・・・・・圧着積層体（積層素体）
２１・・・・・・・台板
２２・・・・・・・剛体板
２３・・・・・・・枠
２４・・・・・・・可撓性袋

Claims (3)

1. 複数の第１誘電体層を間に内部電極を介して積層するとともに、該積層体の両主面に第２誘電体層を被着・形成し、前記積層体の端面に前記内部電極に電気的に接続される外部電極を被着・形成してなる積層セラミック電子部品であって、
   前記第１誘電体層及び前記第２誘電体層の空隙率が０．０１％〜１．００％に設定されており、且つ前記第１誘電体層の空隙率が前記第２誘電体層の空隙率に比し高いことを特徴とする積層セラミック電子部品。
2. 前記第１誘電体層の空隙率をＰ_１、前記第２誘電体層の空隙率をＰ_２とした場合、１＜Ｐ_１／Ｐ_２≦１０の範囲に設定されていることを特徴とする請求項１に記載の積層セラミック電子部品。
3. 前記第２誘電体層内の空隙率が第１誘電体層側に比し表層側で低くなっていることを特徴とする請求項１または請求項２に記載の積層セラミック電子部品。

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