JP2005123860A - 高周波電力増幅回路および高周波電力増幅用電子部品 - Google Patents

Abstract

【課題】ＦＥＴのチャネル部不純物濃度のばらつき、及び短チャネル効果でしきい値電圧Vth、チャネル長変調係数λがばらつくことによるバイアス点のずれを自動的に補正し高周波電力増幅特性のばらつきを減らす。
【解決手段】高周波電力増幅用トランジスタＱｂ１，Ｑｂ２の２つの制御端子のバイアス電圧を独立に設定可能な構成にして２つの制御端子のバイアス電圧比を一定にするとともに、上記増幅用トランジスタと同一の構造で同一のチャネル長もしくはベース幅を有し同一のプロセスで形成される電流模擬用のトランジスタＱｇ１，Ｑｇ２と、該トランジスタに流れる電流に基づいて形成された電圧と基準となる電流Ｉinを電圧に変換する電流−電圧変換素子Ｑａ１，Ｑａ２により生成された基準電圧とを比較して上記増幅用トランジスタのアイドル電流が短チャネル効果もしくはアーリー効果で変化するのを抑制するようなバイアス発生回路を設ける。
【選択図】図１

Description

本発明は、高周波電力増幅回路およびこの高周波電力増幅回路を組み込んだ高周波電力増幅用電子部品に適用して有効な技術に関し、特に増幅用トランジスタがデュアルゲートもしくは直列形態のトランジスタにより構成され該増幅用トランジスタにカレントミラー方式でバイアスを与えるバイアス回路を有する高周波電力増幅回路および高周波電力増幅用電子部品に適用して有効な技術に関する。

携帯電話機等の無線通信装置（移動体通信装置）の送信側出力部には、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）やＧａＡｓ−ＭＥＳＦＥＴ等の半導体増幅素子を用いた高周波電力増幅回路（一般には多段構成にされる）が組み込まれている。

この高周波電力増幅回路は、一般に、増幅用トランジスタとそのバイアス回路などを含んだ半導体チップが、表面や内部にプリント配線が施されたセラミック基板のような絶縁基板に他の半導体チップや容量などのディスクリート部品とともに実装されて、上記プリント配線やボンディングワイヤで各部品が結合されることで一つの電子部品として構成されることが多い。この電子部品はＲＦパワーモジュールと呼ばれる。

ところで、携帯電話機用ＲＦパワーモジュールに使用する半導体チップは、モジュールの高性能化と小型化を図るため高集積化が進められている。また、近年においては、高周波電力増幅特性の安定化の観点から、図１１に示すように、増幅用ＦＥＴ Ｑ０とゲートが共通に接続されたバイアス用ＦＥＴ Ｑ１を設けて、定電流源ＣＩからの電流を転写するＦＥＴ Ｑ３，Ｑ４からなるカレントミラー回路によりバイアス電流Ｉinを生成し、このバイアス電流Ｉinをバイアス用ＦＥＴ Ｑ１に流してカレントミラー方式で増幅用ＦＥＴ Ｑ０にバイアスを与え、Ｑ１とＱ０のゲート幅の比に応じた電流Ｉoutを流すようにしたＲＦパワーモジュールに関する発明が提案されている（例えば特許文献１参照）。

かかるカレントミラー方式で増幅用ＦＥＴ Ｑ０にバイアスを与えるＲＦパワーモジュールは、ＦＥＴのしきい値電圧（Ｖｔｈ）がばらついても増幅用ＦＥＴ Ｑ０に流れるアイドル電流が変化しないため、素子ばらつきに対する補正が不要であり、歩留まりも向上するという利点がある。なお、高周波信号が入力されないつまり無信号の状態で、カレントミラー方式で増幅用トランジスタにバイアスを与えたときに増幅用トランジスタに流れるドレイン電流を、本明細書ではアイドル電流と称する。

さらに、最近では、ＲＦパワーモジュールの初段の電力増幅用素子に、デュアルゲート構造のＦＥＴもしくは２個の直列形態のＦＥＴを使用して、一方のゲートの電圧で相互コンダクタンス（ｇｍ）の飽和点（最大電流）を調整し、その飽和点の近傍で動作させることで、高周波増幅特性を向上させるようにした高周波電力増幅回路（図１３参照）に関する発明が提案されている（例えば特願２００２−３５７８６４号）。
特開２００３−０１７９５４号公報

ＲＦパワーモジュールの高周波電力増幅特性を向上させ高集積化を図る上で、増幅用ＦＥＴのチャネル長を短くすることが有効である。しかしながら、ＦＥＴはチャネル長が短い領域では、図１２に示すように、チャネル長の僅かなばらつきによりしきい値電圧Ｖｔｈとチャネル長変調係数λが大きくばらつくという現象があることが知られている。かかる現象は短チャネル効果と呼ばれている。

カレントミラー方式で増幅用ＦＥＴにバイアスを与えるＲＦパワーモジュールでは、ＦＥＴのしきい値電圧Ｖｔｈやチャネル長変調係数λがばらつくと、所望の電流ミラー比が得られなくなるため増幅用ＦＥＴのドレイン電流（アイドル電流）が所望の値からずれてしまい、必要な出力電力が出ないなど所望の高周波電力増幅特性が得られなくなるとともに、消費電力が増大してしまうという問題が発生する。しかるに、上記先願発明を始め従来のカレントミラー方式のＲＦパワーモジュールにおいては、ＦＥＴの短チャネル効果によるバイアス点のずれについては何ら考慮を払っていなかった。そのため、何らかの補正対策をとらないとモジュール間の高周波電力増幅特性のばらつきが無視できないほど大きくなってしまい、安定した増幅特性が得られなくなるおそれがある。

なお、ＦＥＴの短チャネル効果によるバイアス点のずれを外付けの抵抗素子を調整することで補正することも考えられる。しかし、その場合には、ＦＥＴの特性を正確に測定する工程と抵抗素子を調整する工程が必要となるため、コストアップを招く。

さらに、図１３に示すように、バイアス用素子と電力増幅用素子にそれぞれ２個の直列形態のＦＥＴ ＱａとＦＥＴ Ｑｂを使用し、カレントミラー方式で電力増幅用素子にバイアスを与えるようにした高周波電力増幅回路においては、２個の直列形態のＦＥＴの一方のゲートと他方のゲートの電位差がバイアス電流Ｉinを抵抗Ｒ１１またはＲ１２に流すことで生成される電圧によって決まってしまう構成である。そのため、図１７の様にチャネル部の不純物濃度等のばらつきによりしきい値電圧Ｖｔｈがばらつくと、ドレイン電流が同一でもｇｍが変化して高周波電力増幅特性がばらついてしまうという課題があることが明らかになった。更に短チャネル効果により、しきい値電圧Ｖｔｈ、及びチャネル長変調係数λが大きくばらつくと、ドレイン電流及びｇｍが変化し、高周波電力増幅特性がよりばらついてしまうという課題もあることが判明した。なお、この点については、後に実施例の欄で詳しく説明する。

本発明の目的は、初段の電力増幅用素子にデュアルゲート構造もしくは直列形態のＦＥＴを使用し、カレントミラー方式で増幅用ＦＥＴにバイアスを与えるようにした高周波電力増幅回路において、ＦＥＴの短チャネル効果、及びチャネル部の不純物濃度ばらつき等に起因するバイアス点のずれを自動的に補正し、高周波電力増幅回路チップ間の高周波電力増幅特性のばらつきを減らすことができるようにすることにある。

本発明の他の目的は、初段の電力増幅用素子にデュアルベース構造もしくは直列形態のバイポーラ・トランジスタを使用し、カレントミラー方式で増幅用トランジスタにバイアスを与えるようにした高周波電力増幅回路において、バイポーラ・トランジスタのアーリー効果及びチャネル部の不純物濃度ばらつきによるバイアス点のずれを自動的に補正し、高周波電力増幅回路チップ間の高周波電力増幅特性のばらつきを減らすことができるようにすることにある。

本発明のさらに他の目的は、高周波電力増幅特性のばらつきが小さくかつ小型・高集積化が可能な高周波電力増幅回路およびこの高周波電力増幅回路を組み込んだ高周波電力増幅用電子部品（ＲＦパワーモジュール）を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、本発明は、初段の電力増幅用素子に２つの制御端子を有するデュアルゲート構造もしくはデュアルベース構造のトランジスタまたは直列形態のトランジスタを使用し、カレントミラー方式で増幅用トランジスタにバイアスを与える高周波電力増幅回路において、上記増幅用トランジスタの２つの制御端子のバイアス電圧を独立に設定可能な構成にして２つの制御端子のバイアス比を一定にするとともに、上記増幅用トランジスタと同一の構造で同一のチャネル長もしくはベース幅を有し同一のプロセスで形成される電流模擬用のトランジスタと、該トランジスタに流れる電流に基づいて形成された電圧と基準となる電流（Ｉin）を電圧に変換する電流−電圧変換素子により生成された基準電圧とを比較して上記増幅用トランジスタのアイドル電流が短チャネル効果もしくはアーリー効果で変化するのを抑制するようなバイアスを上記増幅用トランジスタおよび電流模擬用トランジスタに与えるバイアス発生回路を設けるようにしたものである。

より具体的には、デュアルゲートもしくはデュアルベースの増幅用トランジスタと同一のチャネル長もしくはベース幅を有し同一のプロセスで形成されたデュアルゲートもしくはデュアルベースの電流模擬用のトランジスタと、製造ばらつきでしきい値電圧およびチャネル長変調係数が変化しないようなチャネル長もしくは製造ばらつきでコレクタ・エミッタ間電圧に応じて実効ベース幅が変化することがないようなベース幅を有し前記電流模擬用トランジスタと直列に接続されたダイオード接続のトランジスタとを備え、該ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧と電流制御回路からの電流を電圧に変換する電流−電圧変換素子により生成された基準電圧とを比較して、前記増幅用トランジスタのアイドル電流が短チャネル効果もしくはアーリー効果で変化するのを抑制するようなバイアスを前記増幅用トランジスタの増幅すべき信号が入力される第１ゲートもしくは第１ベースおよび電流模擬用トランジスタの対応する第１ゲートもしくは第１ベースに与える第１バイアス発生回路と、前記ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧と電流制御回路からの電流を電圧に変換する電流−電圧変換素子により生成された基準電圧とを比較して前記増幅用トランジスタおよび電流模擬用トランジスタの第２ゲートもしくは第２ベースにバイアスを与える第２バイアス発生回路を設ける。

上記した手段によれば、増幅用トランジスタのチャネル長やベース幅及びチャネルの不純物濃度等がばらついても増幅用トランジスタの特性を測定したり抵抗素子を調整したりすることなく、自動的に増幅用トランジスタの増幅特性が所望の特性になるように補正したバイアス電圧を発生して増幅用トランジスタのゲートもしくはベースに供給することができる。

ここで、望ましくは、縦続接続された複数の増幅段を有し、各増幅段がそれぞれ高周波信号を増幅する電力増幅用素子と、所定の電流が流されることにより電流を電圧に変換する電流−電圧変換素子とを備え、該電流−電圧変換素子により生成された電圧に対応する電圧が前記電力増幅用素子の制御端子に印加されることにより前記電流−電圧変換素子に流れる電流に比例した電流が流されるようにされた高周波電力増幅回路において、初段の増幅段の前記電力増幅用素子として、デュアルゲートのＦＥＴもしくはデュアルベースのバイポーラ・トランジスタを使用する。複数の増幅段からなる高周波電力増幅回路にあっては、初段の増幅段に最も直線性の良好な出力電力制御特性が必要とされるため、デュアルゲートのＦＥＴもしくはデュアルベースのバイポーラ・トランジスタを使用することで、出力電力レベルの低い領域までリニアな出力電力制御特性が得られ、かつ製造ばらつきによる制御特性の劣化も防止することができる。

さらに、望ましくは、出力電力制御電圧が入力される外部端子および所定の固定電位が入力される外部端子と、前記２つの外部端子に入力された電圧のいずれかを選択して前記バイアス発生回路に供給可能な切替え手段とを設け、前記切替え手段は、前記増幅用トランジスタに周波数変調された高周波信号が入力される第１モードでは第１外部端子に入力された電圧を選択し、前記増幅用トランジスタに位相変調および振幅変調された高周波信号が入力される第２モードでは第２外部端子に入力された電圧を選択するように構成する。これにより、複数の変調方式により変調された高周波信号を１つの回路ないしはモジュールにより増幅して出力することが可能になる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
すなわち、本発明に従うと、高周波電力増幅回路においてＦＥＴの短チャネル効果やバイポーラ・トランジスタのアーリー効果、及びチャネル部の不純物濃度ばらつき等によるバイアス点のずれを自動的に補正し、チップ間の高周波電力増幅特性のばらつきを減少させることができる。

また、本発明に従うと、高周波電力増幅回路の増幅用トランジスタとしてチャネル長の短いＦＥＴあるいはベース幅の薄いバイポーラ・トランジスタを積極的に使用して高周波電力増幅特性を向上させかつ小型化を図る場合にも、モジュール間の特性のばらつきを低減することができるという効果がある。

さらに、本発明に従うと、高周波電力増幅特性の制御性を向上させるとともに、高周波電力増幅回路およびそれを実装したモジュールの汎用性を高めることができる。

以下、図面を参照して本発明の実施の形態を詳細に説明する。

図１は、本発明に係る高周波電力増幅回路の第１の実施例の概略構成を示す。特に制限されるものでないが、図１の実施例のような構成を有する高周波電力増幅回路が例えば３個縦続接続され、外付けの抵抗素子や容量素子と共にセラミック等の絶縁基板上に実装されてＲＦパワーモジュールが構成される（図７〜図９参照）。なお、縦続接続とは、前段の高周波出力が次段の入力端子に入力されるように接続された状態を意味する。各段の高周波電力増幅回路は、それぞれ構成としては図１のものと同じであるが、増幅用ＦＥＴのサイズ（ゲート幅）は異なっており、１段目、２段目、３段目の順にサイズが大きいものが用いられる。本実施例のＦＥＴにおいては、チャネル長はゲート長と、またチャネル幅はゲート幅と等しいので、以下ゲート長とゲート幅として説明する。

この実施例の高周波電力増幅回路は、出力端子（パッド）Ｐ１と接地点ＧＮＤとの間に直列に接続されたＦＥＴ Ｑｂ１およびＱｂ２と、該ＦＥＴ Ｑｂ１，Ｑｂ２の基準ゲートバイアスを発生する基準バイアス回路１１と、ＦＥＴ Ｑｂ１，Ｑｂ２に流れる電流Ｉoutを模擬する電流模擬回路１２と、該電流模擬回路１２により検出された電流Ｉdetに基づいて上記基準バイアス回路１１により生成されたバイアス電圧を補正してＦＥＴ Ｑｂ１，Ｑｂ２のゲート端子に与えることでＦＥＴ Ｑｂ１，Ｑｂ２のバイアス状態を補正するバイアス補正回路１３とからなる。ＦＥＴ Ｑｂ１はそのゲート端子にバイアス電圧Ｖｇｓｂ１と高周波信号RFｉｎが印加されて増幅用ＦＥＴとして動作し、ＦＥＴ Ｑｂ２はＱｂ１のバイアス電圧Ｖｇｓｂ１とは異なるバイアス電圧Ｖｇｓｂ２が印加されて増幅用ＦＥＴ Ｑｂ１のバイアス点を制御するバイアス制御用ＦＥＴ Ｑｂ２として動作する。

この実施例では、増幅用ＦＥＴ Ｑｂ１は、高周波電力増幅特性を良好にするため、ゲート長Ｌｇが通常のＦＥＴに比べて短いＦＥＴ（例えばＬｇ＝０．３μｍ）とされる。バイアス制御用ＦＥＴ Ｑｂ２はゲート長Ｌｇが短チャネル効果を生じない例えば０．５μｍのような値とされる。なお、ＲＦパワーモジュール全体としては、後段の増幅回路ほど出力電力が大きくなるため、初段の増幅回路の増幅用ＦＥＴのゲート幅Ｗｇは例えば数ｍｍ、最終段の増幅回路の増幅用ＦＥＴのゲート幅Ｗｇは数１０ｍｍ、２段目の増幅回路の増幅用ＦＥＴのゲート幅Ｗｇはそれらの中間の値とされる。

増幅用ＦＥＴ Ｑｂ１のゲート端子は増幅すべき高周波信号ＲＦinが入力される外部端子（パッド）Ｐ２に接続され、バイアス制御用ＦＥＴ Ｑｂ２のドレイン端子は出力端子Ｐ１に接続されている。出力端子Ｐ１は、高周波成分を遮断しインピーダンス整合するためのインダクタＬ１を介して電源電圧端子Ｖｄｄに接続されるとともに、容量Ｃ２を介して次段の増幅回路の高周波入力端子（図示省略）に接続される。チップ外部にて外部端子Ｐ１，Ｐ２に接続された容量Ｃ１，Ｃ２は高周波信号の直流成分をカットする容量素子である。この容量素子Ｃ１，Ｃ２はディスクリートの部品でもよいが、モジュールの基板を構成する誘電体層の表裏に形成された一対の導電層から構成することができる。インダクタＬ１も、モジュールの基板上に形成されたマイクロストリップラインにより構成することができる。

基準バイアス回路１１は、ゲートとドレインが結合されたいわゆるダイオード接続のバイアス用ＦＥＴ Ｑａ１と、該バイアス用ＦＥＴ Ｑａ１のドレイン端子と電源電圧端子Ｖｄｄとの間にＱａ１と直列に接続されたＰチャネル型の標準ＭＯＳＦＥＴ Ｑｄ１と、該ＭＯＳＦＥＴ Ｑｄ１とゲート共通接続されたＰチャネル型の標準ＭＯＳＦＥＴ Ｑｃと、Ｑｄ１と同一の電圧がゲートに印加された標準ＭＯＳＦＥＴ Ｑｄ２と、該Ｑｄ２と直列に接続されＦＥＴ Ｑａ１と同一特性の同一サイズのＦＥＴ Ｑａ２とからなり、ＭＯＳＦＥＴ Ｑｃはゲートとドレインが結合されたダイオード接続とされることにより、ＱｃとＱｄ１，Ｑｄ２とがカレントミラー回路を構成している。

バイアス用ＦＥＴ Ｑａ１は、図１１に示されている従来のカレントミラー方式のバイアス回路において増幅用ＦＥＴ Ｑ０のゲート端子にゲートが共通接続されたＦＥＴ Ｑ１に相当するＦＥＴである。本実施例では、ＭＯＳＦＥＴ ＱｃとＱｄ１，Ｑｄ２と抵抗素子Ｒ１とにより電流制御回路が構成されている。さらに、本実施例では、特に制限されるものでないが、Ｑｄ２はＱｄ１の２倍のゲート幅を有するようにされている。これにより、Ｑｄ２には、Ｑｄ１からＱａ１に流される電流Ｉin1の２倍の電流Ｉin2（＝２Ｉin1）が流れるようにされる。

上記ＭＯＳＦＥＴ Ｑｃのドレイン端子は外部端子Ｐ３に接続された抵抗素子Ｒ１を介して接地点に接続され、この抵抗素子Ｒ１の抵抗値を設定することでＱａ１，Ｑ１ｂに流れる電流Ｉin1，Ｉin2を所望の値に設定できるようにされている。ＦＥＴ Ｑａ１，Ｑａ２はそれに流れる電流を電圧に変換するためダイオード接続とされている。また、ＦＥＴ Ｑａ１，Ｑａ２は、特に制限されるものではないが、この実施例では、増幅用ＦＥＴ Ｑｂ１と同一のプロセスで形成される。これにより、素子サイズひいてはチップサイズを低減できるようにされている。具体的には、一般的なＣＭＯＳプロセスにより形成される標準ＭＯＳＦＥＴ Ｑｃ，Ｑｄ１，Ｑｄ２はゲート長が２μｍとされるのに対し、異なるプロセスにより形成されるＦＥＴ Ｑａ１，Ｑａ２は図１２に示されているような短チャネル効果を生じないようにそのゲート長Ｌｇが０．５μｍのような値とされる。ＦＥＴ Ｑａ１，Ｑａ２はそれに流れる電流Ｉin1，Ｉin2に２倍の差があり、同一特性であるため生成されるドレイン電圧は√２倍の差を有する。本実施例では、ＦＥＴ Ｑａ１，Ｑａ２のドレイン電圧が基準電圧Ｖref1，Ｖref2としてバイアス補正回路１３に供給される。

電流模擬回路１２は、増幅用ＦＥＴ Ｑｂ１と同一のプロセスで形成されゲート長ＬｇがＱｂ１と同じ０．３μｍのような値とされた第１模擬用ＦＥＴ Ｑｇ１と、該ＦＥＴ Ｑｇ１と直列に接続され前記バイアス制御用ＦＥＴ Ｑｂ２と同一特性でゲート長ＬｇがＱｂ２と同じ０．５μｍのような値とされた第２模擬用ＦＥＴ Ｑｇ２と、該ＦＥＴ Ｑｇ２と直列に接続された標準ＭＯＳＦＥＴ Ｑｆとから構成されている。

ＦＥＴ Ｑｇ１は増幅用ＦＥＴ Ｑｂ１とＦＥＴ Ｑｂ２のドレイン電流を模擬できるようにするためＦＥＴ Ｑｂ１のゲートに印加される電圧と同一の電圧が、またＦＥＴ Ｑｇ２はバイアス制御用ＦＥＴ Ｑｂ２のバイアス状態を模擬できるようにするためＦＥＴ Ｑｂ２のゲートに印加される電圧と同一の電圧が、それぞれゲートに印加される。ただし、増幅用ＦＥＴ Ｑｂ１に流れる電流は大きいので、増幅用ＦＥＴ Ｑｂ１と模擬用ＦＥＴ Ｑｇ１に同一の大きさの電流を流すと回路全体の消費電力が大きくなってしまうため、ゲート幅ＷｇはＱｇ１，Ｑｇ２の方がＱｂ１，Ｑｂ２の数１０分の１〜数１００分の１となるようにされている。具体的には、数ｍｍのゲート幅を有するＦＥＴ Ｑｂ１，Ｑｂ２に対して、模擬用ＦＥＴ Ｑｇ１，Ｑｇ２のゲート幅Ｗｇは数１０〜百数１０μｍ程度とされる。この模擬用ＦＥＴ Ｑｇ１，Ｑｇ２と直列に接続されたＭＯＳＦＥＴ Ｑｆは、ゲートとドレインが結合されたダイオード接続とされ、電流を電圧に変換する。

バイアス補正回路１３は、上記電流模擬回路１２のＭＯＳＦＥＴ Ｑｆとカレントミラー接続されたＭＯＳＦＥＴ Ｑｅ１，Ｑｅ２と、該ＭＯＳＦＥＴ Ｑｅ１，Ｑｅ２とそれぞれ直列に接続されたダイオード接続のＦＥＴ Ｑａ１'，Ｑａ２'と、該ＦＥＴ Ｑａ１'，Ｑａ２'のドレイン電圧と前記基準バイアス回路１１のＦＥＴ Ｑａ１，Ｑａ２のドレイン電圧Ｖref1，Ｖref2とをそれぞれ比較して電位差に応じた電圧を出力する差動アンプＡＭＰ１，ＡＭＰ２とから構成されている。そして、この差動アンプＡＭＰ１の出力電圧が抵抗Ｒ２，Ｒ４を介して増幅用ＦＥＴ Ｑｂ１と模擬用ＦＥＴ Ｑｇ１のゲート端子に、また差動アンプＡＭＰ２の出力電圧が抵抗Ｒ３，Ｒ５を介してバイアス制御用ＦＥＴ Ｑｂ２と模擬用ＦＥＴ Ｑｇ２のゲート端子に供給されて、それらに流れる電流を制御する。抵抗Ｒ２〜Ｒ５および容量Ｃ３，Ｃ４は、外部端子Ｐ２に入力された高周波信号ＲＦinが差動アンプＡＭＰ１や模擬用ＦＥＴ Ｑｇ１に回り込むのを防止するとともに、制御ループの発振を防止するために設けられている。

バイアス補正回路１３のＭＯＳＦＥＴ Ｑｅ１，Ｑｅ２は電流模擬回路１２のＭＯＳＦＥＴ Ｑｆと所定のサイズ比とされ、模擬用ＦＥＴ Ｑｇ１，Ｑｇ２により模擬された電流Ｉdetに比例した電流Ｉret1，Ｉret2がＱｅ１，Ｑｅ２に流され、それがＱａ１'，Ｑａ２'によって電圧Ｖret1，Ｖret2に変換されて差動アンプＡＭＰ１，ＡＭＰ２に入力される。模擬用ＦＥＴ Ｑｇ１は、増幅用ＦＥＴ Ｑｂ１と同一の特性を有するため、増幅用ＦＥＴ Ｑｂ１が短チャネル効果でそのしきい値がばらついてドレイン電流が所望の値からずれると、模擬用ＦＥＴ Ｑｇ１のドレイン電流も同じようにずれる。それがＱａ１'，Ｑａ２'によって電圧Ｖret1，Ｖret2に変換されて差動アンプＡＭＰ１，ＡＭＰ２に入力され、基準バイアス回路１１からの基準となる電圧Ｖref1，Ｖref2と比較されてそれらの電位差に応じた電圧が増幅用ＦＥＴ Ｑｂ１と模擬用ＦＥＴ Ｑｇ１のゲートおよびバイアス制御用ＦＥＴ Ｑｂ２と模擬用ＦＥＴ Ｑｇ２のゲートにそれぞれ供給される。

この実施例では、Ｑａ１'はＱａ１と同一特性で同一サイズ、Ｑａ２'はＱａ２と同一特性で同一サイズとされている。なお、電流Ｉret1，Ｉret2とＩin1，Ｉin2が同一オーダの電流となるように、Ｑｂ１とＱｇ１のサイズ比およびＱｅ１，Ｑｅ２とＱｆのサイズ比が設定される。特に制限されるものでないが、この実施例では、ＦＥＴ Ｑｅ１とＱｅ２のゲート幅の比は、基準バイアス回路１１のＦＥＴ Ｑｄ１とＱｄ２のゲート幅の比に応じて１：２に設定されている。

差動アンプＡＭＰ１は、非反転入力端子の電圧が反転入力端子の電圧と一致するように動作（イマジナリショート）するため、非反転入力端子への基準電圧Ｖreｆ1を反転入力端子の電圧Ｖreｔ1と一致させるようにフィードバックがかかり、これによって模擬用ＦＥＴ Ｑｇ１の短チャネル効果による電流のずれが補正される。差動アンプＡＭＰ１の出力は増幅用ＦＥＴ Ｑｂ１にも供給されるため、このとき同時に増幅用ＦＥＴ Ｑｂ１の短チャネル効果による電流のずれも補正される。同様に差動アンプＡＭＰ２も、非反転入力端子の電圧が反転入力端子の電圧と一致するように動作するため、非反転入力端子への基準電圧Ｖreｆ2を反転入力端子の基準電圧Ｖreｔ2と一致させるようにフィードバックがかかる。これによってＱｇ１の短チャネル効果により生じた模擬用ＦＥＴ Ｑｇ２のＱｇ１に対するバイアス状態のずれが補正される。差動ＡＭＰ２の出力は、バイアス制御用ＦＥＴ Ｑｂ２にも供給されるため、このとき同時にＱｂ１の短チャネル効果により生じたＱｂ２のＱｂ１に対するバイアス状態のずれが補正される。

本実施例では、増幅用ＦＥＴ Ｑｂ１とバイアス制御用ＦＥＴ Ｑｂ２のゲート電圧がそれぞれ別個の差動アンプＡＭＰ１，ＡＭＰ２により独立して制御されるため、増幅用ＦＥＴ Ｑｂ１の短チャネル効果でアイドル電流ポイントがずれたとしても、差動アンプＡＭＰ１の出力により電力増幅用ＦＥＴ Ｑｂ１のゲート電圧が変化して電力増幅用ＦＥＴ Ｑｂ１がアイドル電流を調整し、且つ、差動アンプＡＭＰ２の出力によりＱｂ１の短チャネル効果でずれたｇｍの飽和点を調整し、その飽和点で動作するように自動的にバイアス状態（バイアスポイント）を補正することができる。

なお、本実施例においては、バイアス補正回路１３に、ＦＥＴ Ｑａ１'，Ｑａ２'に向かって微小な電流Ｉoff1，Ｉoff2を流す電流源ＣＳ１，ＣＳ２が設けられている。この電流源ＣＳ１，ＣＳ２は、電源立ち上げ時に、差動アンプＡＭＰ１，ＡＭＰ２の反転入力端子の電位がフローティングになって不安定な電圧が出力されて、ＦＥＴ Ｑｂ１，Ｑｂ２やＦＥＴ Ｑｇ１，Ｑｇ２に不要な電流が流されるのを防止するために設けられたものである。電流Ｉoff1，Ｉoff2はそれぞれ通常動作時にＦＥＴ Ｑａ１'，Ｑａ２'に流される電流Ｉret1,Ｉret2に比べて無視できる例えば１０μＡのような大きさに設定される。この微小電流Ｉoff1，Ｉoff2は、入力電流Ｉin1，Ｉin2が安定した後にオフされるように構成してもよい。

以下、本実施例の高周波電力増幅回路の作用を、図１３に示す従来のカレントミラー・バイアス方式の高周波電力増幅回路と比較しながら詳しく説明する。
図１３の高周波電力増幅回路は、ＥＤＧＥ（Enhanced Data Rates for GSM Evolution）モードかＧＳＭ（Global System for Mobile Communication）モードかを示す制御信号ＭＯＤＥによりスイッチＳＷ１を切り替えてバイアス電流Ｉinを抵抗Ｒ１１またはＲ１２に流し、ＥＤＧＥモードとＧＳＭモードとで上段のＦＥＴと下段のＦＥＴのゲート電位差を異ならせるとともに、スイッチＳＷ２を切り替えてＧＳＭモードでは出力電力制御電圧Ｖapcに応じてバイアス電流Ｉinを変化させ、ＥＤＧＥモードでは固定バイアス電圧Ｖbiasに応じた一定のバイアス電流Ｉinを流し、抵抗Ｒ１１またはＲ１２で生じた電位差で上段のＦＥＴと下段のＦＥＴに所望のバイアスを与えるように制御するものである。

抵抗Ｒ１１,Ｒ１２はＲ１１>Ｒ１２とすることにより、Ｒ１１にバイアス電流Ｉinが流されるＧＳＭモードの際に増幅用ＦＥＴ Ｑｂに充分な電流Ｉoutを流すことができるゲート電位Ｖgsb2を生じさせるように設定し、ＥＤＧＥモードの際には、ＧＳＭモードよりもゲート電位Ｖｇｓｂ２を落として所望のゲインが得られるような構成とされる。ＧＳＭモードの場合の動作はシングルゲートの場合とほぼ同様であるため説明を省略し、以下、ＥＤＧＥモードにおける増幅回路の動作について詳細に説明する。

まず、増幅用ＦＥＴ Ｑｂ１，Ｑｂ２に着目した場合、上段側のＦＥＴ Ｑｂ２のゲート電位Ｖgsb2を調整することは、Ｑｂ１，Ｑｂ２の最大電流を制御することと等価であり、Ｖgsb2をある値に設定したときの下段のＦＥＴ Ｑｂ１のゲート電位Ｖgsb1とＱｂ１，Ｑｂ２のドレイン電流Ｉdsとの関係は図１４のようになる。また、下段のＦＥＴ Ｑｂ１のｇｍとドレイン電流Ｉdsとの関係を図示すると図１５のようになる。

このグラフから、直列形態のＦＥＴ Ｑｂ１，Ｑｂ２の電流Ｉdsとゲート電位Ｖgsb2を調整すれば、いかようにもｇｍを調整できることが分かる。また、小信号レベルの高周波が入力される初段増幅回路のゲインは増幅用ＦＥＴのｇｍと強い相関があるため、増幅用ＦＥＴのｇｍを調整すれば、所望のゲイン調整を行うことができる。更に、電流Ｉdsとゲート電位Ｖgsb2を調整することは、ｇｍの飽和点を調整するのと同等であり、所望の電流ポイントにてＱｂ１をＡ級動作をさせることができ、波形の歪みを小さくする観点や効率を向上させる観点からも非常に有効であることが分かる。

なお、以上のことは増幅用素子が図１３のような２個の直列形態のＦＥＴ Ｑｂ１，Ｑｂ２からなる場合に限らず、増幅用素子が１つのチャネルに対して２個のゲート電極がチャネル方向に並んで配置されてなる狭義のデュアルゲートのＦＥＴである場合にも言えることである。そこで、以下、狭義のデュアルゲートのＦＥＴと、２個のＦＥＴ Ｑｂ１，Ｑｂ２が直列形態に接続されたものを含めてデュアルゲートＦＥＴと称して説明する。

増幅用ＦＥＴにかかるデュアルゲートＦＥＴを用いカレントミラー方式でバイアスを与える図１３の増幅回路においては、温度変動によってデュアルゲートＦＥＴのしきい値電圧Ｖthが変化しても、入力電流Ｉinで一義的に出力電流Ｉout(アイドル電流Ｉdle)を設定することができる。また、抵抗Ｒ１１，Ｒ１２として外付け抵抗を用いその抵抗値を調整することにより、デュアルゲートＦＥＴのゲート端子に印加される電圧を調整して、所望の動作点(ｇｍ)で動作し所望のゲインが得られるように設定することができ、これによって初段増幅部の特性を向上させることができるようになっている。

ところが、図１３の増幅回路においては、製造ばらつき（チャネル部の不純物濃度）によりデュアルゲートＦＥＴのしきい値電圧Ｖthがばらついた場合、Ｉds-ｇｍ特性は、図１６のように変化する。このグラフから分かるように、Ｖthがばらつくと電流ポイントが一定でもｇｍが変化してしまい、ゲインのばらつきを招いてしまう。

一方、ｇｍの最大点はシングルゲートと同様に最大電流(Ｉdsmax)とｇｍ最大時の電流（Ｉdle）との比が重要である。つまり、Ｉdsmaxを決めるのは第２ゲートの電位Ｖgsb2、Ｉdleを決めるのは第１ゲートの電位Ｖgsb1であることから、結局ｇｍにとってはＶgsb1とＶgsb2の比が重要である。Ｖgsb1とＶgsb2の比を用いることでｇｍは以下のように記述できる。

まず、デュアルゲートのＦＥＴ Ｑｂ１，Ｑｂ２のしきい値電圧をＶth1，Ｖth2、また、ΔＶgsb1＝Ｖgsb2−Ｖth2、ΔＶgsb2＝Ｖgsb2−Ｖth2とおくと、Ｖth1≒Ｖth2の関係にあり、実際に電流を決めるのは、ΔＶgsb1とΔＶgsb2であるので、Ｖthにて正規化つまりＶth1＝Ｖth2＝０とおくと、次式が導き出される。
ｇｍ?Ｉdle：Ｉdsmax＝Ｖgsb1：Ｖgsb2＝ΔＶgsb1：ΔＶgsb2
故に、ｇｍを一定にするには、正規化された各ゲート電位の比が重要であるといえる。

前記の前提条件を考慮して、図１３の回路でＶthのばらつきを考えた場合、カレントミラー回路により規定電流ポイントはチップのばらつきに依存せず安定となるが、ΔVgsb2とΔVgsb1の比を生成するΔVgsa2，ΔVgsa1は、Ｒ３・Ｉinが一定であるため、差分は同じつまりΔVgsa2−ΔVgsa1＝ΔVgsb2−ΔVgsb1であるが、比率は(式3)であらわされるとおり、Vtha1に依存し一定にならない。
ΔVgsb2／ΔVgsb1＝（Ｖgsb2−Ｖthb2）／（Ｖgsb1−Ｖthb1） ……式(1-1)
ΔVgsa2／ΔVgsa1＝（Ｖgsa2−Ｖtha2）／（Ｖgsa1−Ｖtha1） ……式(1-2)

ここで、Ｑａ１，Ｑａ２，Ｑｂ１，Ｑｂ２は同一特性で同一サイズの素子であることから、Ｖtha1≒Ｖtha2≒Ｖthb1≒Ｖthb2とみなすことができる。これを前提条件とすると、上式は、
ΔVgsb2／ΔVgsb1≒ΔVgsa2／ΔVgsa1
＝Vgsa2／Vgsa1＝１＋Ｒ３・Ｉin／Ｖdsa ……式（２）
と変形することができる。そして、Ｑａ１のゲートとＱａ2のドレインは結合されていることから、Ｖdsa＝Ｖgsa1，Ｖgsa1∝Ｖtha1の関係が成り立つ。これより、次式
ΔVgsb2／ΔVgsb1∝（１＋Ｒ３・Ｉin／Ｖtha１） ……式（３）
が得られる。

従って、ΔVgsb2／ΔVgsb1は、Vtha1のばらつきに依存してばらついてしまうため、Ｑｂ側の動作点は変動し、所望の動作点を得られず高周波電力増幅回路のゲイン及び増幅特性を変動させてしまうという問題がある。

また、図１３の増幅回路においては、高周波電力増幅特性を向上させるため、増幅用素子としてチャネル長Ｌｇを微細化したＦＥＴ（Ｌｇ＝０．３μｍ）を下側ＦＥＴ Ｑｂ１に用いたとすると、図１２から分かるように、プロセスのばらつきでゲート長がばらつくと、しきい値電圧Ｖthとチャネル変調係数λもばらつくことになる。そのため、増幅用ＦＥＴ Ｑｂ１のドレイン・ソース間電圧をＶdsｂ１、バイアス用ＦＥＴ Ｑａ１のドレイン・ソース間電圧をＶdsa1、Ｑａ１のゲート幅をＷｇa、Ｑｂ１のゲート幅をＷｇbとおくと、Ｑa１の電流ＩinとＱｂ１の電流Ｉoutとは、次式
Ｉout＝（Ｗｇb／Ｗｇa）・｛（１＋λＶdsb1）／（１＋λＶdsa1）｝・Ｉin ……式（４）
で表わされるような関係になる。なお、式（４）においては、Ｖdsa1≒Ｖgsa1であるが、Ｖdsb1≠Ｖgsb1つまりＶdsa1≠Ｖdsb1であり、共にしきい値電圧Ｖthのばらつきの影響を受ける。また、チャネル長変調係数λもチップごとにばらつく。これより、入力電流Ｉinと出力電流Ｉoutの比は、Ｑｂ１，Ｑａ１のゲート幅の比Ｗｇb／Ｗｇaのみならずチャネル変調係数λ及びVthにも依存して変動し、結果として電流ポイントが不安定となることが分かる。

以上のことから、図１３の増幅回路においては、短チャネル効果の生じない領域では、チャネル部の不純物濃度等のしきい値電圧Ｖthのばらつきの影響を受けてｇｍ飽和点が変動し、短チャネル効果の発生する領域では、更に電流ポイント（Ｉdle）までもが変動し、結果として、所望の安定した動作点が得られなくなり、素子特性ばらつきに依存した不安定な高周波電力増幅特性となってしまう。

したがって、図１３の高周波電力増幅回路においては、増幅特性の安定化の為に、定電流回路を構成する抵抗Ｒ１の定数等を微調整して所望の電流ポイントが得られるよう設定し、且つ、抵抗Ｒ１２の定数等を微調整して、所望のゲート電圧比が得られるよう設定するといった煩雑なチューニングが必要であり、コストアップを招くという不具合がある。

一方、本実施例（図１）の高周波電力増幅回路においては、Ｑｃ，Ｑｄ１，Ｑｄ２からなる定電流回路において、Ｑｃに流れる電流をＩin０、ＱｃとＱｄ１，Ｑｄ２のゲート幅Ｗｇc，Ｗｇd1，Ｗｇd2とおくと、Ｑａ１，Ｑａ２に流される電流Ｉin1，Ｉin2は、
Ｉin1＝（Ｗｇd1／Ｗｇc）・Ｉin０ ……式(5-1）
Ｉin2＝（Ｗｇd2／Ｗｇc）・Ｉin０ ……式(5-2）
で表わされるように、ゲート幅の比に応じた電流となる。

そして、この電流Ｉin1，Ｉin2がバイアス用ＦＥＴ Ｑａ１，Ｑａ２に流されると、Ｑ１のゲート・ソース間に、次式で表わされるような電圧Ｖref1，Ｖref2が発生する。
Ｖref1＝Ｖgsa1＝√（Ｉin1／Ｋa1）＋Ｖtha1 ……式(6-1)
Ｖref2＝Ｖgsa2＝√（Ｉin2／Ｋa2）＋Ｖtha2 ……式(6-2)

ここで、Ｋa1，Ｋa2はプロセス定数Ｋ０を用いてＫa1＝Ｋ０（Ｗga1／Ｌga1），Ｋa2＝Ｋ０（Ｗga2／Ｌga2）で表わされる定数である。本実施例においては、ＦＥＴ Ｑａ１，Ｑａ２は同一チップ上に形成される同一の素子であるため、上式においては、Ｋa1＝Ｋa2，Ｖtha1＝Ｖtha2が成り立つ。そこで、それらの値をＫ，Ｖthとおくと、上式は、
Ｖref1＝Ｖgsa1＝√（Ｉin1／Ｋ）＋Ｖth ……式(7-1)
Ｖref2＝Ｖgsa2＝√（Ｉin2／Ｋ）＋Ｖth ……式(7-2)
となる。ここで、ΔＶgsa1＝Ｖgsa1−Ｖth、ΔＶgsa２＝Ｖgsa2−Ｖthとおくと、
ΔＶgsa2／ΔＶgsa1＝√（Ｉin2／Ｋ）／√（Ｉin1／Ｋ）＝√（Ｉin2／Ｉin1）
……式（８）
となる。

ＦＥＴ Ｑａ１，Ｑａ２，Ｑｂ１，Ｑｂ２は同一特性の素子であることから、
ΔＶgsb2／ΔＶgsb1＝ΔＶgsa2／ΔＶgsa1
であり、この式と上式（８）と式(5-1)，(5-2)とから、
ΔＶgsb2／ΔＶgsb1＝√（Ｗｇd1／Ｗｇd2）
となる。この式から、増幅用ＦＥＴ Ｑｂ１，Ｑｂ２のゲート電圧ΔＶgsb1（＝Ｖgsb1−Ｖth）とΔＶgsb2（＝Ｖgsb2−Ｖth）の比は、ＦＥＴ Ｑｄ１，Ｑｄ２のゲート幅の比の平方根で設定されることが分かる。

実施例の増幅回路においては、ＦＥＴ Ｑａ１，Ｑａ２で発生したドレイン電圧Ｖgsa1, Ｖgsa2が基準電圧Ｖref1，Ｖref2としてオペアンプＡＭＰ１，ＡＭＰ２を通じて増幅用ＦＥＴ Ｑｂ１，Ｑｂ２及びＱｇ１，Ｑｇ２のゲートに供給され、これらを駆動する。これに応じてＱｂ１，Ｑｂ２にはIoutが流れ、模擬用ＦＥＴ Ｑｇ１，Ｑｇ２には次式（９)の模擬電流Ｉdetが流れる。
Ｉdet＝（Ｗｇｇ／Ｗｇｂ）・｛（１＋λＶdsｇ）／（１＋λＶdd）｝・Ｉout
……式（９）

上式において、Ｗｇｇは増幅用ＦＥＴ Ｑｂ１，Ｑｂ２のゲート幅、Ｗｇｇは模擬用ＦＥＴ Ｑｇ１，Ｑｇ２のゲート幅、λはチャネル長変調係数、Ｖddは電源電圧である。

式（９）において、Ｖddは一定であり、ＶdsｇもＶddからＱfのＶf分降下した電位で一定となることから、模擬電流Ｉdetはλに依存して変動する。そして、この模擬電流Ｉdetは、Ｑf，Ｑe1,Ｑe2のカレントミラー回路を通じて所望のΔＶgsb2：ΔＶgsb1の比を保った電流として帰還され、Ｑa1',Ｑa2'に次式（10-1)，(10-2)で示すＩret1，Ｉret2が流入する。
Ｉret1＝（Ｗｇe1／Ｗｇf）・Ｉdet ……式(10-1）
Ｉret2＝（Ｗｇe2／Ｗｇf）・Ｉdet ……式(10-2）

電源電圧Ｖddが、ＦＥＴ Ｑa1',Ｑa2'が飽和領域で動作することができるほど充分に高ければ、帰還電流Ｉret1，Ｉret2がＦＥＴ Ｑa1',Ｑa2'に流されると、Ｑa1',Ｑa2'のドレイン端子には、次式
Ｖgsa1'＝Ｖret1＝√{（Ｉret1＋Ｉoff1）／Ｋa1'}＋Ｖtha1' ……（11-1）
Ｖgsa2'＝Ｖret2＝√{（Ｉret2＋Ｉoff2）／Ｋa2'}＋Ｖtha2' ……（11-2）
で表わされる電圧Ｖret1，Ｖret2が発生する。

Ｋa1'，Ｋa2'はプロセス定数Ｋ０を用いてＫa1'＝Ｋ０（Ｗga1'／Ｌga1'），Ｋa2'＝Ｋ０（Ｗga2'／Ｌga2'）で表わされる定数であり、Ｑa1',Ｑa2'は同一特性の素子であるためＫa1'＝Ｋa2'，Ｖtha1'＝Ｖtha2'が成立するとともに、Ｉoff1，Ｉoff2はＩret1，Ｉret2に比べて充分に小さく無視できるため、式（11-1,2）は、Ｋa1，Ｋa2をＫ、Ｖtha1，Ｖtha2をＶthとおくと、次式
Ｖgsa1'＝Ｖret1＝√（Ｉret1／Ｋ）＋Ｖth ……（12-1）
Ｖgsa2'＝Ｖret2＝√（Ｉret2／Ｋ）＋Ｖth ……（12-2）
のようになる。

ここで、Ｖgsa1'−ＶthをΔＶgsa1'、Ｖgsa2'−ＶthをΔＶgsa2'とおくと、
ΔＶgsa2'／ΔＶgsa1'＝√（Ｉret2／Ｋ）／√（Ｉret1／Ｋ）
＝√（Ｉret2／Ｉret1） ……式（１３）
となる。

ＦＥＴ Ｑａ１'，Ｑａ２'，Ｑｂ１，Ｑｂ２は同一特性の素子であることから、
ΔＶgsb2／ΔＶgsb1＝ΔＶgsa2'／ΔＶgsa1'
であり、この式と上式（１３）と式（10-1），（10-2）とから、
ΔＶgsb2／ΔＶgsb1＝√（Ｗｇe1／Ｗｇe2）
となる。この式から、増幅用ＦＥＴ Ｑｂ１，Ｑｂ２のゲート電圧ΔＶgsb1（＝Ｖgsb1−Ｖth）とΔＶgsb2（＝Ｖgsb2−Ｖth）の比は、ＦＥＴ Ｑｅ１，Ｑｅ２のゲート幅の比の平方根で設定されることが分かる。従って、Ｑｅ１，Ｑｅ２のゲート幅の比とＱｄ１，Ｑｄ２のゲート幅の比とを一致させておけば、短チャネル効果の生じる領域においても電力増幅用ＦＥＴのバイアス比ΔVgsb2/ΔVgsb1が崩れることはない。そこで、この実施例では、前述したようにそれぞれの比を例えば１：２のように設定している。

この実施例の高周波電力増幅回路においては、帰還電流Ｉret1，Ｉret2によりＦＥＴ Ｑａ１'，Ｑａ２'で生成された電圧Ｖret1，Ｖret2とＦＥＴ Ｑａ１，Ｑａ２のドレインに発生する前記基準電圧Ｖref1，Ｖref2が差動アンプＡＭＰ１，ＡＭＰ２に入力され、Ｖret1，Ｖret2を基準電圧Ｖref1，Ｖref2に一致させるようにフィードバックがかかる。そのため、Ｑｂ１，Ｑｇ１のゲート長が短く設定され、短チャネル効果でチャネル変調係数λがゲート長のばらつきでばらついて、Ｑｂ１の電流Ｉoutが所望の値がずれたとしても、Ｑｇ１の電流Ｉdetが同じようにずれ、それを補正するような電圧が差動アンプＡＭＰ１，ＡＭＰ２からＦＥＴ Ｑｂ１とＱｇ１，Ｑｂ２とＱｇ２のゲートに印加される。その結果、増幅用ＦＥＴ Ｑｂ１が増幅特性の向上のため短チャネル化されたとしても、素子ばらつきに依存しないアイドル電流ＩoutをＱｂ１に流すことができるようになる。そして、そのときの増幅用ＦＥＴ Ｑｂ１に流れる電流Ｉoutと模擬用ＦＥＴ Ｑｇ１に流れる電流Ｉdetとの間には、次式
Ｉdet／Ｉout＝Ｗｇｇ／Ｗｇｂ
で示されるような関係が成り立ち、Ｑｂ１，Ｑｇ１にはゲート幅の比Ｗｇｇ／Ｗｇｂに応じた電流が流れる。

Ｉｄｅｔは、Ｑｇ１,Ｑｇ２,Ｑａ１，Ｑａ２，Ｑａ１',Ｑａ２'が全て同一特性、同一サイズで且つ、ＱｃとＱｆ,Ｑｄ１とＱｅ１,Ｑｄ２とＱｅ２が同一特性、同一サイズであることから、Ｉｉｎ０で一義的に決まり、上式は下式へと導くことができる。
Ｉｏｕｔ＝（Ｗｇｂ/Ｗｇｇ）・Ｉｉｎ０
故に、Ｉｏｕｔの電流はＩｉｎ０で一義的に決まるため、一定値を保持できる。

また、短チャネル効果によってＶｔｈが変動した場合にも、ΔＶｇｓｂ２/ΔＶｇｓｂ１の比を、Ｗｇｄ１：Ｗｇｄ２＝Ｗｇｅ１：Ｗｇｅ２の関係から一定値を保持できる。

ここで、本実施例の高周波電力増幅回路における素子の特性とサイズについて整理する。なお、以下に説明するＦＥＴ以外のＦＥＴ（Ｑｃ，Ｑｄ，Ｑｅ，ＱｆおよびアンプＡＭＰ１，ＡＭＰ２を構成するＦＥＴ）に関しては、通常のＣＭＯＳプロセスで形成される素子が用いられる。また、ゲート長に関しても、これらのＦＥＴＱｅ，Ｑｆ等において短チャネル効果が生じると、目的とするフィードバック制御そのものが破綻するので、０．５μｍ以上（実施例では２μｍ）とされる。

本実施例の高周波電力増幅回路では、模擬用ＦＥＴ Ｑｇ１は増幅用ＦＥＴ Ｑｂ１の出力電流Ｉoutを模擬するために設けられるため、Ｑｂ１と同一のプロセスで形成され、Ｑｂ１と同じ短チャネル効果の生じるようにゲート長もＱｂ１と同一（０．３μｍ）とされる。ＦＥＴ Ｑｇ１のゲート幅は、Ｑｂ１と同じでは消費電流が多くなりすぎるので所望の電流値となるように、Ｑｂ１のゲート幅よりも充分に小さな例えば数１０μｍまたは百数１０μｍ程度が選択される。

ＦＥＴ Ｑａ１，Ｑａ２のドレインに生じる電圧Ｖref1，Ｖref2とＦＥＴ Ｑａ１'，Ｑａ２'のドレインに生じる電圧Ｖret1，Ｖret2が差動アンプＡＭＰ１，ＡＭＰ２の差動入力とされ、Ｖref1，Ｖref2を基準として増幅用ＦＥＴ Ｑｂ１，Ｑｂ２にて所望の出力電流Ｉoutを流すためのゲート電圧Ｖｂ１，Ｖｂ２を発生することから、Ｑａ１，Ｑａ２，Ｑａ１'，Ｑａ２'は短チャネル効果の生じないゲート長とする必要がある。そのようなゲート長としては例えば０．５μｍのような値が考えられる。また、Ｑａ１，Ｑａ２，Ｑａ１'，Ｑａ２'のゲート幅は、出力電流Ｉoutの制御性を考慮して決定する。そのようなゲート幅としては例えば１００〜２００μｍのような値が考えられる。

さらに、本実施例では、ＦＥＴ Ｑａ１，Ｑａ２，Ｑａ１'，Ｑａ２'は増幅用ＦＥＴ Ｑｂ１と同一プロセスにより形成される素子（パワーＭＯＳ）が用いられているが、標準のＮチャネルＭＯＳＦＥＴで構成しても良い。ただし、標準のＮチャネルＭＯＳＦＥＴで構成する場合、そのゲート長がパワーＭＯＳに比べて大きくなるため、所望の電流を流すにはゲート幅をパワーＭＯＳで構成する場合よりも大きく設計しなければならないので、低消費電力化およびチップ面積低減の観点からは実施例のようにパワーＭＯＳで構成するのが望ましい。

図２には、本実施例の高周波電力増幅回路と図１３の従来回路において、増幅用ＦＥＴ Ｑｂ１としてゲート長の短いＦＥＴを使用して短チャネル効果でしきい値電圧Ｖthとチャネル変調係数λがばらついた場合におけるバイアス電流（入力電流）Ｉinとアイドル電流Ｉoutとの関係を示す。図２においては、本実施例の高周波電力増幅回路の特性が実線で、図１３の従来の高周波電力増幅回路の特性が破線で、それぞれ示されている。図２より、本実施例の高周波電力増幅回路の方が、入出力電流特性の直線性が良好であることが分かる。

図３には、本実施例の高周波電力増幅回路と図１３の従来回路において、増幅用ＦＥＴ Ｑｂ１としてゲート長の短いＦＥＴを使用して短チャネル効果でしきい値電圧Ｖthがばらついた場合、または短チャネル効果の生じない領域でチャネル部の不純物濃度等のばらつきによりVthがばらついた場合、及びその双方の相乗効果でVthがばらついた場合におけるバイアス電流（入力電流）Ｉinとデュアルゲートの増幅用ＦＥＴ Ｑｂ１，Ｑｂ２の第１ゲートと第２ゲートのバイアス比√(ΔＶgsb2／ΔＶgsb1)との関係を示す。図４においては、本実施例の高周波電力増幅回路の特性が実線で、図１３の従来の高周波電力増幅回路の特性が破線で、それぞれ示されている。

図３より、従来の高周波電力増幅回路においては、入力電流Ｉinが大きくなるほどバイアス比が大きくなるとともに、しきい値電圧Ｖthがばらつくとそれに応じてバイアス比の傾きも変わってしまうが、本実施例の高周波電力増幅回路においては、入力電流Ｉinの大小にかかわらずバイアス比が一定であり、しかもしきい値電圧Ｖthがばらついてもバイアス比は変わらないことが分かる。

なお、図１の実施例の高周波電力増幅回路は、パワー制御端子を持たないバイアス固定の高周波電力増幅回路であるので、パワー制御は例えば外部端子Ｐ２よりも前段の回路において増幅用ＦＥＴ Ｑｂ１のゲート端子に入力される高周波信号ＲＦinの振幅を出力電力制御電圧Ｖapcに応じて変化させるようなバイアス固定・入力可変方式で出力電力を制御するようにしたシステムに利用すると有効である。かかるシステムとしては、例えばＥＤＧＥ（Enhanced Data Rates for GSM Evolution）方式やＷＣＤＭＡ（Wide-band Code Division Multiple Access）方式の通信が可能な携帯電話機がある。

次に、本発明に係る高周波電力増幅回路の第２の実施例を、図４を用いて説明する。図１の実施例の高周波電力増幅回路との違いは、増幅用トランジスタおよび電流模擬用トランジスタとして直列形態の２個のＦＥＴ Ｑｂ１，Ｑｂ２およびＱｇ１，Ｑｇ２の代わりにデュアルゲートのＦＥＴ ＱｂとＱｇを使用している点と、ＧＳＭ方式とＥＤＧＥ方式のいずれの通信もサポートするシステムに適用できるように構成されている点にある。

ＧＳＭ方式の携帯電話機においては、高周波電力増幅回路の出力電力が出力電力制御電圧Ｖapcによって制御されるように構成される。ＥＤＧＥモードにおいては、前記実施例のようにバイアス固定・入力可変方式で出力電力の制御を行なうことにより出力電力制御における直線性を向上させることができる。本実施例の高周波電力増幅回路は、かかるＥＤＧＥモードのバイアス固定・入力可変の出力電力制御とＧＳＭモードにおける入力固定・バイアス可変の出力電力制御のいずれをも可能にした実施例である。

そのため、この実施例では、基準バイアス回路１１のＦＥＴ Ｑｃと外付け抵抗Ｒ３が接続される外部端子Ｐ３との間に接続された電圧−電流変換用ＦＥＴ Ｑｈと、該ＦＥＴ Ｑｈのゲート端子に対して、ＧＳＭモードで外部から供給される出力電力制御電圧ＶapcまたはＥＤＧＥモードで外部から供給される固定バイアス電圧Ｖbiasのいずれかを選択的に供給するための切替えスイッチＳＷ２と、外部から出力電力制御電圧Ｖapcを供給するための外部端子Ｐ４と、外部から固定バイアス電圧Ｖbiasを供給するための外部端子Ｐ５と、上記切替えスイッチＳＷ２を切替え制御するモード信号ＭＯＤＥを印加するための外部端子Ｐ６とが設けられている。ＧＳＭモードでは、出力電力制御電圧Ｖapcに応じてＦＥＴ Ｑｃ，Ｑｈの電流Ｉin0を変化させることによって基準バイアス回路１１からＦＥＴ Ｑａ１，Ｑａ２に流す基準電流Ｉin1，Ｉin2を変化させ、これよって増幅用ＦＥＴ Ｑｂ１，Ｑｂ２に流されるアイドル電流Ｉoutを変化させるように構成される。

なお、切替えスイッチＳＷ２と電圧−電流変換用ＦＥＴ Ｑｈのゲート端子との間には、出力電力制御電圧Ｖapcと電流Ｉin1，Ｉin2との直線性を向上させるため適当な電圧変換回路を設けるようにしても良い。

図５には、ＧＳＭモードにおける基準バイアス回路１１の入出力特性すなわち出力電力制御電圧ＶapcとＦＥＴ Ｑａ１に流される電流Ｉin1（Ｉin2）との関係が示されている。図５に示されているように、本実施例では、電流Ｉin1は出力電力制御電圧Ｖapcに応じてある電圧（開始ポイント）Ｖｓｐからほぼ直線的に増加するようにされる。また、基準バイアス回路１１は、外付け抵抗Ｒ１の抵抗値によって電流Ｉinが増加し始める開始ポイントＶｓｐが決定される。

図６は、本発明に係る高周波電力増幅回路の第３の実施例を示す。
この実施例は、図１の実施例の高周波電力増幅回路の増幅用トランジスタＱｂ１，Ｑｂ２と模擬用トランジスタＱｇ１，Ｑｇ２を、ＦＥＴの代わりにバイポーラ・トランジスタで構成するとともに、回路全体を２つの半導体チップで構成したものである。また、電流−電圧変換用のトランジスタＱａ１，Ｑａ１'，Ｑａ２，Ｑａ２'もＦＥＴの代わりにバイポーラ・トランジスタで構成している。

バイポーラ・トランジスタではＦＥＴにおけるような短チャネル効果はないが、高周波電力増幅特性を向上させるために増幅用トランジスタＱｂ１としてベースの厚みを薄くしたバイポーラ・トランジスタを用いると、ベース・エミッタ間電圧を一定に保ってもコレクタ・エミッタ間電圧が増加するに従って実効ベース幅が減少してコレクタ電流が増加するというアーリー効果が現われる。そのため、製造ばらつきで増幅用トランジスタＱｂ１のベースの厚みがチップ毎にばらついてしまうと、アーリー効果の影響でベースのバイアス点がチップ毎にばらついて高周波電力増幅特性の安定性が図れなくなるおそれがある。

そこで、本実施例では、図１の実施例と同様に、ダイオード接続のトランジスタＱａ１，Ｑａ２で基準となる電圧Ｖref1，Ｖref2を発生する基準バイアス回路１１と、増幅用トランジスタＱｂ１，Ｑｂ２と同一の特性を有し比例した電流が流れる模擬用トランジスタＱｇ１，Ｑｇ２を含む電流模擬回路１２と、検出された電流を電圧に変換して上記基準電圧Ｖref1，Ｖref2と比較して増幅用トランジスタＱｂ１，Ｑｂ２のベース厚のばらつきで生じる電流のずれを補正するようなバイアス電圧を生成する補正回路１３とを設けている。これにより、増幅用トランジスタＱｂ１，Ｑｂ２としてバイポーラ・トランジスタを使用し、高周波電力増幅特性を向上させるために増幅用トランジスタＱｂ１，Ｑｂ２のベース厚を薄くしたとしても、アーリー効果により生じるベースバイアス点のばらつき、及びアーリ効果以外の他の要因(チャネル部の不純物濃度等)で生じるVthばらつきからなるベースバイアス点のばらつきを小さくし、高周波電力増幅特性の安定性を向上させることができる。

また、本実施例においても、バイポーラ・トランジスタからなる増幅用トランジスタＱｂ１，Ｑｂ２と模擬用トランジスタＱｇ１，Ｑｇ２が、ＦＥＴ Ｑｃ〜Ｑｆが形成されたバイアス制御用半導体チップ１１０とは別個の半導体チップ１２０上に形成されているため、２つの半導体チップをそれぞれ別個の最適なプロセスにより形成することで、１つの半導体チップ上に形成する場合に比べてプロセスを簡略化することができる。そのため、チップコストを下げることができるという利点がある。なお、本実施例で用いるバイポーラ・トランジスタは、シリコンチップ上に形成されたものでもよいが、増幅特性の優れたヘテロ接合バイポーラ・トランジスタを用いるのが望ましい。

また、図６には、増幅用トランジスタと模擬用トランジスタとして２個のバイポーラ・トランジスタが直列形態に接続されたものが示されているが、横型バイポーラ・トランジスタでは１つのコレクタ領域と１つのエミッタ領域との間に２つのベース領域が形成されたもの、縦型バイポーラ・トランジスタでは１つのコレクタ領域内に２重構造のベース領域が形成され内側のベース領域内にエミッタ領域が形成されたもの（狭義のデュアルベース・トランジスタ）を、増幅用トランジスタと模擬用トランジスタとして使用することも可能である。本明細書では、かかる狭義のデュアルベース・トランジスタと２個のバイポーラ・トランジスタが直列形態に接続されたものを含んでデュアルベース・トランジスタと称する。

次に、本発明に係る高周波電力増幅回路の変形例について説明する。
図７は、第１の変形例を示す。この変形例は、３段構成の高周波電力増幅回路を１つの半導体チップ上に半導体集積回路として形成するとともに、出力電力を検出するための検出回路を設けたものである。この実施例における出力電力検出回路は、最終段の増幅用ＦＥＴ Ｑｂのゲート端子に入力される電圧と同一の電圧が抵抗Ｒ６を介してゲート端子に入力されるようにされた検出用ＦＥＴ Ｑｊと、該ＦＥＴ Ｑｊに流れるドレイン電流を転写するカレントミラー回路１５と、該カレントミラー回路１５により転写された電流を電圧に変換する外付けの抵抗Ｒ７とから構成したものである。

出力電力検出用ＦＥＴ Ｑｊは増幅用ＦＥＴ Ｑｂと同一のプロセスで形成される同一のゲート長を有する同一特性の素子とされ、Ｑｂよりも小さなゲート幅を有するように形成されることで、Ｑｂの電流をゲート幅の比で比例縮小したような大きさの電流がＱｊに流れるようにされる。かかる電流検出方式の出力電力検出回路に関しては、本出願人によって幾つかの特許出願が既になされているので、詳細な動作については説明を省略する。

この実施例では、１段目の増幅段１０Ａの出力端子Ｐ１１は容量Ｃ１１およびインピーダンス整合回路ＭＮ１を介して２段目の増幅段１０Ｂの入力端子Ｐ２２に接続され、２段目の増幅段１０Ｂの出力端子Ｐ１２は容量Ｃ１２およびインピーダンス整合回路ＭＮ２を介して３段目の増幅段１０Ｃの入力端子Ｐ２３に接続される。出力電力検出回路を構成するＦＥＴ Ｑｊとカレントミラー回路１５は、３段目の増幅段１０Ｃに対応して設けられている。

この実施例の半導体集積回路１０は、直流カットの容量Ｃ１１〜Ｃ１３および外付け抵抗Ｒ１１〜Ｒ１３、インダクタＬ１〜Ｌ３、インピーダンス整合回路ＭＮ０〜ＭＮ３などと共にセラミックなどの絶縁基板上に実装されてモジュールとして構成される。インダクタＬ１〜Ｌ３やインピーダンス整合回路ＭＮ０〜ＭＮ３は、モジュールの基板上に形成されたマイクロストリップラインを用いて構成することができる。容量Ｃ１１〜Ｃ１３は、ディスクリートの部品でもよいが、モジュールの絶縁基板として複数の誘電体層を積層したものを用いる場合には、いずれかの誘電体層の表裏にそれぞれ対向するように形成された導電体層を電極とする容量であっても良い。初段の増幅段は、一例として図１の実施例のものを使用したが、図２の実施例（狭義のデュアルゲートＦＥＴ）や図６の実施例（バイポーラ・トランジスタ）のものを使用することも可能である。

この実施例の高周波電力増幅回路は、１段目と２段目と３段目の増幅段を構成するトランジスタ素子が１つの半導体チップ上に形成されているため、他の実施例に比べてモジュールを小型化することができるという利点がある。

図８は、第２の変形例を示す。この変形例は、３段構成の高周波電力増幅回路を２つの半導体チップ１１０，１２０上に半導体集積回路として形成したものである。具体的には、１段目の増幅段１０Ａと２段目の増幅段１０Ｂを第１の半導体チップ１１０上に形成し、３段目の増幅段１０Ｃを第２の半導体チップ１２０上に形成したものである。それ以外は、図７の変形例と同様である。

この実施例の高周波電力増幅回路は、１段目と２段目の増幅段を構成するＦＥＴが１つの半導体チップ１１０上に形成されているため、図７の実施例を除く他の実施例に比べてモジュールを小型化することができるという利点がある。また、小型化の点では図７の実施例に劣るが、図８の実施例では増幅用ＦＥＴ Ｑｂを１，２段目と３段目とでそれぞれ異なる特性となるように形成することで全体として図７の実施例よりも増幅特性の優れたものを実現できるという利点がある。

図９は、第３の変形例を示す。この変形例は、３段構成の高周波電力増幅回路を３つの半導体チップ上に半導体集積回路として形成したものである。具体的には、各段の電流制御回路１４を共通の電流制御回路として第１の半導体チップ１１０上に形成し、電流制御回路１４を除く１段目の増幅段１０Ａと２段目の増幅段１０Ｂを第２の半導体チップ１２０上に形成し、３段目の増幅段１０Ｃを第３の半導体チップ１３０上に形成したものである。それ以外は、図７の変形例と同様である。

この実施例の高周波電力増幅回路は、各段の電流制御回路１４が共通の電流制御回路として独立した半導体チップ１３０上に形成されているため、図８の実施例に比べて増幅段を構成するＦＥＴが形成される第２、第３の半導体チップ１１０，１２０を小型化することができるという利点がある。

図１０は、ＥＤＧＥモードにおけるバイアス固定・入力可変の出力電力制御とＧＳＭモードにおける入力固定・バイアス可変の出力電力制御のいずれをも可能にした図４の実施例の高周波電力増幅回路を使用し、かつ最終段に図７に示されているようなカレントセンス方式の出力電力検出回路を設けたものを使用した携帯電話機のような無線通信システムの構成例を示す。

図１０の無線通信システムは、ＧＳＭモードのＧＭＳＫ変調（周波数変調）やＥＤＧＥモードのＰＳＫ変調（位相変調および振幅変調）とそれらの復調を行なうことができる変復調回路や受信信号Ｒｘを増幅するロウノイズアンプＬＮＡなどを有する半導体集積回路化された高周波信号処理回路（高周波ＩＣ）２００、高周波ＩＣ２００からの送信信号Ｔｘを増幅する可変利得アンプ２１０、該可変利得アンプ２１０の出力を増幅しアンテナＡＮＴを駆動して送信を行なう前記実施例の高周波電力増幅用モジュール（ＲＦパワーモジュール）１００、送信信号に含まれる高調波成分を除去するロウパスフィルタおよび送受信切替えスイッチ、分波器などを含むフロントエンドモジュール３００、受信信号から不要波を除去する弾性表面波フィルタなどからなるバンドパスフィルタＢＰＦなどにより構成されている。

また、この実施例の無線通信システムには、高周波ＩＣ２００から出力される出力レベル指示信号ＶrampとＲＦパワーモジュール１００の出力電力検出回路で検出された検出信号Ｖsnsとの電位差に応じた電圧を出力する誤差アンプ２２０と、該誤差アンプ２２０から出力される出力電力制御電圧Ｖapcを上記可変利得アンプ２１０またはＲＦパワーモジュール１００のバイアス制御回路に選択的に供給する切替えスイッチ２３０が設けられている。

この切替えスイッチ２３０は、ＲＦパワーモジュール１００のバイアス制御回路内のスイッチＳＷ１，ＳＷ２を制御するモード制御信号ＭＯＤＥによって、ＧＳＭモードでは出力電力制御電圧Ｖapcを上記バイアス制御回路に供給し、ＥＤＧＥモードでは出力電力制御電圧Ｖapcを上記可変利得アンプ２１０に供給するように制御される。ＧＳＭモードでは、出力電力制御電圧Ｖapcが上記バイアス制御回路に供給されることにより、出力電力の検出信号Ｖsnsが出力レベル指示信号Ｖrampに一致するようにＲＦパワーモジュール１００内の増幅用ＦＥＴのバイアスを与えるフィードバック制御ループが形成され、出力電力Ｐoutが出力レベル指示信号Ｖrampに応じて変化されるように動作する。

一方、ＥＤＧＥモードでは、出力電力制御電圧Ｖapcが上記可変利得アンプ２１０に供給されるとともに、高周波ＩＣ２００からＲＦパワーモジュール１００のバイアス制御回路に対して固定レベルのバイアス電圧Ｖbiasが供給される。これにより、ＲＦパワーモジュール１００ではバイアス制御回路により増幅用ＦＥＴが一定のバイアス状態に保持され、誤差アンプ２２０から出力される出力電力制御電圧Ｖapcにより可変利得アンプ２１０のゲインが変化され、出力電力の検出信号Ｖsnsを出力レベル指示信号Ｖrampに一致させるように作用するフィードバック制御ループが形成され、出力電力Ｐoutが出力レベル指示信号Ｖrampに応じて変化されるように動作する。このとき、前記実施例のように構成された高周波電力増幅回路およびＲＦパワーモジュールを使用することにより、出力電力Ｐoutを出力レベルが低い領域から高い領域まで出力レベル指示信号Ｖrampに応じて直線的に変化させることができるようになるという利点がある。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施例では、基準バイアス回路１１を構成する電流−電圧変換用のＦＥＴ Ｑａ１，Ｑａ２と、バイアス補正回路１３を構成する電流−電圧変換用のＦＥＴ Ｑａ１'，Ｑａ２'として、ダイオード接続のトランジスタを用いているが、トランジスタの代わりに抵抗あるいはダイオードを用いるようにしても良い。その場合、それらの電流−電圧変換用の抵抗やダイオードは、精度向上の観点から外付け素子として設けるのが望ましい。

さらに、前記実施例では、増幅用トランジスタがＦＥＴまたはバイポーラ・トランジスタで構成されている場合を説明したが、増幅用トランジスタがＧａＡｓＭＥＳＦＥＴ、ＧａＡｓＨＢＴ（ヘテロ接合バイポーラ・トランジスタ）、ＳｉＧｅＨＢＴ、ＨＥＭＴ（High Electron Mobility Transistor）等他のトランジスタである場合にも、上記実施例を適用することにより同様な効果を得ることができる。また、応用システムの実施例では、ＧＳＭモードとＥＤＧＥモードの２つの変調方式による通信が可能なシステムの例を説明したが、本発明はＣＤＭＡ（Code Division Multiple Access）方式による通信が可能なシステムにも適用することができる。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話機に用いられる高周波電力増幅回路およびパワーモジュールに適用した場合について説明したが、本発明はそれに限定されるものでなく、無線ＬＡＮを構成する高周波電力増幅回路およびパワーモジュールなどに利用することができる。

本発明に係る高周波電力増幅回路の第１の実施例を示す回路構成図である。 実施例の高周波電力増幅回路と図１３の従来回路において、増幅用ＦＥＴ Ｑｂ１としてゲート長の短いＦＥＴを使用して短チャネル効果でしきい値電圧Ｖthとチャネル変調係数λがばらついた場合におけるバイアス電流（入力電流）Ｉinとアイドル電流Ｉoutとの関係を示す特性図である。 実施例の高周波電力増幅回路と図１３の従来回路において、増幅用ＦＥＴ Ｑｂ１としてゲート長の短いＦＥＴを使用して短チャネル効果でしきい値電圧Ｖthがばらついた場合、または短チャネル効果の生じない領域でチャネル部の不純物濃度等のばらつきによりVthがばらついた場合、及びその双方の相乗効果でVthがばらついた場合におけるバイアス電流（入力電流）Ｉinとデュアルゲートの増幅用ＦＥＴ Ｑｂ１，Ｑｂ２の第１ゲートと第２ゲートのバイアス比(ΔＶgsb2／ΔＶgsb1)との関係を示す特性図である。 本発明に係る高周波電力増幅回路の第２の実施例を示す回路構成図である。 第２の実施例の高周波電力増幅回路における制御電圧Ｖapcと増幅用ＦＥＴ Ｑｂに流される電流Ｉoutとの関係を示す特性図である。 本発明に係る高周波電力増幅回路の第３の実施例を示す回路構成図である。 本発明に係る高周波電力増幅回路の第１の変形例を示す回路構成図である。 本発明に係る高周波電力増幅回路の第２の変形例を示す回路構成図である。 本発明に係る高周波電力増幅回路の第３の変形例を示す回路構成図である。 実施例の高周波電力増幅回路を使用した携帯電話機のような無線通信システムの構成例を示すブロック図である。 従来の高周波電力増幅回路の一例を示す回路構成図である。 ＦＥＴのチャネルの長さを短くしたときのチャネル長と、しきい値電圧Ｖｔｈおよびチャネル長変調係数λとの関係を示すグラフである。 従来の高周波電力増幅回路の他の例を示す回路構成図である。 図１３の従来の高周波電力増幅回路において、デュアルゲートの増幅用ＦＥＴの上段のＦＥＴ Ｑｂ２のゲート電圧Ｖgsb2をある値に設定したときの下段のＦＥＴ Ｑｂ１のゲート電位Ｖgsb1とＱｂ１，Ｑｂ２のドレイン電流Ｉdsとの関係を示す特性図である。 図１３の従来の高周波電力増幅回路において、デュアルゲートの増幅用ＦＥＴの上段のＦＥＴ Ｑｂ２のゲート電圧Ｖgsb2をある値に設定したときの下段のＦＥＴ Ｑｂ１のｇｍとドレイン電流Ｉdsとの関係を示す特性図である。 図１３の従来の高周波電力増幅回路において、デュアルゲートＦＥＴのしきい値電圧Ｖthがばらついた場合のＩds-ｇｍ特性を示す特性図である。 ＦＥＴのしきい値電圧Ｖthのチャネル不純物濃度依存性を示す特性図である。

符号の説明

１１ 基準バイアス回路
１２ 電流模擬回路
１３ バイアス補正回路
１４ 電流制御回路
Ｑａ１，Ｑａ２ バイアス用トランジスタ
Ｑａ１'，Ｑａ２' 電流-電圧変換用トランジスタ
Ｑｂ１，Ｑｂ２ 増幅用トランジスタ（デュアルゲートＦＥＴ）
Ｑｃ，Ｑｄ，Ｑｅ，Ｑｆ カレントミラー回路を構成するトランジスタ（標準トランジスタ）
Ｑｇ１，Ｑｇ２ 模擬用トランジスタ（デュアルゲートＦＥＴ）
Ｒ１ 調整用抵抗（外付け抵抗）
Ｐ１〜Ｐ５ 外部端子（パッド）
Ｖapc 出力電力制御電圧
Ｖramp 出力レベル指示信号

Claims (21)

1. 高周波信号を増幅する電力増幅用素子と、所定の電流が流されることにより電流を電圧に変換する電流−電圧変換素子とを備え、該電流−電圧変換素子により生成された電圧に対応する電圧が前記電力増幅用素子の制御端子に印加されることにより前記電流−電圧変換素子に流れる電流に比例した電流が流されるようにされた高周波電力増幅回路において、
   前記電力増幅用素子は第１ゲートと第２ゲートを有するデュアルゲートの電界効果トランジスタにより構成され、前記第１ゲートと第２ゲートのバイアス電圧を独立に設定可能なバイアス制御回路を有することを特徴とする高周波電力増幅回路。
2. 前記バイアス回路は、前記デュアルゲートの増幅用トランジスタと同一のチャネル長を有し同一のプロセスで形成されたデュアルゲートの電流模擬用のトランジスタと、製造ばらつきでしきい値電圧およびチャネル長変調係数が変化しないようなチャネル長を有し前記電流模擬用トランジスタと直列に接続されたダイオード接続のトランジスタとを含み、
   該ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧と電流制御回路からの電流を電圧に変換する電流−電圧変換素子により生成された基準電圧とを比較して、前記増幅用トランジスタのアイドル電流が短チャネル効果で変化するのを抑制するようなバイアスを前記増幅用トランジスタの増幅すべき信号が入力される第１ゲートおよび電流模擬用トランジスタの対応する第１ゲートに与える第１バイアス発生回路と、
   前記ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧と電流制御回路からの電流を電圧に変換する電流−電圧変換素子により生成された基準電圧とを比較して、前記増幅用トランジスタおよび電流模擬用トランジスタの第２ゲートにバイアスを与える第２バイアス発生回路と、を備えることを特徴とする請求項１に記載の高周波電力増幅回路。
3. 前記第１バイアス回路は、前記ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧と電流制御回路からの電流を電圧に変換する第１電流−電圧変換素子により生成された第１基準電圧とを比較して電位差に応じた電圧を出力する第１差動増幅回路を備え、前記第２バイアス回路は、前記ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧と電流制御回路からの電流を電圧に変換する第２電流−電圧変換素子により生成された第２基準電圧とを比較して電位差に応じた電圧を出力する第２差動増幅回路を備え、
   前記第１差動増幅回路が前記ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧を前記第１基準電圧に一致させるように動作して、該第１差動増幅回路の出力電圧が前記増幅用トランジスタの第１ゲートに印加され、前記第２差動増幅回路が前記ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧を前記第２基準電圧に一致させるように動作して、該第２差動増幅回路の出力電圧が前記増幅用トランジスタの第２ゲートに印加されて、前記増幅用トランジスタにアイドル電流が流されることを特徴とする請求項２に記載の高周波電力増幅回路。
4. 前記電流−電圧変換素子は、ダイオード接続された電界効果トランジスタであり、該トランジスタはそのチャネル長が前記増幅用トランジスタのチャネル長よりも大きく形成されていることを特徴とする請求項２または３に記載の高周波電力増幅回路。
5. 前記電流模擬用のトランジスタと直列に接続されたダイオード接続のトランジスタは、そのチャネル長が前記電流−電圧変換用のトランジスタのチャネル長と等しいかそれよりも大きく形成されていることを特徴とする請求項４に記載の高周波電力増幅回路。
6. 前記ダイオード接続のトランジスタとカレントミラー接続された第１トランジスタおよび該第１トランジスタと直列に接続されたダイオード接続の第２トランジスタにより、前記第１差動増幅回路において前記第１基準電圧と比較される電圧が生成され、前記ダイオード接続のトランジスタとカレントミラー接続された第３トランジスタおよび該第３トランジスタと直列に接続されたダイオード接続の第４トランジスタにより、前記第２差動増幅回路において前記第２基準電圧と比較される電圧が生成されることを特徴とする請求項２〜５のいずれかに記載の高周波電力増幅回路。
7. 縦続接続された複数の増幅段を有し、各増幅段がそれぞれ高周波信号を増幅する電力増幅用素子と、所定の電流が流されることにより電流を電圧に変換する電流−電圧変換素子とを備え、該電流−電圧変換素子により生成された電圧に対応する電圧が前記電力増幅用素子の制御端子に印加されることにより前記電流−電圧変換素子に流れる電流に比例した電流が流されるようにされた高周波電力増幅回路であって、
   初段の増幅段の前記電力増幅用素子が第１ゲートと第２ゲートを有するデュアルゲートの電界効果トランジスタにより構成されていることを特徴とする請求項１〜６のいずれかに記載の高周波電力増幅回路。
8. 前記デュアルゲートの増幅用トランジスタおよび電流模擬用トランジスタは、各々２個の直列形態の電界効果トランジスタからなることを特徴とする請求項１〜７のいずれかに記載の高周波電力増幅回路。
9. 高周波信号を増幅する電力増幅用素子と、所定の電流が流されることにより電流を電圧に変換する電流−電圧変換素子とを備え、該電流−電圧変換素子により生成された電圧に対応する電圧が前記電力増幅用素子の制御端子に印加されることにより前記電流−電圧変換素子に流れる電流に比例した電流が流されるようにされた高周波電力増幅回路において、
   前記電力増幅用素子は第１ベースと第２ベースを有するデュアルベースのバイポーラ・トランジスタにより構成され、前記第１ベースと第２ベースのバイアス電圧を独立に設定可能なバイアス制御回路を有することを特徴とする高周波電力増幅回路。
10. 前記バイアス回路は、前記デュアルベースの増幅用トランジスタと同一のベース幅を有し同一のプロセスで形成されたデュアルベースの電流模擬用のトランジスタと、製造ばらつきでコレクタ・エミッタ間電圧に応じて実効ベース幅が変化することがないようなベース幅を有し前記電流模擬用トランジスタと直列に接続されたダイオード接続のトランジスタとを含み、
    該ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧と電流制御回路からの電流を電圧に変換する電流−電圧変換素子により生成された基準電圧とを比較して、前記増幅用トランジスタのアイドル電流がアーリー効果で変化するのを抑制するようなバイアスを前記増幅用トランジスタの増幅すべき信号が入力される第１ベースおよび電流模擬用トランジスタの対応する第１ベースに与える第１バイアス発生回路と、
    前記ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧と電流制御回路からの電流を電圧に変換する電流−電圧変換素子により生成された基準電圧とを比較して、前記増幅用トランジスタおよび電流模擬用トランジスタの第２ベースにバイアスを与える第２バイアス発生回路と、を備えることを特徴とする請求項９に記載の高周波電力増幅回路。
11. 前記第１バイアス回路は、前記ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧と電流制御回路からの電流を電圧に変換する第１電流−電圧変換素子により生成された第１基準電圧とを比較して電位差に応じた電圧を出力する第１差動増幅回路を備え、前記第２バイアス回路は、前記ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧と電流制御回路からの電流を電圧に変換する第２電流−電圧変換素子により生成された第２基準電圧とを比較して電位差に応じた電圧を出力する第２差動増幅回路を備え、
    前記第１差動増幅回路が前記ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧を前記第１基準電圧に一致させるように動作して、該第１差動増幅回路の出力電圧が前記増幅用トランジスタの第１ベースに印加され、前記第２差動増幅回路が前記ダイオード接続のトランジスタに流れる電流に基づいて形成された電圧を前記第２基準電圧に一致させるように動作して、該第２差動増幅回路の出力電圧が前記増幅用トランジスタの第２ベースに印加されて、前記増幅用トランジスタにアイドル電流が流されることを特徴とする請求項１０に記載の高周波電力増幅回路。
12. 前記電流−電圧変換素子は、ダイオード接続されたバイポーラ・トランジスタであり、該トランジスタはそのベース幅が前記増幅用トランジスタのベース幅よりも大きく形成されていることを特徴とする請求項１０または１１に記載の高周波電力増幅回路。
13. 前記電流模擬用のトランジスタと直列に接続されたダイオード接続のトランジスタは、そのベース幅が前記電流−電圧変換用のトランジスタのベース幅と等しいかそれよりも大きく形成されていることを特徴とする請求項１２に記載の高周波電力増幅回路。
14. 前記ダイオード接続のトランジスタとカレントミラー接続された第１トランジスタおよび該第１トランジスタと直列に接続されたダイオード接続の第２トランジスタにより、前記第１差動増幅回路において前記第１基準電圧と比較される電圧が生成され、
    前記ダイオード接続のトランジスタとカレントミラー接続された第３トランジスタおよび該第３トランジスタと直列に接続されたダイオード接続の第４トランジスタにより、前記第２差動増幅回路において前記第２基準電圧と比較される電圧が生成されることを特徴とする請求項１０〜１３のいずれかに記載の高周波電力増幅回路。
15. 縦続接続された複数の増幅段を有し、各増幅段がそれぞれ高周波信号を増幅する電力増幅用素子と、所定の電流が流されることにより電流を電圧に変換する電流−電圧変換素子とを備え、該電流−電圧変換素子により生成された電圧に対応する電圧が前記電力増幅用素子の制御端子に印加されることにより前記電流−電圧変換素子に流れる電流に比例した電流が流されるようにされた高周波電力増幅回路であって、
    初段の増幅段の前記電力増幅用素子が第１ベースと第２ベースを有するデュアルベースのバイポーラ・トランジスタにより構成されていることを特徴とする請求項９〜１４のいずれかに記載の高周波電力増幅回路。
16. 前記デュアルベースの増幅用トランジスタおよび電流模擬用トランジスタは、各々２個の直列形態のバイポーラ・トランジスタからなることを特徴とする請求項９〜１５のいずれかに記載の高周波電力増幅回路。
17. 最終段の増幅段の前記増幅用トランジスタと制御端子同士が共通接続され、前記増幅用トランジスタに流れる電流に比例した電流が流れる検出用のトランジスタをさらに備えることを特徴とする請求項８または１６に記載の高周波電力増幅回路。
18. 出力電力制御電圧が入力される外部端子を備え、前記バイアス発生回路は、前記出力電力制御電圧に応じて前記電流−電圧変換素子に流れる電流が変化され、該電流に応じて前記増幅用トランジスタのバイアス状態が変化されるように構成されていることを特徴とする請求項１〜１７のいずれかに記載の高周波電力増幅回路。
19. 前記増幅用トランジスタと前記バイアス発生回路を構成するトランジスタは、同一の半導体チップに形成されていることを特徴とする請求項１〜１８のいずれかに記載の高周波電力増幅回路。
20. 請求項１〜１８のいずれかに記載の高周波電力増幅回路が絶縁基板上に搭載されてなる高周波電力増幅用電子部品であって、前記バイアス発生回路と前記増幅用トランジスタは別個の半導体チップ上に形成され、前記バイアス発生回路が形成された第１の半導体チップと、前記増幅用トランジスタおよび前記電流模擬用トランジスタが形成された第２の半導体チップとが前記絶縁基板上に実装されてなることを特徴とする高周波電力増幅用電子部品。
21. 請求項１８に記載の高周波電力増幅回路が絶縁基板上に搭載されてなる高周波電力増幅用電子部品であって、前記出力電力制御電圧が入力される第１外部端子と、所定の固定電位が入力される第２外部端子と、前記第１外部端子または第２外部端子に入力された電圧のいずれかを選択して前記バイアス発生回路に供給可能な切替え手段と、を備え、前記切替え手段は、前記増幅用トランジスタに周波数変調された高周波信号が入力される第１モードでは前記第１外部端子に入力された電圧を選択し、前記増幅用トランジスタに位相変調および振幅変調がなされた高周波信号が入力される第２モードでは前記第２外部端子に入力された電圧を選択するように設定されることを特徴とする高周波電力増幅用電子部品。
    

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