JP2005108273A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】選択した任意のメモリブロックに対して書き込みあるいは消去に対するプロテクト機能を持たせることができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のメモリブロックから構成されるメモリセルアレイ１、インターフェイス６，７、書き込み回路２，３，４，５，８、及び読み出し回路２，３，４，５，８を備えている。上記メモリブロック中にはプロテクト・フラグが書き込まれている。読み出されたプロテクト・フラグは上記インターフェイスを介して外部へ出力可能である。上記書き込み回路は、上記インターフェイスから書き込み命令が入力された場合に、選択されたメモリブロックのプロテクト・フラグが第１の値になっているときに書き込み命令を履行し、第２の値になっているときに上記書き込み命令を履行しないことを特徴とする。
【選択図】 図１

Description

本発明は電気的に書き換え可能な不揮発性半導体記憶装置に関し、特に書き込みあるいは消去に対するメモリブロック単位でのプロテクト機能を有するフラッシュメモリに関する。

フラッシュメモリは、メモリセルトランジスタの浮遊ゲートの電荷量を変える（消去・書き込み動作）ことでそのしきい値電圧を変え、データを記憶する。例えば、負のしきい値電圧を１データ、正のしきい値電圧を０データに対応させる。

電気的にデータの書き換えが可能なＲＯＭという視点から開発されてきたフラッシュメモリは、近年ではＮＡＮＤフラッシュメモリに代表されるような磁気記憶媒体の置き換えというポジションに変わってきている。例えば、デジタル・スティール・カメラの記憶媒体としてのフラッシュメモリカードや、携帯電話でのユーザーデータの記憶素子としてのフラッシュメモリである。

ところで、情報技術の進歩に伴い、セキュリティの確保が注目されてきている。例えば、携帯電話を用いた課金入金システムが導入されると、そのシステムの基本情報の改ざん防止が課題となる。このような場合、ＮＡＮＤフラッシュメモリ内の一部のデータを改ざんできないようにする必要がある。

ＮＡＮＤフラッシュメモリでは、ページ単位（例えば５２８バイト）の読み出し・書き込みとブロック単位（複数ページで構成される）の消去が行われる。このＮＡＮＤフラッシュメモリを用いたシステム（メモリカードなど）では、ファイルデータの管理をメモリブロック単位で行うことが多い。このためＮＡＮＤフラッシュメモリシステムでは、各メモリブロック内のファイル情報を電源投入後に読み出し、キャッシュメモリなどにファイル管理テーブルを作り、ＮＡＮＤフラッシュメモリを制御することが多い。

一方、ＮＯＲフラッシュメモリでは、いまだに電気的にデータの書き換えが可能なＲＯＭというポジションが強い。書き込みあるいは消去に対するメモリブロック単位でのプロテクト機能を有するものもあるが、そのプロテクトされるブロックは事実上固定されており、磁気記憶媒体の置き換えというポジションでのプロテクト機能を有していない。

また、複数のブロック単位で書き込み禁止／許可の設定が可能な強誘電体メモリが特許文献１に記載されている。この特許文献１によれば、書き換え保護のかかったＲＯＭ部とＲＡＭ部とが自由に設定でき、システムの暴走等による誤設定が防止できる、とされている。
特開平１０−１０６２７５号公報

上記のように従来の不揮発性半導体記憶装置では、それぞれのメモリセル構造において、セキュリティの確保に対する種々の提案がされているが、チップサイズや動作速度、ユーザーの使い勝手のうえで必ずしも十分なものではなく、その改善が望まれている。

本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、チップサイズの増大やアクセス速度の低下を招くことなく、選択した任意のメモリブロックに対して書き込みあるいは消去に対するプロテクト機能を持たせることができ、ユーザーの使い勝手を向上できる不揮発性半導体記憶装置を提供することにある。

本発明の一態様によると、電気的に書き換え可能な不揮発性半導体メモリセルから構成される複数のメモリブロックと、前記複数のメモリブロックから構成されるメモリセルアレイと、外部との通信を行うインターフェイスと、前記インターフェイスに入力されるアドレスとデータ書き込み命令に従って、選択されたメモリブロックにデータを書き込むための書き込み回路と、前記インターフェイスに入力されるアドレスに従って、選択されたメモリブロックの一部に記憶されているプロテクト・フラグを読み出す読み出し回路とを備え、前記読み出し回路で読み出された前記プロテクト・フラグは、前記インターフェイスを介して外部へ出力可能であり、前記書き込み回路は、前記インターフェイスから前記書き込み命令が入力された場合に、選択されたメモリブロックの前記プロテクト・フラグが第１の値になっているときに前記書き込み命令を履行し、前記プロテクト・フラグが第２の値になっているときに前記書き込み命令を履行しない不揮発性半導体記憶装置が提供される。

そして、本発明の望ましい実施態様としては次のものがあげられる。

（１）前記プロテクト・フラグは、それぞれのメモリブロック内で複数のメモリセルに記憶され、読み出された際に多数決理論に従い間違い訂正が行われる。

（２）前記書き込み回路は、前記インターフェイスに入力されるアドレスとプロテクト・フラグ書き込み命令に従って、選択されたメモリブロックの前記一部にプロテクト・フラグを書き込む。

また、本発明の一態様によると、電気的に書き換え可能な不揮発性半導体メモリセルから構成される複数のメモリブロックと、前記複数のメモリブロックから構成されるメモリセルアレイと、外部との通信を行うインターフェイスと、前記インターフェイスに入力されるアドレスと消去命令に従って、選択されたメモリブロックのデータを消去するための消去回路と、前記インターフェイスに入力されるアドレスに従って、選択されたメモリブロックの一部に記憶されているプロテクト・フラグを読み出す読み出し回路とを備え、前記読み出し回路で読み出された前記プロテクト・フラグは、前記インターフェイスを介して外部へ出力可能であり、前記消去回路は、前記インターフェイスから前記消去命令が入力された場合に、選択されたメモリブロックの前記プロテクト・フラグが第１の値になっているときに前記消去命令を履行し、前記プロテクト・フラグが第２の値になっているときに前記消去命令を履行しない不揮発性半導体記憶装置が提供される。

さらに、本発明の望ましい実施態様としては次のものがあげられる。

（１）前記プロテクト・フラグは、それぞれのメモリブロック内で複数のメモリセルに記憶され、読み出された際に多数決理論に従い間違い訂正が行われる。

（２）さらに、前記インターフェイスに入力されるアドレスとプロテクト・フラグ書き込み命令に従って、選択されたメモリブロックの前記一部にプロテクト・フラグを書き込む書き込み回路を備える。

また、本発明の一態様によると、電気的に書き換え可能な不揮発性半導体メモリセルから構成される複数のメモリブロックと、前記複数のメモリブロックから構成されるメモリセルアレイと、外部との通信を行うインターフェイスと、前記インターフェイスに入力されるアドレスとデータ書き込み命令に従って、選択されたメモリブロックにデータを書き込み、且つ前記インターフェイスに入力されるアドレスとプロテクト・フラグ書き込み命令に従って、選択されたメモリブロックにプロテクト・フラグを書き込むための書き込み回路とを備え、前記書き込み回路は、データを選択されたブロックに書き込む前に、同一の選択されたブロックの前記プロテクト・フラグを読み出し、前記プロテクト・フラグが第１の値になっているときに前記書き込み命令を履行し、前記プロテクト・フラグが第２の値になっているときに前記書き込み命令を履行しない不揮発性半導体記憶装置が提供される。

さらに、本発明の望ましい実施態様としては次のものがあげられる。

（１）前記プロテクト・フラグは、それぞれのメモリブロック内で複数のメモリセルに記憶され、読み出された際に多数決理論に従い間違い訂正が行われる。

また、本発明の一態様によると、電気的に書き換え可能な不揮発性半導体メモリセルから構成される複数のメモリブロックと、前記複数のメモリブロックから構成されるメモリセルアレイと、外部との通信を行うインターフェイスと、前記インターフェイスに入力されるアドレスと消去命令に従って、選択されたメモリブロックのデータを消去するための消去回路と、前記インターフェイスに入力されるアドレスと消去プロテクト・フラグ書き込み命令に従って、選択されたメモリブロックに消去プロテクト・フラグを書き込むための書き込み回路とを備え、前記消去回路は、選択されたブロックのデータを消去する前に、同一の選択されたブロックの前記消去プロテクト・フラグを読み出し、前記消去プロテクト・フラグが第１の値になっているときに前記消去命令を履行し、前記プロテクト・フラグが第２の値になっているときに前記消去命令を履行しない不揮発性半導体記憶装置が提供される。

さらに、本発明の望ましい実施態様としては次のものがあげられる。

（１）前記消去プロテクト・フラグは、それぞれのメモリブロック内で複数のメモリセルに記憶され、読み出された際に多数決理論に従い間違い訂正が行われる。

（２）前記書き込み回路は、前記インターフェイスに入力されるアドレスと書き込みプロテクト・フラグ書き込み命令に従って、選択されたメモリブロックに書き込みプロテクト・フラグを書き込み、また前記消去命令が履行された後、前記書き込みプロテクト・フラグを書き戻す。

（３）前記書き込みプロテクト・フラグは、それぞれのメモリブロック内で複数のメモリセルに記憶され、読み出された際に多数決理論に従い間違い訂正が行われる。

本発明によれば、チップサイズの増大やアクセス速度の低下を招くことなく、選択した任意のメモリブロックに対して書き込みあるいは消去に対するプロテクト機能を持たせることができ、ユーザーの使い勝手を向上できる不揮発性半導体記憶装置を提供できる。

以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の実施形態に係わる不揮発性半導体記憶装置であるフラッシュメモリの構成を示すブロック図である。ここでは、ＮＡＮＤフラッシュメモリを例に取っており、プロテクト機能に関係する要部を抽出して示している。

メモリセルアレイ１は、フラッシュメモリセルがマトリクス状に配置され構成されている。メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、またメモリセルからのデータ読み出しを行うカラム制御回路２がメモリセルアレイ１に隣接して設けられている。メモリセルアレイ１のワード線を選択し、消去、書き込み、読み出しに必要な電圧を印加するためにロウ制御回路３が設けられている。また、メモリセルアレイ１のソース線を制御するソース線制御回路４とメモリセルアレイ１が形成されるｐ型ウェルを制御するＰウェル制御回路５が設けられている。

外部のホスト（表示無し）にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行うデータ入出力バッファ６が設けられる。このデータ入出力バッファ６は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取る。また、メモリセルの選択をするために、外部からのアドレスデータをカラム制御回路２やロウ制御回路３にステートマシン８を介して送る。さらに、ホストからのコマンドデータをコマンド・インターフェイス７に送る。

上記コマンド・インターフェイス７は、ホストからの制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータかコマンドデータかアドレスデータか判断し、コマンドデータであれば受け取りコマンド信号としてステートマシン８に転送する。

ステートマシン８は、フラッシュメモリ全体の管理を行うものである。ホストからのコマンドを受け、読み出し、書き込み、消去、データの入出力管理を行う。

図２は、上記メモリセルアレイ１の構成例を示す回路図である。メモリセルアレイ１は複数（１０２４個）のブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３に分割されている。ブロックは消去の最小単位である。各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３は、ブロックＢＬＯＣＫｉで代表的に示すように、８５１２個のＮＡＮＤ型メモリユニットで構成される。

この例では、各ＮＡＮＤ型メモリユニットは４つのメモリセルＭが直列に接続されて構成され、その一端は選択ゲート線ＳＧＤに繋がる選択ゲートＳを介してビット線ＢＬ（ＢＬｅ０〜ＢＬｅ４２５５，ＢＬｏ０〜ＢＬｏ４２５５）に、他端は選択ゲート線ＳＧＳに繋がる選択ゲートＳを介して共通ソース線Ｃ-sourceに接続される。各々のメモリセルＭの制御ゲートはワード線ＷＬ（ＷＬ０_ｉ〜ＷＬ３_ｉ）に繋がる。０から数えて偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏは、お互いに独立にデータの書き込みと読み出しが行われる。１本のワード線ＷＬに繋がる８５１２個のメモリセルのうち、偶数番目のビット線ＢＬｅに接続される４２５６個のメモリセルに対して同時にデータの書き込みと読み出しが行われる。各メモリセルが記憶する１ビットのデータが、４２５６個のメモリセル分となってページという単位を構成する。同様に、奇数番目のビット線ＢＬｏに接続される４２５６個のメモリセルで別の１ページが構成され、ページ内のメモリセルに対して同時にデータの書き込みと読み出しが行われる。１ページの４２５６個のメモリセルで５３２バイトの記憶容量を持つが、そのうち１バイト（５２９バイト目）は書き込みプロテクト・フラグを記憶し、さらに１バイト（５３０バイト目）は消去プロテクト・フラグを記憶するためのものである。この例では、不良カラム置き換え用のスペアが２バイト分ある。よって、論理的なページ長は５２８バイトとなっている。

図３は、メモリセルアレイ１のカラム方向の構造を示す断面図である。ｐ型基板９上にｎ型ウェル１０が形成され、その中にｐ型ウェル１１が形成される。各メモリセルＭはｎ型拡散層１２で形成されるソース／ドレインと浮遊ゲートＦＧとワード線ＷＬとなる制御ゲートＣＧで構成される。選択ゲートＳはｎ型拡散層１２で形成されるソース／ドレインと、ゲートとして働く２重構造の選択ゲート線ＳＧＤ（ＳＧＤ_０，ＳＤＧ_１，…），ＳＧＳ（ＳＧＳ_０，…）で構成される。ワード線ＷＬと選択ゲート線ＳＧＤ，ＳＧＳはロウ制御回路３に接続され制御される。

ＮＡＮＤ型メモリユニットの一端は、第１のコンタクトホールＣＢを介して第１のメタル配線層Ｍ０に接続され、さらに第２のコンタクトホールＶ１を介してビット線ＢＬとなる第２のメタル配線層Ｍ１に接続される。ビット線ＢＬはカラム制御回路２に接続される。他端は第１のコンタクトホールＣＢを介して共通ソース線Ｃ-sourceとなる第１のメタル配線層Ｍ０に接続される。共通ソース線Ｃ-sourceはソース線制御回路４に接続される。

ｎ型ウェル１０とｐ型ウェル１１は同電位とされウェル線Ｃ-p-wellを介してＰウェル制御回路５に接続される。

図４（ａ），（ｂ）は、メモリセルアレイ１のロウ方向の構造を示す断面図である。図４（ａ）はメモリセルＭに対応する断面であり、図４（ｂ）は選択ゲートＳに対応する断面である。各メモリセルＭは素子分離ＳＴＩでお互いに分離されている。トンネル酸化膜１４を介して浮遊ゲートＦＧがチャネル領域上に形成される。ワード線ＷＬ（制御ゲートＣＧ）はＯＮＯ膜１５を介して浮遊ゲートＦＧ上に積層される。

選択ゲート線ＳＧは、図４（ｂ）に見られるように２重構造となっている。メモリセルアレイ１の端あるいは一定数のビット線ごとに上下の選択ゲート線ＳＧは接続される。

図５は、上記図１に示した回路におけるカラム制御回路２の主要部分の構成を示している。同一カラム番号の偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏの２本（例えばＢＬｅ５とＢＬｏ５）ごとにデータ記憶回路１６が設けられる。いずれか１本が選択されてデータ記憶回路１６に接続され、データ書き込みあるいは読み出しのため制御される。信号ＥＶＥＮＢＬがＨレベル、信号ＯＤＤＢＬがＬレベルとなると偶数番ビット線ＢＬｅが選択され、ｎチャネルＭＯＳトランジスタＱｎ１を介してデータ記憶回路１６に接続される。信号ＥＶＥＮＢＬがＬレベル、信号ＯＤＤＢＬがＨレベルとなると奇数番ビット線ＢＬｏが選択され、ｎチャネルＭＯＳトランジスタＱｎ２を介してデータ記憶回路１６に接続される。信号ＥＶＥＮＢＬは全ての偶数番目のビット線ＢＬｅに、信号ＯＤＤＢＬは全ての奇数番目のビット線ＢＬｏに共通である。非選択のビット線ＢＬは、図示されていない回路により制御される。

上記データ記憶回路１６はバイナリデータ記憶部ＤＳを含む。このデータ記憶部ＤＳはデータ入出力線（Ｉ／Ｏ線）を介してデータ入出力バッファ６と接続され、外部から入力された書き込みデータや外部へ出力する読み出しデータを記憶する。また、書き込み後にメモリセルＭのしきい値電圧を確認する（書き込みベリファイ）時の検出結果が記憶される。

図６は、本実施形態に係わるフラッシュメモリのデータとメモリセルＭのしきい値電圧との関係を示す図である。

消去後、メモリセルＭのデータは“１”となっている。このメモリセルＭへの書き込みデータが０であれば、書き込みにより“１”の状態から“０”に移る。“１”データ書き込みの場合は、“１”のままである。しきい値電圧が０Ｖ以下であれば読み出し時に“１”とみなされ、しきい値電圧が０Ｖ以上なら読み出し時に“０”とみなされる。

下表１は、消去、書き込み、読み出し、書き込みベリファイ時の各部の電圧を示している。ここでは、書き込みと読み出し時にワード線ＷＬ１と偶数番目のビット線ＢＬｅが選択された場合を示す。

ｐ型ウェル１１を２０Ｖ〜２１Ｖの消去電圧Ｖｅｒａ、選択されたブロックの全ワード線ＷＬ０を０Ｖとすることで、メモリセルＭの浮遊ゲートＦＧから電子が放出されてしきい値電圧が負となり、“１”状態になる。ここで非選択ブロックのワード線およびビット線ＢＬなどはフローティングにされてｐ型ウェル１１との容量結合によりＶｒｅａ近くとなっている。

書き込みは、選択されたワード線ＷＬ１に１２Ｖ〜２０Ｖの書き込み電圧Ｖｐｇｍを印加して行われる。選択されたビット線ＢＬｅを０Ｖとすると、浮遊ゲートＦＧに電子が注入されしきい値電圧が上昇する（“０”書き込み）。しきい値電圧の上昇を禁止するにはビット線ＢＬｅを電源電圧Ｖｄｄ（〜３Ｖ）とする（書き込み禁止、“１”書き込み）。

一方、読み出しは、選択されたワード線ＷＬ１に読み出し電圧０Ｖを印加して行う。メモリセルＭのしきい値電圧が読み出し電圧以下なら、ビット線ＢＬｅと共通ソース線Ｃ-sourceが導通して、ビット線ＢＬｅの電位は比較的低いレベルＬとなる（“１”読み出し）。メモリセルＭのしきい値電圧が読み出し電圧以上なら、ビット線ＢＬｅと共通ソース線Ｃ-sourceが非導通で、ビット線ＢＬｅの電位は比較的高いレベルＨとなる（“０”読み出し）。

“０”状態のしきい値電圧は、読み出し電圧０Ｖに対して０．４Ｖの読み出しマージンを持たせるため０．４Ｖ以上とする。このため、“０”に書き込む場合、書き込みベリファイしてメモリセルＭのしきい値電圧が０．４Ｖに達したと検出されたら書き込み禁止してしきい値電圧の制御をする。

書き込みベリファイは、選択されたワード線ＷＬ１にベリファイ電圧０．４Ｖを印加して行う。メモリセルＭのしきい値電圧がベリファイ電圧以下なら、ビット線ＢＬｅと共通ソース線Ｃ-sourceが導通して、ビット線ＢＬｅの電位は比較的低いレベルＬとなる。メモリセルＭのしきい値電圧がベリファイ電圧以上なら、ビット線ＢＬｅと共通ソース線Ｃ-sourceが非導通で、ビット線ＢＬｅの電位は比較的高いレベルＨとなる。

図７は、ワード線ＷＬに繋がれたメモリトランジスタＭへのデータの書き込みアルゴリズムを示している。

まず、ホストからのデータ入力コマンドを受け取り、ステートマシン８にデータ入力コマンドを設定する（Ｓ１）。ホストからのアドレスデータを受け取り、ステートマシン８に書き込みページを選択するためのアドレスを設定する（Ｓ２）。この時、データ記憶部ＤＳの書き込みデータを５３２バイト全て“１”にリセットする。次に、１ページ分（５２８バイト分）の書き込みデータを受け取り、それぞれのデータ記憶部ＤＳに対応する書き込みデータを設定する（Ｓ３）。ホストが発行した書き込みコマンドを受け取りステートマシン８に書き込みコマンドを設定する（Ｓ４）。書き込みコマンドが設定されることにより、Ｓ５からＳ１６のステップが自動的に内部でステートマシン８によって起動される。

まず、選択されたブロック内の書き込みプロテクト・フラグが書き込まれるページを読み（書き込みのため選択されたページと一致しない場合もある）、１バイト分の書き込みプロテクト・フラグを読む（Ｓ５）。次に、書き込みプロテクト・フラグが立っているか否かを判断する（Ｓ６）。もし、１バイト分のメモリセルＭのデータが全て“０”であれば書き込みプロテクト・フラグが立っているとして、Ｓ８からＳ１６のステップは行わず、書き込みコマンドを履行しないで書き込みステータスをフェイルに設定して終了する（Ｓ７）。もし、１バイト分のメモリセルＭのデータが全て“１”であれば書き込みプロテクト・フラグが立っていないとして、Ｓ８からＳ１６のステップを行う。１バイト分の書き込みプロテクト・フラグに“１”と“０”が混在する場合は、“０”が４つ以上ある場合に書き込みプロテクト・フラグが立っているとする。このように多数決理論で書き込みプロテクト・フラグのデータに発生する誤りを訂正する。

書き込みプロテクト・フラグが立っていない場合には、Ｓ８からＳ１６のステップを行う。そして、書き込み電圧Ｖｐｇｍの初期値を１２Ｖに設定し、また、書き込みカウンタＰＣを０に設定する（Ｓ８）。データ記憶部ＤＳのデータが０なら書き込み制御電圧であるビット線ＢＬの電圧を０Ｖに、データ記憶部ＤＳのデータが１なら書き込み禁止であるので書き込み制御電圧であるビット線ＢＬの電圧をＶｄｄに設定する（Ｓ９）。設定された書き込み電圧Ｖｐｇｍと書き込み制御電圧を用いて１ページ分のメモリセルに対して書き込みパルスを与える書き込みステップとなる（Ｓ１０）。

次に、書き込みベリファイが起動され（Ｓ１１）、１ページ分のメモリトランジスタのうち検出結果がパスとなったメモリトランジスタに対応するデータ記憶部ＤＳのデータを０から１に変える。データ記憶部ＤＳのデータが１であるものは、その“１”を保持する。全てのデータ記憶部ＤＳのデータが１か否かを検出する（Ｓ１２）。全て１なら書き込みステータスをパスと判断し終了する（Ｓ１３）。そうでなければパスでないと判断し、書き込みカウンタＰＣを調べ（Ｓ１４）、その値が１１以上であれば正常に書き込めなかったとして、書きこみステータスをフェイルに設定して書き込み終了となる（Ｓ１５）。書き込みカウンタＰＣの値が１１より少なければ、書き込みカウンタＰＣの値を１だけ増やして、また、書き込み電圧Ｖｐｇｍの設定値を０．８Ｖ増やし（Ｓ１６）、再度ステップＳ９を経て書き込みステップＳ１０となる。

図８は、選択されたブロックへの書き込みプロテクト・フラグの書き込みアルゴリズムを示している。

まず、ホストからの書き込みプロテクトコマンドを受け取り、ステートマシン８に書き込みプロテクトコマンドを設定する（Ｓ１）。次に、ホストからのデータ入力コマンドを受け取り、ステートマシン８にデータ入力コマンドを設定する（Ｓ２）。ホストからのアドレスデータを受け取り、ステートマシン８に書き込みページを選択するためのアドレスを設定する（Ｓ３）。この時、データ記憶部ＤＳの書き込みデータを５３２バイト全て“１”にリセットする。また、書き込みプロテクト・フラグを選択されたブロックの先頭ページに書き込むため、アドレスは選択されたブロックの先頭ページのものである。書き込みプロテクトコマンドにより、入力されるページアドレスを無視して内部で自動発生させてもよい。この場合は、内部発生されるページアドレスで選択されるページに書き込みプロテクト・フラグが書き込まれる。

次に、ホストが発行した書き込みコマンドを受け取りステートマシン８に書き込みコマンドを設定する（Ｓ４）。書き込みコマンドが設定されることにより、Ｓ８からＳ１７のステップが自動的に内部でステートマシン８によって起動される。

まず、５２９バイト目の８個のデータ記憶部ＤＳに００ｈ（＝２進数で００００００００）を設定する（Ｓ１７）。これで、５２９バイト目だけに００ｈのデータが書き込まれる。

次に、Ｓ８からＳ１６のステップを行う。書き込み電圧Ｖｐｇｍの初期値を１２Ｖに設定し、また、書き込みカウンタＰＣを０に設定する（Ｓ８）。データ記憶部ＤＳのデータが０なら書き込み制御電圧であるビット線ＢＬの電圧を０Ｖに、データ記憶部ＤＳのデータが１なら書き込み禁止であるので書き込み制御電圧であるビット線ＢＬの電圧をＶｄｄに設定する（Ｓ９）。設定された書き込み電圧Ｖｐｇｍと書き込み制御電圧を用いて１ページ分のメモリセルに対して書き込みパルスを与える書き込みステップとなる（Ｓ１０）。

次に、書き込みベリファイが起動され（Ｓ１１）、１ページ分のメモリトランジスタのうち検出結果がパスとなったメモリトランジスタに対応するデータ記憶部ＤＳのデータを０から１に変える。データ記憶部ＤＳのデータが１であるものは、その“１”を保持する。全てのデータ記憶部ＤＳのデータが１か否かを検出する（Ｓ１２）。全て１なら書き込みステータスをパスと判断し終了する（Ｓ１３）。そうでなければパスでないと判断し、書き込みカウンタＰＣを調べ（Ｓ１４）、その値が１１以上であれば正常に書き込めなかったとして、書きこみステータスをフェイルに設定して書き込み終了となる（Ｓ１５）。書き込みカウンタＰＣの値が１１より少なければ、書き込みカウンタＰＣの値を１だけ増やして、また、書き込み電圧Ｖｐｇｍの設定値を０．８Ｖ増やし（Ｓ１６）、再度ステップＳ９を経て書き込みステップＳ１０となる。

図９は、選択されたブロックへの消去プロテクト・フラグの書き込みアルゴリズムを示している。

まず、ホストからの書き込みプロテクトコマンドを受け取り、ステートマシン８に消去プロテクトコマンドを設定する（Ｓ１）。次に、ホストからのデータ入力コマンドを受け取り、ステートマシン８にデータ入力コマンドを設定する（Ｓ２）。ホストからのアドレスデータを受け取り、ステートマシン８に書き込みページを選択するためのアドレスを設定する（Ｓ３）。この時、データ記憶部ＤＳの書き込みデータを５３２バイト全て“１”にリセットする。また、消去プロテクト・フラグを選択されたブロックの先頭ページに書き込むため、アドレスは選択されたブロックの先頭ページのものである。消去プロテクトコマンドにより、入力されるページアドレスを無視して内部で自動発生させてもよい。この場合は、内部発生されるページアドレスで選択されるページに消去プロテクト・フラグが書き込まれる。

次に、ホストが発行した書き込みコマンドを受け取りステートマシン８に書き込みコマンドを設定する（Ｓ４）。書き込みコマンドが設定されることにより、Ｓ８からＳ１７のステップが自動的に内部でステートマシン８によって起動される。

まず、５３０バイト目の８個のデータ記憶部ＤＳに００ｈ（＝２進数で００００００００）を設定する（Ｓ１７）。これで、５３０バイト目だけに００ｈのデータが書き込まれる。

次に、Ｓ８からＳ１６のステップを行う。書き込み電圧Ｖｐｇｍの初期値を１２Ｖに設定し、また、書き込みカウンタＰＣを０に設定する（Ｓ８）。データ記憶部ＤＳのデータが０なら書き込み制御電圧であるビット線ＢＬの電圧を０Ｖに、データ記憶部ＤＳのデータが１なら書き込み禁止であるので書き込み制御電圧であるビット線ＢＬの電圧をＶｄｄに設定する（Ｓ９）。設定された書き込み電圧Ｖｐｇｍと書き込み制御電圧を用いて１ページ分のメモリセルに対して書き込みパルスを与える書き込みステップとなる（Ｓ１０）。

次に、書き込みベリファイが起動され（Ｓ１１）、１ページ分のメモリトランジスタのうち検出結果がパスとなったメモリトランジスタに対応するデータ記憶部ＤＳのデータを０から１に変える。データ記憶部ＤＳのデータが１であるものは、その“１”を保持する。全てのデータ記憶部ＤＳのデータが１か否かを検出する（Ｓ１２）。全て１なら書き込みステータスをパスと判断し終了する（Ｓ１３）。そうでなければパスでないと判断し、書き込みカウンタＰＣを調べ（Ｓ１４）、その値が１１以上であれば正常に書き込めなかったとして、書きこみステータスをフェイルに設定して書き込み終了となる（Ｓ１５）。書き込みカウンタＰＣの値が１１より少なければ、書き込みカウンタＰＣの値を１だけ増やして、また、書き込み電圧Ｖｐｇｍの設定値を０．８Ｖ増やし（Ｓ１６）、再度ステップＳ９を経て書き込みステップＳ１０となる。

図１０は、選択されたブロックへのデータ・プロテクト・フラグの書き込みアルゴリズムを示している。ここでは、上述の書き込みプロテクト・フラグと消去プロテクト・フラグの両方を立てることをもってデータ・プロテクト・フラグを立てるという。

まず、ホストからのデータプロテクトコマンドを受け取りステートマシン８にデータプロテクトコマンドを設定する（Ｓ１）。次に、ホストからのデータ入力コマンドを受け取り、ステートマシン８にデータ入力コマンドを設定する（Ｓ２）。ホストからのアドレスデータを受け取り、ステートマシン８に書き込みページを選択するためのアドレスを設定する（Ｓ３）。この時、データ記憶部ＤＳの書き込みデータを５３２バイト全て“１”にリセットする。また、データ・プロテクト・フラグを選択されたブロックの先頭ページに書き込むため、アドレスは選択されたブロックの先頭ページのものである。データプロテクトコマンドにより、入力されるページアドレスを無視して内部で自動発生させてもよい。この場合は、内部発生されるページアドレスで選択されるページにデータ・プロテクト・フラグが書き込まれる。

次に、ホストが発行した書き込みコマンドを受け取りステートマシン８に書き込みコマンドを設定する（Ｓ４）。書き込みコマンドが設定されることにより、Ｓ８からＳ１７のステップが自動的に内部でステートマシン８によって起動される。

まず、５２９バイト目と５３０バイト目の１６個のデータ記憶部ＤＳにそれぞれ００ｈを設定する（Ｓ１７）。これで、５２９バイト目と５３０バイト目だけに００ｈのデータが書き込まれる。

次に、Ｓ８からＳ１６のステップを行う。書き込み電圧Ｖｐｇｍの初期値を１２Ｖに設定し、また、書き込みカウンタＰＣを０に設定する（Ｓ８）。データ記憶部ＤＳのデータが０なら書き込み制御電圧であるビット線ＢＬの電圧を０Ｖに、データ記憶部ＤＳのデータが１なら書き込み禁止であるので書き込み制御電圧であるビット線ＢＬの電圧をＶｄｄに設定する（Ｓ９）。設定された書き込み電圧Ｖｐｇｍと書き込み制御電圧を用いて１ページ分のメモリセルに対して書き込みパルスを与える書き込みステップとなる（Ｓ１０）。

次に、書き込みベリファイが起動され（Ｓ１１）、１ページ分のメモリトランジスタのうち検出結果がパスとなったメモリトランジスタに対応するデータ記憶部ＤＳのデータを０から１に変える。データ記憶部ＤＳのデータが１であるものは、その“１”を保持する。全てのデータ記憶部ＤＳのデータが１か否かを検出する（Ｓ１２）。全て１なら書き込みステータスをパスと判断し終了する（Ｓ１３）。そうでなければパスでないと判断し、書き込みカウンタＰＣを調べ（Ｓ１４）、その値が１１以上であれば正常に書き込めなかったとして、書きこみステータスをフェイルに設定して書き込み終了となる（Ｓ１５）。書き込みカウンタＰＣの値が１１より少なければ、書き込みカウンタＰＣの値を１だけ増やして、また、書き込み電圧Ｖｐｇｍの設定値を０．８Ｖ増やし（Ｓ１６）、再度ステップＳ９を経て書き込みステップＳ１０となる。

図１１は、あるメモリブロックのメモリトランジスタＭからのデータの消去アルゴリズムを示している。

まず、ホストからの消去アドレス入力コマンドを受け取り、ステートマシン８に消去アドレス入力コマンドを設定する（Ｓ１）。ホストからのアドレスデータを受け取り、ステートマシン８に消去ブロックを選択するためのアドレスを設定する（Ｓ２）。消去コマンドが設定されることにより（Ｓ３）、Ｓ４からＳ１５のステップが自動的に内部でステートマシン８によって起動される。

まず、選択されたブロック内の消去プロテクト・フラグが書き込まれるページを読み、１バイト分の消去プロテクト・フラグを読む（Ｓ４）。次に、消去プロテクト・フラグが立っているか否かを判断する（Ｓ５）。もし、１バイト分のメモリセルＭのデータが全て“０”であれば消去プロテクト・フラグが立っているとして、Ｓ７からＳ１５のステップは行わず、消去コマンドを履行しないで消去ステータスをフェイルに設定して終了する（Ｓ６）。もし、１バイト分のメモリセルＭのデータが全て“１”であれば消去プロテクト・フラグが立っていないとして、Ｓ７からＳ１５のステップを行う。１バイト分の消去プロテクト・フラグに“１”と“０”が混在する場合は、“０”が４つ以上ある場合に消去プロテクト・フラグが立っているとする。このように多数決理論で消去プロテクト・フラグのデータに発生する誤りを訂正する。

消去プロテクト・フラグが立っていない場合、Ｓ７からＳ１５のステップを行う。

消去電圧Ｖｅｒａの初期値を２０Ｖに設定し、また、消去カウンタＥＣを０に設定する（Ｓ７）。設定された消去電圧Ｖｅｒａを用いて１ブロック分のメモリセルに対して消去パルスを与える消去ステップとなる（Ｓ８）。

次に、消去ベリファイが起動され（Ｓ９）、１ブロック分のメモリトランジスタの全てが消去されているか否かが調査される。全て消去されているならステップＳ１０で書き込みプロテクトが調べられる。もし消去前に書き込みプロテクト・フラグが立っていたならそれを書き戻して（Ｓ１１）、消去ステータスをパスと判断し終了する（Ｓ１２）。

１ブロック分のメモリトランジスタの全てが消去されていなければパスでないと判断し、消去カウンタＰＣを調べ（Ｓ１３）、その値が３以上であれば正常に消去できなかったとして、消去ステータスをフェイルに設定して消去終了となる（Ｓ１４）。消去カウンタＰＣの値が３より少なければ、消去カウンタＰＣの値を１だけ増やして、また、消去電圧Ｖｅｒａの設定値を０．５Ｖ増やし（Ｓ１５）、再度、消去ステップＳ８となる。

図１２は、図７に対応するデータ書き込み時のインターフェイス部の入出力波形を示している。信号ＡＬＥ、ＣＬＥ、ＷＥｎ、ＲＥｎ、Ｒ／Ｂはコマンド・インターフェイス７に繋がる。データ入出力信号ＩＯｓは８ビットの幅を持ちデータ入出力バッファ６に繋がる。

まず、データ入力コマンド８０ｈがデータ入出力バッファ６に入力される。このときデータは信号ＷＥｎの立ち上がりで取り込まれ、信号ＣＬＥがＨであることでコマンドデータとみなされる。次に、信号ＡＬＥがＨとなり信号ＷＥｎの立ち上がりで書き込みページを選択するためのアドレスデータが取り込まれる。続いて、書き込みデータが１ページ分取り込まれ、書き込みコマンド１０ｈが入力されることで図７のステップＳ５からＳ１６までが自動的に行われる。このときコマンド・インターフェイス７はレディー信号Ｒ／ＢをＬにして、内部で書き込みのための処理が行われていることを外部に伝える。

書き込み終了後、ステータス・リード・コマンド７０ｈが入力されると、書き込みステータスを外部ホストは読み出すことができる。信号ＲＥｎの立下りで起動がかけられて書き込みステータスはデータ入出力信号ＩＯｓ上に出力される。コマンドＦＦｈはリセットコマンドで、実施形態のフラッシュメモリを初期化する。必ずしも書き込み動作の後に入力する必要は無い。

図１３は、図７に対応する各プロテクト・フラグの書き込み時におけるインターフェイス部の入出力波形を示している。

まず、プロテクトコマンド４ｘｈ（ｘ＝１，２，３）が入力される。書き込みプロテクトコマンドの場合は４１ｈ、消去プロテクトコマンドの場合は４２ｈ、データプロテクトコマンドの場合は４３ｈである。次に、データ入力コマンド８０ｈが入力され、プロテクトするブロックを選択するためのアドレスデータが取り込まれる。続いて、書き込みコマンド１０ｈが入力されることで図８あるいは図９あるいは図１０のステップＳ８からＳ１７までが自動的に行われる。このときコマンド・インターフェイス７はレディー信号Ｒ／ＢをＬにして、内部でプロテクト・フラグの書き込みのための処理が行われていることを外部に伝える。

書き込み終了後、ステータス・リード・コマンド７０ｈが入力されると、書き込みステータスを外部ホストは読み出すことができる。信号ＲＥｎの立下りで起動がかけられて書き込みステータスはデータ入出力信号ＩＯｓ上に出力される。コマンドＦＦｈはリセットコマンドで、実施形態のフラッシュメモリを初期化する。必ずしも各プロテクト・フラグの書き込み動作の後に入力する必要は無い。

図１４は、図１１に対応するデータ消去時のインターフェイス部における入出力波形を示している。

まず、アドレス入力コマンド６０ｈが入力され、消去するブロックを選択するためのアドレスデータが取り込まれる。続いて、書き込みコマンドＤ０ｈが入力されることで図１１のステップＳ４からＳ１３までが自動的に行われる。このときコマンド・インターフェイス７はレディー信号Ｒ／ＢをＬにして、内部で消去のための処理が行われていることを外部に伝える。

消去終了後、ステータス・リード・コマンド７０ｈが入力されると、消去ステータスを外部ホストは読み出すことができる。信号ＲＥｎの立下りで起動がかけられて消去ステータスはデータ入出力信号ＩＯｓ上に出力される。コマンドＦＦｈはリセットコマンドで、実施形態のフラッシュメモリを初期化する。必ずしも消去動作の後に入力する必要は無い。

図１５は、図１４の変形例であり、データ消去時におけるインターフェイス部の入出力波形を示している。この図１５に示される機能は、書き込みおよび消去プロテクト・フラグを消すためのものである。

まず、プロテクト・フラグ消去コマンド２Ｄｈが入力され、続いてアドレス入力コマンド６０ｈが入力され、消去するブロックを選択するためのアドレスデータが取り込まれる。続いて、書き込みコマンドＤ０ｈが入力されることで図１１のステップＳ４からＳ１５までが自動的に行われる。但し、消去コマンドＤ０ｈの入力後、ステップＳ４からＳ６は省略され、ステップＳ７に飛ぶ。また、ステップＳ９からは判断に従って、Ｓ１２に直接飛ぶか、あるいはステップＳ１３に飛ぶ。図１９にＳ４，Ｓ５，Ｓ６，Ｓ１０，Ｓ１１を省略したアルゴリズムを示す。

コマンド・インターフェイス７はレディー信号Ｒ／ＢをＬにして、内部で消去のための処理が行われていることを外部に伝える。消去終了後、ステータス・リード・コマンド７０ｈが入力されると、消去ステータスを外部ホストは読み出すことができる。信号ＲＥｎの立下りで起動がかけられて消去ステータスはデータ入出力信号ＩＯｓ上に出力される。コマンドＦＦｈはリセットコマンドで、実施形態のフラッシュメモリを初期化する。必ずしも消去動作の後に入力する必要は無い。

図１６は、データの読み出しおよび各プロテクト・フラグの読み出しを説明するためのインターフェイス部の入出力波形を示している。

まず、選択するページのアドレスデータが取り込まれる。この後、コマンド・インターフェイス７はレディー信号Ｒ／ＢをＬにして、この間に選択されたページのデータは自動的にデータ記憶回路ＤＳに一括して読み出され一時記憶される。また、この選択されたページの５２９バイト目と５３０バイト目がプロテクト・フラグ格納領域であれば、各プロテクト・フラグの多数決理論による誤り訂正が行われる。

信号ＲＥｎとトグルすることで外部ホストはデータ記憶回路ＤＳから読み出したデータを受け取ることができる。また、この選択されたページの５２９バイト目と５３０バイト目がプロテクト・フラグ格納領域であれば、プロテクト・ステータス読み出しコマンド７４ｈを入力することで外部ホストはプロテクト・フラグが立っているか否かを知ることができる。例えば、８ビットのデータ入出力信号ＩＯｓの信号名をＩＯ０，ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４，ＩＯ５，ＩＯ６，ＩＯ７として、以下のように表現する。

（１）書き込みプロテクト・フラグのみが立っている場合
ＩＯ０，ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４，ＩＯ５，ＩＯ６，ＩＯ７＝１０００００００
（２）消去プロテクト・フラグのみが立っている場合
ＩＯ０，ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４，ＩＯ５，ＩＯ６，ＩＯ７＝０１００００００
（３）書き込みと消去の両方のプロテクト・フラグが立っている場合
ＩＯ０，ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４，ＩＯ５，ＩＯ６，ＩＯ７＝１１００００００
このようにして、外部ホストはプロテクト・フラグが立っているブロックを探し出すことができる。

図１７は、プロテクト・フラグが格納される各ブロック内の論理的な位置を示している。各ブロックは８ページから構成され、その先頭ページＰａｇｅ ０の５２９バイト目と５３０バイト目にプロテクト・フラグが格納される。必ずしも先頭ページである必要はない。最終ページＰａｇｅ ７でも良いし、例えばｐａｇｅ ３でも良い。

図１８は、本実施形態のフラッシュメモリ１０２を用いたメモリシステムの例を示している。制御システム１０１は、複数のフラッシュメモリ１０２（１０２_１〜１０２_４）を制御する。この制御システム１０１なんらかの半導体チップでも良いし、なんらかのソフトウェアドライバでもよい。制御システム１０１は、電源が投入されて後、各フラッシュメモリ１０２の各ブロックのプロテクト・フラグを読み出す。その情報は制御システム１０１内のキャッシュメモリ１０３に記憶され、キャッシュメモリ１０３のプロテクト・フラグ情報を用いながら制御システム１０１はフラッシュメモリ１０２を情報入出力経路１０４を介して制御する。

例えば、フラッシュメモリ１０２_１にこのメモリシステムのユーザーの個人情報が格納され、それをユーザーが改ざんされないようにこのメモリシステムに命令する。制御システム１０１はフラッシュメモリ１０２_１の個人情報が格納されたブロックに対し、書き込みあるいは消去プロテクト・フラグを立てる。次に、電源が投入された時、このフラグを読み出して書き込みあるいは消去できないブロックを検出し、残りのブロックを使ってメモリシステムを運営して行く。プロテクト・フラグ消去コマンド２Ｄｈを用いて、このメモリシステムの初期化をすることも可能である。

即ち、本発明の実施形態における不揮発性半導体記憶装置は、電気的に書き換え可能な不揮発性半導体メモリセル（Ｍ）から構成される複数のメモリブロック（ＢＬＯＣＫ）と、前記複数のメモリブロックから構成されるメモリセルアレイ（１）と、外部との通信を行うインターフェイス（６，７）と、前記インターフェイスに入力されるアドレスとデータ書き込み命令に従って、選択されたメモリブロックにデータを書き込むための書き込み回路（２，３，４，５，８）と、前記インターフェイスに入力されるアドレスに従って、選択されたメモリブロックの一部に記憶されているプロテクト・フラグを読み出す読み出し回路（２，３，４，５，８）とを備え、前記読み出し回路で読み出された前記プロテクト・フラグは、前記インターフェイスを介して外部へ出力可能であり、前記書き込み回路は、前記インターフェイスから前記書き込み命令が入力された場合に、選択されたメモリブロックの前記プロテクト・フラグが第１の値になっているときに前記書き込み命令を履行し、前記プロテクト・フラグが第２の値になっているときに前記書き込み命令を履行しない。

そして、本発明の望ましい実施態様としては次のものがあげられる。

（１）前記プロテクト・フラグは、それぞれのメモリブロック内で複数のメモリセルに記憶され、読み出された際に多数決理論に従い間違い訂正が行われる。

（２）前記書き込み回路は、前記インターフェイスに入力されるアドレスとプロテクト・フラグ書き込み命令に従って、選択されたメモリブロックの前記一部にプロテクト・フラグを書き込む。

また、本発明の実施形態における不揮発性半導体記憶装置は、電気的に書き換え可能な不揮発性半導体メモリセル（Ｍ）から構成される複数のメモリブロック（ＢＬＯＣＫ）と、前記複数のメモリブロックから構成されるメモリセルアレイ（１）と、外部との通信を行うインターフェイス（６，７）と、前記インターフェイスに入力されるアドレスと消去命令に従って、選択されたメモリブロックのデータを消去するための消去回路（２，３，４，５，８）と、前記インターフェイスに入力されるアドレスに従って、選択されたメモリブロックの一部に記憶されているプロテクト・フラグを読み出す読み出し回路（２，３，４，５，８）とを備え、前記読み出し回路で読み出された前記プロテクト・フラグは、前記インターフェイスを介して外部へ出力可能であり、前記消去回路は、前記インターフェイスから前記消去命令が入力された場合に、選択されたメモリブロックの前記プロテクト・フラグが第１の値になっているときに前記消去命令を履行し、前記プロテクト・フラグが第２の値になっているときに前記消去命令を履行しない。

さらに、本発明の望ましい実施態様としては次のものがあげられる。

（１）前記プロテクト・フラグは、それぞれのメモリブロック内で複数のメモリセルに記憶され、読み出された際に多数決理論に従い間違い訂正が行われる。

（２）さらに、前記インターフェイスに入力されるアドレスとプロテクト・フラグ書き込み命令に従って、選択されたメモリブロックの前記一部にプロテクト・フラグを書き込む書き込み回路を備える。

また、本発明の実施形態における不揮発性半導体記憶装置は、電気的に書き換え可能な不揮発性半導体メモリセル（Ｍ）から構成される複数のメモリブロック（ＢＬＯＣＫ）と、前記複数のメモリブロックから構成されるメモリセルアレイ（１）と、外部との通信を行うインターフェイス（６，７）と、前記インターフェイスに入力されるアドレスとデータ書き込み命令に従って、選択されたメモリブロックにデータを書き込み、且つ前記インターフェイスに入力されるアドレスとプロテクト・フラグ書き込み命令に従って、選択されたメモリブロックにプロテクト・フラグを書き込むための書き込み回路（２，３，４，５，８）とを備え、前記書き込み回路は、データを選択されたブロックに書き込む前に、同一の選択されたブロックの前記プロテクト・フラグを読み出し、前記プロテクト・フラグが第１の値になっているときに前記書き込み命令を履行し、前記プロテクト・フラグが第２の値になっているときに前記書き込み命令を履行しない。

さらに、本発明の望ましい実施態様としては次のものがあげられる。

（１）前記プロテクト・フラグはそれぞれのメモリブロック内で複数のメモリセルに記憶され、読み出された際に多数決理論に従い間違い訂正が行われる。

また、本発明の実施形態における不揮発性半導体記憶装置は、電気的に書き換え可能な不揮発性半導体メモリセル（Ｍ）から構成される複数のメモリブロック（ＢＬＯＣＫ）と、前記複数のメモリブロックから構成されるメモリセルアレイ（１）と、外部との通信を行うインターフェイス（６，７）と、前記インターフェイスに入力されるアドレスと消去命令に従って、選択されたメモリブロックのデータを消去するための消去回路（２，３，４，５，８）と、前記インターフェイスに入力されるアドレスと消去プロテクト・フラグ書き込み命令に従って、選択されたメモリブロックに消去プロテクト・フラグを書き込むための書き込み回路（２，３，４，５，８）とを備え、前記消去回路は、選択されたブロックのデータを消去する前に、同一の選択されたブロックの前記消去プロテクト・フラグを読み出し、前記消去プロテクト・フラグが第１の値になっているときに前記消去命令を履行し、前記プロテクト・フラグが第２の値になっているときに前記消去命令を履行しない。

さらに、本発明の望ましい実施態様としては次のものがあげられる。

（１）前記消去プロテクト・フラグはそれぞれのメモリブロック内で複数のメモリセルに記憶され、読み出された際に多数決理論に従い間違い訂正が行われる。

（２）前記書き込み回路は、前記インターフェイスに入力されるアドレスと書き込みプロテクト・フラグ書き込み命令に従って、選択されたメモリブロックに書き込みプロテクト・フラグを書き込み、また前記消去命令が履行された後、前記書き込みプロテクト・フラグを書き戻す。

（３）前記書き込みプロテクト・フラグはそれぞれのメモリブロック内で複数のメモリセルに記憶され、読み出された際に多数決理論に従い間違い訂正が行われる。

上述したように、本発明の各実施態様に従えば、書き込みや消去に対してデータの保護を行うプロテクト機能をメモリブロック毎に制御できる。また、どのブロックに何のプロテクトがかかっているかを外部に読み出すことが可能であり、ブロックの管理が容易となる。さらに、プロテクト機能を外すこともでき、様々なメモリシステムで応用可能なフラッシュメモリが提供できる。

しかも、各ブロック中にプロテクト・フラグを立ててプロテクトの有無を設定するのでチップサイズの増大を招くことはなく、アクセスする毎にプロテクトされているアドレスか否かアドレスの比較をする必要もないのでアクセス速度の低下を招くこともない。

これによって、磁気記憶媒体の置き換えという位置付けのフラッシュメモリで、書き込みあるいは消去に対するメモリブロック単位でプロテクト機能を持たせることができ、ユーザーの使い勝手を向上できる不揮発性半導体記憶装置を提供できる。

なお、上記実施形態では、不揮発性半導体記憶装置としてＮＡＮＤフラッシュメモリを例に取って説明したが、ＮＡＮＤフラッシュメモリとロジック回路とを混載した半導体集積回路装置や、１チップ中にシステムを搭載するＳＯＣと呼ばれる半導体集積回路装置にも適用できるのは勿論である。また、不揮発性半導体記憶装置をカード状のパッケージに実装したＩＣカードやメモリカード、このメモリカードを用いるシステムなどの種々のメモリシステム一般に適用できる。

以上実施形態を用いて本発明の説明を行ったが、本発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果として述べられている少なくとも１つの効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の実施形態に係わる不揮発性半導体記憶装置であるフラッシュメモリの構成を示すブロック図。 図１に示されるメモリセルアレイの構成例を示す回路図。 図２に示されるメモリセルアレイのカラム方向の構造を示す断面図。 図２に示されるメモリセルアレイのロウ方向の構造を示す断面図。 図１に示されるカラム制御回路の主要部分の構成を示す回路図。 本発明の実施形態に係わるフラッシュメモリのメモリトランジスタのしきい値電圧の分布を示す図。 本発明の実施形態に係わるデータ書き込みのアルゴリズムを示すフローチャート。 本発明の実施形態に係わる書き込みプロテクト・フラグの書き込みのアルゴリズムを示すフローチャート。 本発明の実施形態に係わる消去プロテクト・フラグの書き込みのアルゴリズムを示すフローチャート。 本発明の実施形態に係わるデータ・プロテクト・フラグの書き込みのアルゴリズムを示すフローチャート。 本発明の実施形態に係わるデータ消去のアルゴリズムを示すフローチャート。 図７に示されるデータ書き込み時の制御信号の波形を示すタイミングチャート。 図８，９，１０に示される各プロテクト・フラグの書き込み時の制御信号の波形を示すタイミングチャート。 図１１に示されるデータ消去時の制御信号の波形を示すタイミングチャート。 図１４の変形例で、プロテクト・フラグを消去する時の制御信号の波形を示すタイミングチャート。 本発明の実施形態に係わる読み出し時の制御信号の波形を示すタイミングチャート。 本発明の実施形態に係わるプロテクト・フラグが書き込まれるブロック内の位置を示す平面図。 本発明の実施形態に係わるフラッシュメモリを用いたシステムを示すブロック図。 本発明の実施形態に係わる図１５に対応するプロテクト・フラグの消去のアルゴリズムを示すフローチャート。

符号の説明

１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…ソース線制御回路、５…Ｐウェル制御回路、６…データ入出力バッファ、７…コマンド・インターフェイス、８…ステートマシン、９…ｐ型半導体基板、１０…ｎ型ウェル、１１…ｐ型ウェル、１２…ｎ型拡散層、１３…ｐ型拡散層、１４…トンネル酸化膜、１５…ＯＮＯ膜、１６…データ記憶回路、１０１…制御システム、１０２…フラッシュメモリ、１０３…キャッシュメモリ、１０４…情報入出力経路、ＢＬＯＣＫ…メモリセルブロック、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧ…選択ゲート線、Ｃ-source…共通ソース線、Ｍ…メモリトランジスタ、Ｓ…選択トランジスタ、Ｃ-p-well…ウェル線、ＳＴＩ…素子分離、ＦＧ…浮遊ゲート、ＤＳ…データ記憶部、Ｑｎ…ｎ型ＭＯＳトランジスタ、Ｖｐｇｍ…書き込み電圧、Ｖｅｒａ…消去電圧。

Claims (12)

1. 電気的に書き換え可能な不揮発性半導体メモリセルから構成される複数のメモリブロックと、
   前記複数のメモリブロックから構成されるメモリセルアレイと、
   外部との通信を行うインターフェイスと、
   前記インターフェイスに入力されるアドレスとデータ書き込み命令に従って、選択されたメモリブロックにデータを書き込むための書き込み回路と、
   前記インターフェイスに入力されるアドレスに従って、選択されたメモリブロックの一部に記憶されているプロテクト・フラグを読み出す読み出し回路とを備え、
   前記読み出し回路で読み出された前記プロテクト・フラグは、前記インターフェイスを介して外部へ出力可能であり、
   前記書き込み回路は、前記インターフェイスから前記書き込み命令が入力された場合に、選択されたメモリブロックの前記プロテクト・フラグが第１の値になっているときに前記書き込み命令を履行し、前記プロテクト・フラグが第２の値になっているときに前記書き込み命令を履行しない
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記プロテクト・フラグは、それぞれのメモリブロック内で複数のメモリセルに記憶され、読み出された際に多数決理論に従い間違い訂正が行われることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記書き込み回路は、前記インターフェイスに入力されるアドレスとプロテクト・フラグ書き込み命令に従って、選択されたメモリブロックの前記一部にプロテクト・フラグを書き込む、ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 電気的に書き換え可能な不揮発性半導体メモリセルから構成される複数のメモリブロックと、
   前記複数のメモリブロックから構成されるメモリセルアレイと、
   外部との通信を行うインターフェイスと、
   前記インターフェイスに入力されるアドレスと消去命令に従って、選択されたメモリブロックのデータを消去するための消去回路と、
   前記インターフェイスに入力されるアドレスに従って、選択されたメモリブロックの一部に記憶されているプロテクト・フラグを読み出す読み出し回路とを備え、
   前記読み出し回路で読み出された前記プロテクト・フラグは、前記インターフェイスを介して外部へ出力可能であり、
   前記消去回路は、前記インターフェイスから前記消去命令が入力された場合に、選択されたメモリブロックの前記プロテクト・フラグが第１の値になっているときに前記消去命令を履行し、前記プロテクト・フラグが第２の値になっているときに前記消去命令を履行しない
   ことを特徴とする不揮発性半導体記憶装置。
5. 前記プロテクト・フラグは、それぞれのメモリブロック内で複数のメモリセルに記憶され、読み出された際に多数決理論に従い間違い訂正が行われることを特徴とする請求項４記載の不揮発性半導体記憶装置。
6. さらに、前記インターフェイスに入力されるアドレスとプロテクト・フラグ書き込み命令に従って、選択されたメモリブロックの前記一部にプロテクト・フラグを書き込む書き込み回路を備えることを特徴とする請求項４記載の不揮発性半導体記憶装置。
7. 電気的に書き換え可能な不揮発性半導体メモリセルから構成される複数のメモリブロックと、
   前記複数のメモリブロックから構成されるメモリセルアレイと、
   外部との通信を行うインターフェイスと、
   前記インターフェイスに入力されるアドレスとデータ書き込み命令に従って、選択されたメモリブロックにデータを書き込み、且つ前記インターフェイスに入力されるアドレスとプロテクト・フラグ書き込み命令に従って、選択されたメモリブロックにプロテクト・フラグを書き込むための書き込み回路とを備え、
   前記書き込み回路は、データを選択されたブロックに書き込む前に、同一の選択されたブロックの前記プロテクト・フラグを読み出し、前記プロテクト・フラグが第１の値になっているときに前記書き込み命令を履行し、前記プロテクト・フラグが第２の値になっているときに前記書き込み命令を履行しない
   ことを特徴とする不揮発性半導体記憶装置。
8. 前記プロテクト・フラグは、それぞれのメモリブロック内で複数のメモリセルに記憶され、読み出された際に多数決理論に従い間違い訂正が行われることを特徴とする請求項７記載の不揮発性半導体記憶装置。
9. 電気的に書き換え可能な不揮発性半導体メモリセルから構成される複数のメモリブロックと、
   前記複数のメモリブロックから構成されるメモリセルアレイと、
   外部との通信を行うインターフェイスと、
   前記インターフェイスに入力されるアドレスと消去命令に従って、選択されたメモリブロックのデータを消去するための消去回路と、
   前記インターフェイスに入力されるアドレスと消去プロテクト・フラグ書き込み命令に従って、選択されたメモリブロックに消去プロテクト・フラグを書き込むための書き込み回路とを備え、
   前記消去回路は、選択されたブロックのデータを消去する前に、同一の選択されたブロックの前記消去プロテクト・フラグを読み出し、前記消去プロテクト・フラグが第１の値になっているときに前記消去命令を履行し、前記プロテクト・フラグが第２の値になっているときに前記消去命令を履行しない
   ことを特徴とする不揮発性半導体記憶装置。
10. 前記消去プロテクト・フラグは、それぞれのメモリブロック内で複数のメモリセルに記憶され、読み出された際に多数決理論に従い間違い訂正が行われることを特徴とする請求項９記載の不揮発性半導体記憶装置。
11. 前記書き込み回路は、前記インターフェイスに入力されるアドレスと書き込みプロテクト・フラグ書き込み命令に従って、選択されたメモリブロックに書き込みプロテクト・フラグを書き込み、且つ前記消去命令が履行された後、前記書き込みプロテクト・フラグを書き戻すことを特徴とする請求項９記載の不揮発性半導体記憶装置。
12. 前記書き込みプロテクト・フラグは、それぞれのメモリブロック内で複数のメモリセルに記憶され、読み出された際に多数決理論に従い間違い訂正が行われることを特徴とする請求項１１記載の不揮発性半導体記憶装置。

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