CN105469822B - 半导体存储器装置、半导体系统以及读取方法 - Google Patents

Abstract

本发明涉及半导体存储器装置、半导体系统以及读取方法，提供一种能够有效地保护安全性高的信息的闪存。闪存(100)包含设定部，所述设定部在被输入了特定命令时，对非易失性组态暂存器(240)设定特定地址信息，且在隐藏的存储区域(112)设定特定数据。闪存(100)还包括：比较部(300)，在读取操作时，比较输入的地址信息与特定地址信息；及控制部(310)，当两地址信息一致时，读取设定于存储区域(112)的特定数据，且擦除特定地址，当两地址信息不一致时，按照输入的地址信息读取存储于存储器阵列的数据。

Description

半导体存储器装置、半导体系统以及读取方法

技术领域

本发明是有关于一种与非(Not AND，NAND)型闪存(flash memory)等半导体存储器装置，尤其是有关于安全性高的信息的存储及其读取。

背景技术

NAND型闪存具有存储器单元阵列(memory cell array)，所述存储器单元阵列包含串联连接有多个存储器单元(memory cell)的NAND串(string)。相比或非(NOT OR，NOR)型闪存，NAND型闪存可以实现密集度高的存储器单元阵列，因此适于图像数据或音乐数据等大容量的数据存储。除此种用途以外，NAND型闪存也用作启动电子设备或系统(system)时提供启动代码(boot code)的存储器。启动代码是用于启动主机(host)侧的电子设备或系统的操作系统(operating system)等的数据。

图1A、图1B中表示可以向主机系统(host system)输出启动代码的既有半导体存储器的系统构成。如图1B所示，半导体存储器10经由汇流排(bus)等连接于主机设备(hostdevice)30。如图1A所示，半导体存储器10具有与主机设备30之间进行数据输入输出的输入输出接脚(pin)12、存储器控制器(controller)14、及存储器部16。存储器控制器14具备：主机接口(host interface)20，经由输入输出接脚12而与主机设备30之间进行数据传输；存储器接口22，与存储器部16之间进行数据传输；微处理单元(Micro-Processing Unit，MPU)24，控制数据传输等；及只读存储器(Read Only Memory，ROM)26、随机存取存储器(RandomAccess Memory，RAM)28，存储程序或数据。存储器部16例如包含两个NAND型闪存的芯片。另外，如图1B所示，存储器部16包含能以物理地址(address)存取的物理存取区域16A及能以逻辑地址存取的逻辑存取区域16B，在物理存取区域16A存储主机设备30的启动代码。启动代码是用于启动主机设备30的操作系统等的数据。根据此种构成，在主机设备30仅支援物理存取方式的情况下，可以向主机设备30提供启动代码(专利文献1)。

既有技术文献

专利文献1：日本专利特开2009-175877号公报

在使用NAND型闪存作为启动代码存储用存储器的主机系统中，启动时或通电时可以从闪存读取启动代码，启动系统。另外，除启动代码以外，还有如下应用：预先存储安全性高的机密重要信息，读取该信息并用于系统控制。作为一例，有如下应用：在闪存预先存储系统特有的安全码(security code)或解密密钥(decryption key)，如果无法读取该安全码，存储器系统便无法正常运行。更具体来说，通过对照安全码，而允许启动存储于闪存的操作系统或软体等。另外，作为另一例，有如下应用：将隐私性高的个人信息预先存储于闪存中，并将该个人信息用于特定程序。

然而，在闪存中预先存储此种安全性高的信息，并在运行时读取该信息的情况下，存在如下问题。如果像安全码或隐私这种重要信息被多次读取，这些信息泄露的风险便会增大。例如，有时会被非特定系统或恶意用户擅自阅览、或复制，如此一来可以说保护未必充分。另一方面，虽然可以设为像启动代码那样仅在启动时被读取，但如此一来能够利用信息的时间限制便会过大。

发明内容

本发明的目的在于提供一种具备可以有效地保护安全性高的信息的新颖结构的半导体存储器装置。

本发明的半导体存储器装置包括：NAND型存储器阵列；输入部，可以输入地址信息及数据；读取部，基于从所述输入部输入的地址信息，读取存储于所述存储器阵列的数据；设定部，在从所述输入部输入了特定命令时，对地址存储区域设定输入的地址信息作为特定地址信息，且对数据存储区域设定从所述输入部输入的数据作为特定数据；以及控制部，控制所述读取部；所述控制部在读取操作时比较输入的地址信息与所述特定地址信息，当两地址信息一致时，读取设定于所述数据存储区域的特定数据，且擦除所述特定地址信息或设所述特定地址信息无效，当两地址信息不一致时，按照输入的地址信息读取存储于所述存储器阵列的数据。

优选为，所述设定部包含非易失性地址存储区域和易失性地址存储区域，所述设定部回应电源接通，使设定于非易失性地址存储区域的特定地址信息保持于易失性地址存储区域，所述控制部在输入的地址信息与所述特定地址信息一致时，擦除保持于所述易失性地址存储区域的特定地址信息。优选为，所述特定地址信息兼为能够选择所述存储器阵列的地址空间的地址。优选为，所述数据存储区域设定于与用户可利用的存储器阵列不同的区域。优选为，所述地址存储区域为组态暂存器(configuration register)。优选为，所述控制部包含计数部，所述计数部对输入的地址信息与所述特定地址信息一致的次数进行计数，且所述控制部在所述计数部的计数结果达到预先决定的值时，擦除所述特定地址信息。

本发明的特定数据的读取方法是在包含半导体存储器装置及主机设备的半导体系统中使用，向半导体存储器装置输出特定命令，对半导体存储器装置的地址存储区域设定特定地址信息，且对数据存储区域设定特定数据，在读取操作时，比较输入的地址信息与所述特定地址信息，当两地址信息一致时，读取设定于所述数据存储区域的特定数据，且擦除所述特定地址信息或设所述特定地址信息无效，当两地址信息不一致时，按照输入的地址信息读取存储于所述存储器阵列的数据。

优选为，所述读取方法还在接通系统电源后，使设定于非易失性地址存储区域的特定地址信息保持于易失性地址存储区域，当所述两地址信息一致时，擦除所述易失性地址存储区域的特定地址信息。优选为，重新接通系统电源后，使设定于非易失性地址存储区域的特定地址信息保持于易失性地址存储区域。优选为，读取方法还对输入的地址信息与所述特定地址信息一致的次数进行计数，在计数结果达到预先决定的值时，擦除所述特定地址信息。

根据本发明，当输入的地址信息与特定地址信息一致时，读取特定数据，且擦除特定地址信息或设特定地址信息无效，因此，能限制此后的特定数据的读取。由此，可以提高特定数据的安全性。

附图说明

图1A、图1B是表示既有的输出启动代码的半导体存储器系统的构成的图。

图2是表示本发明的实施例的闪存的一构成例的图。

图3是表示本发明的实施例的NAND串的构成的电路图。

图4是包含本实施例的闪存的系统的概略图。

图5是说明本实施例的闪存的一次读取模式(one time read mode)的初始设定操作的流程图。

图6是表示闪存的非易失性及易失性组态暂存器的一例的图。

图7是说明本实施例的闪存的初始设定时的程序数据的写入的图。

图8是表示控制本实施例的闪存的一次读取时的功能性构成的图。

图9是说明本实施例的闪存的一次读取操作的流程图。

图10A是表示对易失性组态暂存器设定特定地址的操作的图。

图10B是表示特定地址与输入的地址不一致的情况下的操作的图。

图10C是表示特定地址与输入的地址一致的情况下的操作的图。

图10D是表示一次读取后的读取例的图。

图11是表示控制本发明的第二实施例的闪存的一次读取时的功能性构成的图。

其中，附图标记说明如下：

10：半导体存储器

12：输入输出接脚

14、230：存储器控制器

16：存储器部

16A：物理存取区域

16B：逻辑存取区域

20：主机接口

22：存储器接口

24：微处理单元

26：只读存储器

28：随机存取存储器

30、210：主机设备

100：闪存

110：存储器阵列

112：存储区域

120：输入输出缓冲器

130：地址暂存器

140：数据暂存器

150：控制器

160：字线选择电路

170：页面缓冲器/感测电路

180：列选择电路

190：内部电压产生电路

200：系统

220：存储器模块

240：非易失性组态暂存器

242：地址存储区域

244：标记区域

246：区域

250：易失性组态暂存器

300：比较部

310：控制部

320：计数器

Ax：行地址信息

Ay：列地址信息

BLK(0)～BLK(m)：区块

C1、C2、C3：控制信号

GBL0～GBLn：位线

I/O：外部输入输出端子

MC0～MC31：存储器单元

NU：串单元

PA00～PAXX：页面地址

PA_N：特定页面地址

S1、S2、S3：控制

S100～S106，S200～S226：步骤

SGD、SGS：选择栅极线

SL：共用源极线

TD、TS：选择晶体管

Vers：擦除电压

Vpass：导通电压

Vprog：程序化电压

Vread：读取电压

WL：字线

具体实施方式

下面，参照附图，详细说明本发明的实施方式。图2表示本发明的实施例的闪存的构成。但，此处所示的闪存的构成为例示，本发明并非必须限定于此种构成。

如图2所示，本实施例的闪存100构成为包含：存储器阵列110，形成有排列为矩阵状的多个存储器单元；输入输出缓冲器(buffer)120，连接于外部输入输出端子I/O且保持输入输出数据；地址暂存器(address register)130，接收来自输入输出缓冲器120的地址数据；数据暂存器140，保持输入输出的数据；控制器150，基于来自输入输出缓冲器120的命令数据及外部控制信号(未图示的芯片赋能(chip enable)或地址闩赋能(address latchenable)等)，供给控制各部的控制信号C1、C2、C3等；字线(word line)选择电路160，对来自地址暂存器130的行地址信息Ax进行解码(decode)，并基于解码结果进行区块选择及字线选择等；页面缓冲器(page buffer)/感测电路170，保持从由字线选择电路160选择的页面读取的数据、或者保持向被选择的页面写入的数据；列选择电路180，对来自地址暂存器130的列地址信息Ay进行解码，并基于该解码结果选择页面缓冲器170内的列数据；及内部电压产生电路190，产生用于进行数据读取、程序化及擦除等所必需的电压(程序化电压Vprog、导通电压Vpass、读取电压Vread、擦除电压Vers等)。

存储器阵列110具有配置于列方向的多个区块BLK(0)、BLK(1)、……、BLK(m)。在区块的一端部配置页面缓冲器/感测电路170。但，页面缓冲器/感测电路170也可以配置于区块的另一端部、或两侧的端部。

如图3所示，一个存储器区块内形成着多个NAND串单元NU，所述NAND串单元NU是由多个存储器单元串联连接而成，在一个区块内沿行方向排列有n+1个串单元NU。串单元NU包含：串联连接的多个存储器单元MCi(i＝0、1、···、31)；选择晶体管(transistor)TD，连接于作为一端部的存储器单元MC31的漏极侧；及选择晶体管TS，连接于作为另一端部的存储器单元MC0的源极侧；且选择晶体管TD的漏极连接于对应的一个位线(bit line)GBL，选择晶体管TS的源极连接于共用源极线SL。

存储器单元MCi的控制栅极连接于字线WLi，选择晶体管TD、TS的栅极连接于与字线WL平行的选择栅极线SGD、SGS。字线选择电路160在基于行地址Ax选择区块时，经由该区块的选择栅极线SGS、SGD选择性地驱动选择晶体管TD、TS。

典型来说，存储器单元具有金属氧化物半导体(Metal-Oxide-Semiconductor，MOS))结构，所述MOS结构包含：作为N型扩散区域的源极/漏极，形成于P井(well)内；穿隧氧化膜，形成于源极/漏极间的通道上；浮置栅极(电荷蓄积层)，形成于穿隧氧化膜上；及控制栅极，隔着介电体膜形成于浮置栅极上。当浮置栅极未蓄积电荷时，即数据「1」被写入时，阈值处于负状态，存储器单元为常开(normally on)。当浮置栅极蓄积有电子时，即数据「0」被写入时，阈值偏移为正，存储器单元为常关(normally off)。但，存储器单元并不限于存储单位(bit)，也可以存储多位。

表1是表示在闪存的各操作时施加的偏压(bias)电压的一例的表。在读取操作中，对位线施加某正电压，对所选择的字线施加某电压(例如0V)，对非选择字线施加导通电压Vpass(例如4.5V)，对选择栅极线SGD、SGS施加正电压(例如4.5V)，使位线选择晶体管TD、源极线选择晶体管TS接通，对共用源极线施加0V。在程序化(写入)操作中，对所选择的字线施加高电压的程序化电压Vprog(15V～20V)，对非选择的字线施加中间电位(例如10V)，使位线选择晶体管TD接通，使源极线选择晶体管TS断开，向位线GBL供给与「0」或「1」的数据相应的电位。在擦除操作中，对区块内的所选择的字线施加0V，对P井施加高电压(例如20V)，将浮置栅极的电子抽出至基板，藉此，以区块为单位来擦除数据。

[表1]

图4是表示包含本实施例的闪存的系统的一例的图。本实施例的系统200包含主机设备210及连接于该主机设备210的存储器模块220。主机设备210并无特别限定，为电脑、数字相机、印表机等电子装置或搭载于芯片组的芯片。存储器模块220包含具有与图1A、图1B所示的存储器控制器14相同的功能的存储器控制器230及闪存100。存储器控制器230控制主机设备210与闪存100间的数据传输等。

本实施例的闪存在存储安全性高的信息的情况下，为了防止该信息泄露，具备一次读取模式。如果设定一次读取模式，接通电源后设定于一次读取区域的信息便只能被读取一次。该状态持续至下一次接通电源前，即当再次接通电源时，设定于一次读取区域的信息便再次只能被读取一次。由此，防止在系统的操作过程中，安全性高的信息被多次读取。

为了使闪存100的一次读取模式有效，对闪存100进行初始设定。初始设定利用与通常的命令不同的预先规定的特定命令，对地址存储区域设定特定的地址信息，且对一次读取区域设定安全性高的机密信息。在优选例中，只有在特定的地址信息一致时，设定于一次读取区域的机密信息才能被读取一次。

图5是用于说明初始设定的流程图。首先，从主机设备210向存储器模块220发出用于进行初始设定的特定命令(S100)。特定命令是与通常的程序化开始命令(80h、81h、85h)不同的命令，优选为只有特定用户或系统可获知的隐藏命令。如果自主机设备210发送的特定命令被闪存100的控制器150接收，控制器150便基于特定命令开始用于初始设定的排序。

接着，从主机设备210向闪存100输入用于一次读取的地址(S102)。于此，为了与通常的地址加以区分，将在输入特定命令时输入的地址称为特定地址。特定地址可包含行地址(页面地址)及列地址，但在选择一页面整体的情况下也可以只是行地址(页面地址)。若被输入特定地址，控制器150便将特定地址存储于非易失性地址存储区域(S104)。优选为，非易失性地址存储区域为非易失性组态暂存器(Configuration Register，CR)。

如图6所示，本实施例的闪存100具有非易失性组态暂存器240及易失性组态暂存器250。通常，非易失性组态暂存器240、易失性组态暂存器250在操作时无法由用户进行读取或写入，但可以通过执行某特定模式或命令而进行读取或写入。

非易失性组态暂存器240包含存储特定地址的地址存储区域242及表示已在地址存储区域242存储了特定地址的标记(flag)区域244。非易失性组态暂存器240还包含设定闪存100的操作信息的区域246。区域246存储例如启动闪存时所必需的信息。非易失性组态暂存器240可包含例如NOR型或NAND型存储元件、电子可擦除可程序化只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、磁阻式随机存取存储器(Magnetic Random Access Memory，MRAM)、可变电阻式随机存取存储器(ResistiveRandom Access Memory，ReRAM)等存储元件等。

易失性组态暂存器250可以保持在系统启动后从非易失性组态暂存器240读取的特定地址等信息。易失性组态暂存器250可包含例如静态随机存取存储器(Static RandomAccess Memory，SRAM)、动态随机存取存储器(Dynamic Random Access Memory，DRAM)等存储元件。

此处应注意的是，特定地址表示存储器阵列110中用户可使用的地址空间，并且还是用于使一次读取成为可能的识别信息。另外，在初始设定中被输入了特定地址时，字线选择电路160并非选择存储器阵列110的页面，而是选择从存储器阵列110隐藏的存储区域的页面。隐藏的存储区域为非易失性的可程序化的存储区域，例如设定于和用户可利用的存储器阵列110分开的区域。

图7中表示初始设定的具体例。输入特定命令后，接着便会输入「PA_N」作为特定页面地址。此外，特定地址只包含页面地址。如果特定页面地址PA_N被输入至地址暂存器130，在控制器150的控制下，特定页面地址PA_N便会被存储于非易失性组态暂存器240的地址存储区域242。

特定页面地址PA_N是存储器阵列110中用户可利用的地址空间的页面，但字线选择电路160以不选择存储器阵列110的特定页面地址PA_N，而是选择自存储器阵列110隐藏的存储区域112的方式操作。隐藏的存储区域112虽然也可以物理地形成于存储器阵列110内，但它是用户无法指定地址、即用户无法利用的数据存储区域。隐藏的存储区域112例如与存储器阵列110同样地形成于包含NAND串单元的区块内，在被输入了特定命令时，可以通过字线选择电路160被选择。另外，隐藏的存储区域112也可以包含NAND串单元以外的存储元件。例如，存储区域112也可以包含MRAM、ReRAM、EEPROM、NOR等存储元件。在该情况下，对存储区域112的存取并非必须使用字线选择电路160，也可以使用其他专用的选择电路。

再次返回至图5，接着输入用于一次读取的程序数据(S106)。该程序数据为安全性高的机密信息，例如为安全码、解密密钥、隐私信息等。输入的程序数据经由数据暂存器140而被供给至页面缓冲器/感测电路170，如图7所示，被程序化于隐藏的存储区域112的页面。在程序数据的大小小于一页面的情况下，可以只对按照特定地址被列选择电路180选择的位线供给程序数据。相反，在程序数据的大小大于一页面的情况下，例如可以指定特定页面地址PA_N为前导页面，对从前导页面连续的页面写入程序数据。这样，结束用于一次读取的初始设定。

接着，对本实施例的闪存的一次读取操作进行说明。控制器150包含用于控制一次读取模式的程序或状态机。图8是表示控制器150控制一次读取模式时的功能性构成的框图。比较部300具备：比较部300，在进行闪存100的页面读取时，比较被输入至地址暂存器130的地址与保持于易失性组态暂存器250的特定地址；及控制部310，基于比较部300的比较结果控制各部。

如下所述，控制部310在闪存100的通电排序时，执行控制S1、控制S2及控制S3等，所述控制S1用于使存储于非易失性组态暂存器240的特定地址传输至易失性组态暂存器250且保持该特定地址，所述控制S2用于在通过比较部300得出两地址一致时，擦除保持于易失性组态暂存器250的特定地址，所述控制S3在通过比较部300得出两地址一致时，让字线选择电路160选择隐藏的存储区域112的页面。

接着，参照图9的流程图，更详细地说明本实施例的一次读取操作。该例为，在初始设定时，对非易失性组态暂存器240的地址存储区域242设定特定页面地址，且不设定列地址。

如果图4所示的系统200启动，对闪存100接通电源(S200)，控制器150便开始用于通电排序的程序或状态机。首先，控制器150存取非易失性组态暂存器240，检查设定于标记区域244的标记，判定初始设定是否正在进行(S202)。如果未进行初始设定，控制器150便不会移至一次读取模式，而是进行像以往那样的操作(S204)。

另一方面，在设定有标记时，即初始设定完成时，控制器150转至一次读取模式，进行一次读取的控制(S206)。如果转至一次读取模式，控制器150便由于非易失性组态暂存器240中存储有特定页面地址，而执行内部读取命令「00h」(S208)。通过执行「00h」，从非易失性组态暂存器240的地址存储区域242读取特定页面地址(S210)，并将特定页面地址保持于易失性组态暂存器250(S212)。图10A表示将特定页面地址PA_N设定于易失性组态暂存器250的情况。步骤S212之前的处理是通过通电排序进行。

之后，主机设备210对闪存100进行读取操作(S214)。读取操作与以往相同，闪存100从主机设备210接收读取命令及地址。回应读取操作，控制器150执行内部读取命令「30h」(S216)。通过执行该命令，输入至地址暂存器130的地址被读取。

接着，比较部300比较保持于易失性组态暂存器250的特定页面地址与从地址暂存器130读取的页面地址，判定两地址是否一致(S218)。假设地址不一致，便实施通常的页面读取(S220)。即，通过字线选择电路160选择被输入的页面地址，向页面缓冲器/感测电路170传输被选择的页面的数据，并经由输入输出缓冲器120向主机设备210输出。图10B表示输入PA01作为页面地址的例子。由于页面地址PA01与特定页面地址PA_N不一致，因此，字线选择电路160选择页面地址PA01，读取页面地址PA01的数据。

另一方面，通过比较部300判定输入的页面地址与特定地址一致的情况下(S218)，控制器150(控制部300)令字线选择电路160选择隐藏的存储区域112的页面，并向页面缓冲器/感测电路170传输存储于存储区域112的数据(S222)。然后，控制部300擦除保持于易失性组态暂存器250的特定页面地址或使其无效(S224)。之后，从输入输出缓冲器120读取存储于存储区域112的页面的数据(S226)。

图10C表示输入特定页面地址PA_N作为页面地址的例子。由于输入的页面地址PA_N与特定页面地址PA_N一致，字线选择电路160选择隐藏的存储区域112的页面，并向页面缓冲器/感测电路170传输存储于该页面的数据。此时，应注意存储器阵列110的特定页面地址PA_N并未被选择。

这样，如果被输入的页面地址与特定页面地址一致，便能读取存储于隐藏的存储区域112的页面的数据，但该读取被限制为只有一次。即，如果与特定页面地址一致的页面地址被输入一次，便会擦除保持于易失性组态暂存器250的特定页面地址或使其无效，因此，即便与特定页面地址一致的页面地址再一次被输入，比较部300也会判定两地址不一致，而不会判定两地址一致。所以，字线选择电路160不会选择隐藏的存储区域112的页面。图10D表示在进行一次读取后，与特定地址一致的页面地址被输入时的例子。在页面地址PA_N被输入时，由于易失性组态暂存器250实质上未保持特定页面地址，因此比较部300判定两地址不一致。因此，字线选择电路160并非选择隐藏的存储区域112的页面，而是选择存储器阵列110的特定页面地址PA_N，读取存储于该特定页面地址PA_N的数据。

根据本实施例，在闪存存储着安全码、解密密钥或隐私数据等机密性非常高的信息的情况下，将此种机密性高的信息的读取次数限制为一次，因此可以防止重要信息轻易地被读取、或被复制。另外，通过将虚拟数据(dummy data)程序化于作为用户区的存储器阵列110的特定页面地址PA_N，系统在虚拟数据因恶意存取或违法存取而被读取时，可以利用虚拟数据追踪违法存取。

在所述图9所示的例子中，表示的是对非易失性组态暂存器240设定标记，在设定有标记时转至一次读取模式的例子(S202、S206)，但此种标记设定或利用标记的判定并非必需。在另一优选实施方式中，闪存100可以在电源接通时，无关于标记设定而选择性地执行一次读取或通常的操作。在未执行一次读取时，即未对非易失性组态暂存器240进行初始设定时，非易失性组态暂存器240的地址存储区域242为预设(default)，因此向易失性组态暂存器250传输擦除状态的地址信息(均为F的数据)。在该擦除状态的页面地址信息与用户可选择的地址信息不一致的情况下，必然进行通常的读取操作。另一方面，如果对地址存储区域242设定了特定地址，通过与所述相同的操作，只在特定地址与用户选择的地址一致时才读取隐藏的存储区域的数据。

接着，说明本发明的第二实施例。所述实施例表示的是一次读取的例子，第二实施例能够进行有限的多次读取。图11是表示第二实施例的功能性构成的图。在第二实施例中，追加计数器320，该计数器320对利用比较部300判定的两地址的一致次数进行计数。计数器320在两地址的一致次数达到预先决定的次数N时，向控制部300通知该情况。控制部300回应该通知，擦除保持于易失性组态暂存器250的特定页面地址或使其无效。由此，存储于隐藏的存储区域112的数据只能以有限的次数N被读取。

虽然详细叙述了本发明的优选实施方式，但本发明并不限定于特定的实施方式，可以在权利要求中记载的本发明的主旨范围内进行各种变形、变更。

在所述实施例中，如果初始设定的特定页面地址为用户区域，便可设定于任意处，因此可以扩大地址映射(mapping)的自由度。另外，所述实施例表示的是将特定页面地址存储于组态暂存器的例子，但特定页面地址并非必须存储于组态暂存器，也可以存储于其他存储区域。而且，所述实施例例示了「00h」、「30h」作为闪存执行的内部读取命令，但并不限定于此，只要是能够读取设定于暂存器的页面地址的命令或控制信号即可。

而且，在所述实施例中，例示了一个特定页面地址，但并不限定于此，也可以使用多个特定页面地址，对与多个特定页面地址对应的存储区域112程序化数据。

Claims (10)

1.一种半导体存储器装置，其包括：

与非型存储器阵列；

输入部，输入地址信息、数据及指示存储第一地址信息与第一数据的特定命令，其中所述特定命令从主机设备接收，且包括所述第一地址信息及所述第一数据；

读取部，基于从所述输入部输入的所述地址信息，读取存储于所述与非型存储器阵列的所述数据；

设定部，根据输入的所述特定命令，存储所述第一地址信息于所述半导体存储器装置的地址存储区域以作为特定地址信息，

其中所述设定部根据输入的所述特定命令，存储所述第一数据于所述半导体存储器装置的隐藏数据存储区域中以作为特定数据，其中所述第一数据不存储于由所述第一地址信息指示的所述与非型存储器阵列的第一地址；以及

控制部，控制所述读取部，并且

所述控制部在读取操作时比较所述特定地址信息和从所述输入部输入的第二地址信息，其中所述读取操作是用以读取由所述第二地址信息指示而存储于与非型存储器阵列的第二地址的第二数据，

其中当所述第二地址信息与所述特定地址信息不一致时，所述读取部不读取来自所述隐藏数据存储区域的所述特定数据，而是根据所述第二地址信息读取来自所述与非型存储器阵列的所述第二地址的所述第二数据，

其中当所述第二地址信息与所述特定地址信息一致时，所述控制部擦除或使存储于所述地址存储区域的所述特定地址信息无效，并且所述读取部读取来自所述隐藏数据存储区域的所述特定数据。

2.如权利要求1所述的半导体存储器装置，其中所述设定部包含非易失性地址存储区域和易失性地址存储区域，且所述地址存储区域域是非易失性地址存储区域，其中所述设定部在电源接通后，将存储于所述非易失性地址存储区域的所述特定地址信息发送并存储至所述易失性地址存储区域，所述控制部在所述第二地址信息与所述特定地址信息一致时，擦除存储于所述易失性地址存储区域的所述特定地址信息。

3.如权利要求1或2所述的半导体存储器装置，其中所述特定地址信息兼为可选择所述与非型存储器阵列的地址空间的地址。

4.如权利要求1或2所述的半导体存储器装置，其中所述隐藏数据存储区域设定于与用户可利用的存储器阵列不同的区域。

5.如权利要求1或2所述的半导体存储器装置，其中所述地址存储区域为组态暂存器。

6.如权利要求1或2所述的半导体存储器装置，其中所述控制部包含计数部，所述计数部对所述输入部输入的所述第二地址信息与所述特定地址信息一致的次数进行计数，且在所述控制部的所述读取操作中，当所述第二地址信息与所述特定地址信息一致时，擦除或使存储于所述地址存储区域的所述特定地址信息无效，

所述控制部在所述计数部的计数结果达到预先决定的值时，擦除或使所述特定地址信息无效。

7.一种半导体系统，包含如权利要求1或2所述的半导体存储器装置、及与所述半导体存储器装置连接的主机设备，并且

所述主机设备通过所述特定命令向所述半导体存储器装置输出所述特定地址信息及所述特定数据。

8.一种读取方法，用于在包含半导体存储器装置及主机设备的系统中读取特定数据，包括：

通过所述主机设备向所述半导体存储器装置输出特定命令，其中所述特定命令包括特定地址信息与特定数据，并指示存储所述特定地址信息与所述特定数据；

根据所述特定命令于所述半导体存储器装置的地址存储区域存储所述特定地址信息，且于所述半导体存储器装置的隐藏数据存储区域存储所述特定数据，其中所述特定数据不存储于由所述特定地址信息指示的与非型存储器阵列的第一地址；以及

在读取操作时，比较所述特定地址信息与相应于所述读取操作的输入的地址信息，其中所述读取操作是用以读取存储于所述半导体存储器装置的所述与非型存储器阵列的第二地址的数据，且所述第二地址由所述输入的地址信息所指示，

当所述输入的地址信息和所述特定地址信息不一致时，不从所述隐藏数据存储区域读取所述特定数据，而是根据所述输入的地址信息从所述与非型存储器阵列的所述第二地址读取所述数据，

当所述输入的地址信息和所述特定地址信息一致时，擦除或使存储于所述地址存储区域的所述特定地址信息无效，并从所述隐藏数据存储区域读取所述特定数据。

9.如权利要求8所述的读取方法，其中所述半导体存储器装置包含非易失性地址存储区域和易失性地址存储区域，且所述地址存储区域域是非易失性地址存储区域，其中所述读取方法还包括在接通系统电源后，将存储于所述非易失性地址存储区域的所述特定地址信息发送并存储于所述 易失性地址存储区域，且当所述输入的地址信息与所述特定地址信息一致时，擦除所述易失性地址存储区域的所述特定地址信息。

10.如权利要求8或9所述的读取方法，其中所述读取方法还包括：

对所述输入的地址信息与所述特定地址信息一致的次数进行计数；以及

当计数结果达到预先决定的值时，擦除或使所述特定地址信息无效。