JP2005092401A

JP2005092401A - 電源回路

Info

Publication number: JP2005092401A
Application number: JP2003322782A
Authority: JP
Inventors: Hiroshi Fujiwara; 博史藤原
Original assignee: Renesas Semiconductor Manufacturing Co Ltd; Kansai Nippon Electric Co Ltd
Current assignee: Renesas Semiconductor Manufacturing Co Ltd; Kansai Nippon Electric Co Ltd
Priority date: 2003-09-16
Filing date: 2003-09-16
Publication date: 2005-04-07

Abstract

【課題】チャージポンプの負荷を構成するレギュレータのオン時にチャージポンプの出力電位が過渡的に降下するのを低減する。
【解決手段】第１電源ラインＶＤＤ１からチャージポンプ１０に電源入力し、チャージポンプ１０から第２電源ラインＶＤＤ２に出力した昇圧電圧ＶＤＤ２をレギュレータ３０を構成するオペアンプ３１のＭＯＳトランジスタＭ６に電源入力し、オペアンプ３１からレギュレート電圧Ｖoutを出力する電源回路２００において、オペアンプ３１が出力端電位の帰還によりＭＯＳトランジスタＭ６のオン抵抗を制御するオン抵抗制御回路３７を有し、オン抵抗制御回路３７によりオペアンプ起動時の平滑コンデンサ２４への突入電流を抑制する。
【選択図】図１

Description

本発明は、第１電源ラインから電源入力して昇圧電圧を第２電源ラインに出力するチャージポンプと、第２電源ラインから電源入力して出力端子にレギュレート電圧を出力するレギュレータとを具備した電源回路に関する。

従来のこの種の電源回路１００（例えば、特許文献１を参照）について図４を参照して説明する。電源回路１００は、クロック信号ＣＬＫに同期して充放電動作して昇圧電圧を出力するチャージポンプ１０と、チャージポンプ１０の出力電圧を電源入力してレギュレート電圧Ｖoutを出力するレギュレータ２０とで構成されている。

チャージポンプ１０は、図５に一例を示すように、２倍昇圧型で構成され、昇圧コンデンサ１１、平滑コンデンサ１２およびスイッチ１３，１４，１５，１６を有している。第１電源ラインＶＤＤ１と接地ラインＧｎｄ間にスイッチ１３、昇圧コンデンサ１１およびスイッチ１４が直列接続されている。第１電源ラインＶＤＤ１と昇圧コンデンサ１１およびスイッチ１４の接続点間にスイッチ１５が接続されている。スイッチ１３および昇圧コンデンサ１１の接続点と接地ラインＧｎｄ間にスイッチ１６および平滑コンデンサ１２が直列接続され、その直列接続点がチャージポンプ１０の出力端として第２電源ラインＶＤＤ２に接続されている。スイッチ１３，１４とスイッチ１５，１６とは、クロック信号ＣＬＫ入力により相補的にオン／オフ制御される。スイッチ１３，１４，１５，１６は、例えば、ＭＯＳトランジスタで構成される。

チャージポンプ１０の基本的な昇圧動作について説明する。先ず、"Ｈ"レベルのクロック信号ＣＬＫ入力により、スイッチ１３，１４がオン、スイッチ１５，１６がオフになり、電源電圧VDD１により昇圧コンデンサ１１が充電される。次に、"Ｌ"レベルのクロック信号ＣＬＫ入力により、スイッチ１３，１４がオフ、スイッチ１５，１６がオンになり、昇圧コンデンサ１１は放電し、昇圧コンデンサ１１に充電された電圧に電源電圧VDD１が加算された昇圧電圧が出力端子Ｖoutから出力されるとともに平滑コンデンサ１２に充電される。このオン／オフ制御が繰り返されて、チャージポンプ１０の出力端から第２電源ラインＶＤＤ２に昇圧電圧ＶＤＤ２が出力される。チャージポンプ１０は、クロック信号ＣＬＫ入力により、コンデンサ１１，１２の充電電圧が飽和するようにオン／オフ制御され、チャージポンプ１０の出力端に第１電源電圧ＶＤＤ１の２倍の昇圧電圧が出力される。

レギュレータ２０は、図４に示すように、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２が電源入力され、レギュレート電圧Ｖoutを出力するオペアンプ２１と、オペアンプ２１の出力端電位を分圧しその分圧電圧をオペアンプ２１の反転入力端に供給する分圧抵抗Ｒ１，Ｒ２からなる分圧回路２２と、オペアンプ２１の非反転入力端に基準電圧Ｖrefを供給する基準電圧源２３と、オペアンプ２１の出力端と接地ラインＧｎｄ間に接続された平滑コンデンサ２４とを有している。オペアンプ２１は、チャージポンプ１０が完全に昇圧し終わった後にオンするとともに、出力不要時は低消費電力化のためオフするように、オン／オフ制御端子２１ａを有している。オン／オフ制御端子２１ａは制御信号入力端子Ｖｃに接続されている。さらに、レギュレータ２０は、オペアンプ２１がオフ時にオペアンプ２１の出力端電位を接地電位ＶＳＳにプルダウンさせるためにオペアンプ２１の出力端と接地ラインＧｎｄ間に接続されたプルダウンスイッチであるＮチャネルＭＯＳトランジスタ２５と、制御信号入力端子ＶｃとＭＯＳトランジスタ２５のゲート間に接続されたインバータ２６とを有している。

オペアンプ２１は、基本回路例（オン／オフ制御端子２１ａへの制御信号によるオン／オフのための回路は図示せず）を図６に示すように、ＰチャネルＭＯＳトランジスタＭ１，Ｍ２とＮチャネルＭＯＳトランジスタＭ３〜Ｍ５とからなる差動増幅段と、ＰチャネルＭＯＳトランジスタＭ６とＮチャネルＭＯＳトランジスタＭ７とからなる出力段とで構成されている。ＭＯＳトランジスタＭ６は、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２がソースに電源入力され、ドレインからレギュレート電圧Ｖoutが出力される出力用ＭＯＳトランジスタとして機能する。

この電源回路１００は、１チップの半導体集積回路で構成され、チャージポンプ１０を構成する昇圧コンデンサ１１および平滑コンデンサ１２とレギュレータ２０を構成する平滑コンデンサ２４とは、半導体集積回路に外付け素子として接続される。チャージポンプ１０へのクロック信号ＣＬＫ入力は、半導体集積回路の外部から供給されるか、または半導体集積回路内部に構成される発振回路から供給される。また、制御信号入力端子Ｖｃへの制御信号入力は、半導体集積回路の外部から供給されるか、または半導体集積回路内部に構成される発振回路の出力が同じく内部に構成されるタイミング発生回路に供給され、そのタイミング発生回路からのタイミング信号が供給される。

上記構成の電源回路１００の動作を図７を併用して説明する。第１電源ラインＶＤＤ１に、バッテリー等の直流電源から、例えば、第１電源電圧ＶＤＤ１＝３ｖが供給され、時刻Ｔ１にチャージポンプ１０がオンし、チャージポンプ１０が完全に昇圧し終わった後の時刻Ｔ２には、チャージポンプ１０から第２電源ラインＶＤＤ２に、電源電圧ＶＤＤ１の２倍の昇圧電圧ＶＤＤ２＝２×ＶＤＤ１＝６ｖが出力されている。この時刻Ｔ２に制御信号入力端子Ｖｃに"Ｈ"レベルの制御信号Ｖｃが入力されるとオペアンプ２１はオンし、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２＝６ｖがオペアンプ２１のＭＯＳトランジスタＭ６に電源入力され、ＭＯＳトランジスタＭ６からの電流により平滑コンデンサ２４が充電される。そして、分圧回路２２の分圧抵抗Ｒ１，Ｒ２が、例えばＲ１／Ｒ２＝１に設定されて、分圧電圧が基準電圧Ｖref、例えば、Ｖref＝２．５ｖに等しくなるようにレギュレートされて、時刻Ｔ３に出力端子ＶoutからＶout＝Ｖref（１＋Ｒ１／Ｒ２）＝２．５×（１＋１）＝５ｖのレギュレート電圧が出力される。
特開２０００−１００１８７号公報（図１、図２）

ところで、従来の電源回路１００は、レギュレータ２０が時刻Ｔ２にオンしたとき、出力端子Ｖoutは接地電位ＶＳＳであり、分圧回路２２からの負帰還により、Ｖout＝５ｖのレギュレート電圧になるまで、レギュレータ２０がフルドライブで、すなわち、オペアンプ２１のＭＯＳトランジスタＭ６がオン抵抗を最小に制御されて平滑コンデンサ２４を充電する。そのため、レギュレータ２０の起動時に第２電源ラインＶＤＤ２からＭＯＳトランジスタＭ６を介して平滑コンデンサ２４に突入電流が流れる。チャージポンプ１０出力は一定の出力抵抗を持っており、このとき、図７に示すように、昇圧電圧ＶＤＤ２は過渡的に降下する。チャージポンプ１０は、この降下電圧が大き過ぎると、チャージポンプ１０が立ち下がったままになったり、他の電圧との関係でラッチアップが発生したりする虞があり、これを防止するために、チャージポンプの負荷駆動能力を大きくする必要があり、この電源回路を構成する半導体集積回路のチップサイズが大きくなるという問題があった。
従って、本発明の目的は、レギュレータ立ち上がり時のチャージポンプの電圧降下を小さくした電源回路を提供することである。

本発明の電源回路は、チャージポンプからの昇圧電圧をオペアンプを構成する出力用ＭＯＳトランジスタに電源入力し、平滑コンデンサが接続された前記オペアンプの出力端にレギュレート電圧を出力する電源回路において、前記オペアンプは出力端電位の帰還により出力用ＭＯＳトランジスタのオン抵抗を制御するオン抵抗制御回路を有し、前記オン抵抗制御回路によりオペアンプ起動時の前記平滑コンデンサへの突入電流を抑制するようにしたことを特徴とする。
また、本発明の電源回路は、上記電源回路において、前記オン抵抗制御回路が、前記出力用ＭＯＳトランジスタのゲート電位を制御するゲート電位制御回路と、前記出力端の電位を検出して前記ゲート電位制御回路への制御信号を出力する出力端電位検出回路とを有することを特徴とする。
また、本発明の電源回路は、上記電源回路において、前記ゲート電位制御回路が、前記第２電源ラインと前記出力用ＭＯＳトランジスタのゲート間に接続された第１のＰチャネルＭＯＳトランジスタを有し、前記出力端電位検出回路が、前記第２電源ラインと前記第１のＰチャネルＭＯＳトランジスタのゲート間に接続された抵抗と、前記第１のＰチャネルＭＯＳトランジスタのゲートと接地間に接続され、ゲートが前記出力端に接続された第２のＰチャネルＭＯＳトランジスタとを有することを特徴とする。
また、本発明の電源回路は、第１電源ラインから電源入力して昇圧電圧を第２電源ラインに出力するチャージポンプと、第２電源ラインから電源入力して出力端子にレギュレート電圧を出力するレギュレータとを具備し、レギュレータが、制御信号入力端子と、前記第２電源ラインから出力用ＭＯＳトランジスタに電源入力され、出力端から前記レギュレート電圧を出力するオン／オフ制御端子付きオペアンプと、オペアンプの出力端と接地ライン間に接続された平滑コンデンサと、オペアンプ出力端の電位を分圧しその分圧電圧をオペアンプの反転入力端に供給する分圧回路と、オペアンプの非反転入力端に基準電圧を供給する基準電圧源とを有する電源回路において、前記オペアンプに、前記第２電源ラインと前記出力用ＭＯＳトランジスタのゲート間に接続された第１のＰチャネルＭＯＳトランジスタと、前記第２電源ラインと前記第１のＰチャネルＭＯＳトランジスタのゲート間に接続された抵抗と、前記第１のＰチャネルＭＯＳトランジスタのゲートと接地間に接続され、前記出力端の電位をゲート入力とする第２のＰチャネルＭＯＳトランジスタとを有するオン抵抗制御回路を付設したことを特徴とする。
上記手段によれば、第２電源ラインの電圧ＶＤＤ２がオペアンプの出力用ＭＯＳトランジスタに電源入力され、オペアンプの出力端にレギュレート電圧を出力するとき、オペアンプの起動時に出力用ＭＯＳトランジスタのオン抵抗が大きくなり、平滑コンデンサへの突入電流が抑制されるので、そのとき、第２電源ラインＶＤＤ２の電圧降下を少なくして、レギュレータを立ち上げることができる。

本発明によれば、従来の電源回路よりもレギュレータ立ち上がり時におけるチャージポンプ出力電位の降下を少なくでき、ラッチアップ等の問題が起きにくくなる。従って、チャージポンプの負荷駆動能力を大きくする必要がなくなり、この電源回路を構成する半導体集積回路のチップサイズを小さくできる。

以下に、本発明の一実施形態の電源回路２００について図１を参照して説明する。尚、図４に示すものと基本的な構成が同一のものについては同一符号を付して、その説明を省略する。図４に示す従来の電源回路１００と異なる点は、レギュレータ２０に替わりレギュレータ３０を有し、レギュレータ３０は、オペアンプ２１に替わりオペアンプ３１を有している点である。オペアンプ３１は、オペアンプ２１のオン／オフ制御端子２１ａと同一機能のオン／オフ制御端子３１ａを有している。オン／オフ制御端子３１ａは制御信号入力端子Ｖｃに接続されている。

オペアンプ３１は、基本回路例（オン／オフ制御端子３１ａへの制御信号によるオン／オフのための回路は図示せず）を図２に示すように、オペアンプ２１と同一構成のＭＯＳトランジスタＭ１〜Ｍ７に加え，第２電源ラインＶＤＤ２とＭＯＳトランジスタＭ６のゲート間にオペアンプの出力端の電位を制御信号とするオン抵抗制御回路３７を付設している。オン抵抗制御回路３７は、ＭＯＳトランジスタＭ６のゲート電位を制御するゲート電位制御回路３８と、オペアンプ３１の出力端の電位を検出してゲート電位制御回路３８への制御信号を出力する出力端電位検出回路３９とを有する。ゲート電位制御回路３８は、第２電源ラインＶＤＤ２とＭＯＳトランジスタＭ６のゲート間に直列接続されたＰチャネルＭＯＳトランジスタＭ８および抵抗Ｒ３を有している。出力端電位検出回路３９は、第２電源ラインＶＤＤ２と接地Ｇｎｄ間に直列接続された抵抗Ｒ４、抵抗Ｒ５、ＰチャネルＭＯＳトランジスタＭ９およびＮチャネルＭＯＳトランジスタＭ１０を有している。ＭＯＳトランジスタＭ８のゲートは抵抗Ｒ４とＲ５との接続点に接続されている。ＭＯＳトランジスタＭ９のゲートはオペアンプ３１の出力端であるＭＯＳトランジスタＭ６とＭ７との接続点に接続されている。ＭＯＳトランジスタＭ１０のゲートはバイアス端子Ｖbiasに接続されている。

この電源回路２００は、１チップの半導体集積回路で構成され、チャージポンプ１０を構成する昇圧コンデンサ１１および平滑コンデンサ１２とレギュレータ３０を構成する平滑コンデンサ２４とは、半導体集積回路に外付け素子として接続される。チャージポンプ１０へのクロック信号ＣＬＫ入力は、半導体集積回路の外部から供給してもよいし、または半導体集積回路内部で発振回路により供給してもよい。また、制御信号入力端子Ｖｃへの制御信号入力は、半導体集積回路の外部から供給してもよいし、または半導体集積回路内部に構成される発振回路の出力を同じく内部に構成されるタイミング発生回路に供給し、そのタイミング発生回路で生成されるタイミング信号を供給してもよい。

上記構成の電源回路２００の動作を図３を併用して説明する。第１電源ラインＶＤＤ１に、バッテリー等の直流電源から、例えば、第１電源電圧ＶＤＤ１＝３ｖが供給され、時刻Ｔ１にチャージポンプ１０がオンし、チャージポンプ１０が完全に昇圧し終わった後の時刻Ｔ２には、チャージポンプ１０から第２電源ラインＶＤＤ２に、電源電圧ＶＤＤ１の２倍の昇圧電圧ＶＤＤ２＝２×ＶＤＤ１＝６ｖが出力され、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２＝６ｖがレギュレータ３０に供給された状態となっている。この時刻Ｔ２に制御信号入力端子Ｖｃに"Ｈ"レベルの制御信号Ｖｃが入力されるとレギュレータ３０はオンし、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２＝６ｖがオペアンプ３１のＭＯＳトランジスタＭ６に電源入力され、ＭＯＳトランジスタＭ６からの電流により平滑コンデンサ２４が充電される。

時刻Ｔ２からのレギュレータ３０の起動時において、オペアンプ３１のオン抵抗制御回路３７が次のように動作して、ＭＯＳトランジスタＭ６はオン抵抗制御回路３７が接続されていない場合よりもオン抵抗が大きくなるように制御される。時刻Ｔ２において、出力端子Ｖoutの電位は接地電位ＶＳＳであり、この出力端子Ｖoutの電位が出力端電位検出回路３９のＭＯＳトランジスタＭ９のゲートに入力され、ＭＯＳトランジスタＭ９がオンする。そして、出力端電位検出回路３９の抵抗Ｒ４とＲ５の接続点の電位が出力端電位検出回路３９からの検出信号としてゲート電位制御回路３８に入力され、ＭＯＳトランジスタＭ８がオンする。これにより、ＭＯＳトランジスタＭ６のゲート電位がオン抵抗制御回路３７が接続されていない場合より高くなり、ＭＯＳトランジスタＭ６はオン抵抗制御回路３７が接続されていない場合よりもオン抵抗が大きくなるように制御される。その結果、時刻Ｔ２直後の平滑コンデンサ２４への充電が従来の電源回路１００に較べて緩慢に行われるため突入電流が抑制され、時刻Ｔ２直後の平滑コンデンサ２４への充電による第２電源ラインＶＤＤ２の電圧降下は、従来の電源回路１００に較べて小さく抑えることができる。時刻Ｔ２直後の第２電源ラインＶＤＤ２の電圧降下の大きさは、主にＭＯＳトランジスタＭ８のサイズと抵抗Ｒ３の抵抗値により決定することができる。

時刻Ｔ２からの平滑コンデンサ２４への充電により出力端子Ｖoutの電位は、オン抵抗制御回路３７が接続されていない場合よりも緩慢に上昇していく。そして、出力端子Ｖoutの電位が所定の電位となる時刻Ｔ４になると、オペアンプ３１のオン抵抗制御回路３７が次のように動作を停止して、ＭＯＳトランジスタＭ６はオン抵抗制御回路３７が接続されていない場合と同じオン抵抗に制御される。時刻Ｔ４において、出力端子Ｖoutの電位が所定の電位、すなわち、ＭＯＳトランジスタＭ９のゲート・ソース間電圧がＭＯＳトランジスタＭ９の閾値電圧より小さくなる電位、例えば、Ｖout＝４ｖとなると、ＭＯＳトランジスタＭ９がオフし、それによりＭＯＳトランジスタＭ８もオフし、オン抵抗制御回路３７が動作を停止する。その結果、時刻Ｔ４以降、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２＝６ｖがオペアンプ３１のオン抵抗制御回路３７が接続されていない場合と同じオン抵抗に制御されたＭＯＳトランジスタＭ６に電源入力され、ＭＯＳトランジスタＭ６からの電流により平滑コンデンサ２４が充電される。時刻Ｔ４直後の平滑コンデンサ２４への充電による第２電源ラインＶＤＤ２の電圧降下は、時刻Ｔ４における出力端子Ｖoutの電位が既にレギュレート電圧に近い電位まで上昇しており、接地電位ＶＳＳから充電する場合に較べて小さく抑えることができる。そして、分圧回路２２の分圧抵抗Ｒ１，Ｒ２が、例えばＲ１／Ｒ２＝１に設定されて、分圧電圧が基準電圧Ｖref、例えば、Ｖref＝２．５ｖに等しくなるようにレギュレートされて、時刻Ｔ５に出力端子ＶoutからＶout＝Ｖref（１＋Ｒ１／Ｒ２）＝２．５×（１＋１）＝５ｖのレギュレート電圧が出力される。時刻Ｔ４直後の第２電源ラインＶＤＤ２の電圧降下の大きさは、上記の出力端子Ｖoutの所定の電位により決定することができ、その出力端子Ｖoutの所定の電位は、主にＭＯＳトランジスタＭ９のサイズと抵抗Ｒ４，Ｒ５の抵抗値により決定することができる。

以上のように、第１電源ラインＶＤＤ１からチャージポンプ１０に電源入力し、チャージポンプ１０から第２電源ラインＶＤＤ２に出力した昇圧電圧をレギュレータ３０のオペアンプ３１を構成するＭＯＳトランジスタＭ６に電源入力し、制御信号Ｖｃによりオペアンプ３１をオンしてオペアンプ３１の出力端にレギュレート電圧を出力する電源回路２００において、オペアンプ３１が出力端電位の帰還によりＭＯＳトランジスタＭ６のオン抵抗を制御するオン抵抗制御回路３７を有し、オン抵抗制御回路３７によりオペアンプ起動時の平滑コンデンサ２４への突入電流を抑制するようにしたので、オペアンプ３１の起動時における第２電源ラインＶＤＤ２の電圧降下を少なくできる。

尚、上記実施例では、チャージポンプを２倍昇圧型を例に説明したが、他の整数倍昇圧型のチャージポンプに適用することもできる。また、チャージポンプを正のチャージポンプを例に説明したが、負のチャージポンプに適用することもできる。

本発明の一実施形態の電源回路２００の回路図。図１の電源回路２００に用いられるオペアンプ３１の一例の回路図。図１に示す電源回路２００の動作を示す電圧波形図。従来の電源回路１００の回路図。図１および図４の電源回路に用いられるチャージポンプ１０の一例の回路図。図４の電源回路１００に用いられるオペアンプ２１の一例の回路図。図４に示す電源回路１００の動作を示す電圧波形図。

符号の説明

ＶＤＤ１第１電源ライン
ＶＤＤ２第２電源ライン
１０チャージポンプ
２２分圧回路
２３基準電圧源
２４平滑コンデンサ
２５ＮチャネルＭＯＳトランジスタ（プルダウンスイッチ）
２６インバータ
３０レギュレータ
３１オペアンプ
３７オン抵抗制御回路
３８ゲート電位制御回路
３９出力端電位検出回路
Ｍ８，Ｍ９ＰチャネルＭＯＳトランジスタ
Ｍ１０ＮチャネルＭＯＳトランジスタ
Ｒ１〜Ｒ５抵抗
２００電源回路

Claims

チャージポンプからの昇圧電圧をオペアンプを構成する出力用ＭＯＳトランジスタに電源入力し、平滑コンデンサが接続された前記オペアンプの出力端にレギュレート電圧を出力する電源回路において、
前記オペアンプは出力端電位の帰還により出力用ＭＯＳトランジスタのオン抵抗を制御するオン抵抗制御回路を有し、前記オン抵抗制御回路によりオペアンプ起動時の前記平滑コンデンサへの突入電流を抑制するようにしたことを特徴とする電源回路。
前記オン抵抗制御回路が、前記出力用ＭＯＳトランジスタのゲート電位を制御するゲート電位制御回路と、前記出力端の電位を検出して前記ゲート電位制御回路への制御信号を出力する出力端電位検出回路とを有することを特徴とする請求項１記載の電源回路。
前記ゲート電位制御回路が、前記第２電源ラインと前記出力用ＭＯＳトランジスタのゲート間に接続された第１のＰチャネルＭＯＳトランジスタを有し、
前記出力端電位検出回路が、前記第２電源ラインと前記第１のＰチャネルＭＯＳトランジスタのゲート間に接続された抵抗と、前記第１のＰチャネルＭＯＳトランジスタのゲートと接地間に接続され、ゲートが前記出力端に接続された第２のＰチャネルＭＯＳトランジスタとを有することを特徴とする請求項２記載の電源回路。
第１電源ラインから電源入力して昇圧電圧を第２電源ラインに出力するチャージポンプと、第２電源ラインから電源入力して出力端子にレギュレート電圧を出力するレギュレータとを具備し、
レギュレータが、制御信号入力端子と、前記第２電源ラインから出力用ＭＯＳトランジスタに電源入力され、出力端から前記レギュレート電圧を出力するオン／オフ制御端子付きオペアンプと、オペアンプの出力端と接地ライン間に接続された平滑コンデンサと、オペアンプ出力端の電位を分圧しその分圧電圧をオペアンプの反転入力端に供給する分圧回路と、オペアンプの非反転入力端に基準電圧を供給する基準電圧源とを有する電源回路において、
前記オペアンプに、前記第２電源ラインと前記出力用ＭＯＳトランジスタのゲート間に接続された第１のＰチャネルＭＯＳトランジスタと、前記第２電源ラインと前記第１のＰチャネルＭＯＳトランジスタのゲート間に接続された抵抗と、前記第１のＰチャネルＭＯＳトランジスタのゲートと接地間に接続され、前記出力端の電位をゲート入力とする第２のＰチャネルＭＯＳトランジスタとを有するオン抵抗制御回路を付設したことを特徴とする電源回路。