JP2005037280A

JP2005037280A - 電子回路システム、及び電子回路システムの検査方法

Info

Publication number: JP2005037280A
Application number: JP2003275653A
Authority: JP
Inventors: Keiichi Kawashima; 啓一川島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-07-16
Filing date: 2003-07-16
Publication date: 2005-02-10

Abstract

【課題】電子回路システム内の被試験電子回路の動作不良の検出を確実に、かつ、短時間で行える電子回路システムの検査方法を提供する。
【解決手段】電子回路システム１内に、入力データに対し所定の信号処理を施す被試験電子回路３から出力される信号の周波数帯域を狭くする処理を行うデータ変換回路４を設け、データ変換回路４の出力信号と予め与えられた値とが一致しているかどうかを判定することにより被試験電子回路３の動作不良を検査するようにした。
【選択図】図１

Description

本発明は、ディジタル集積回路等の電子回路システムの検査方法に関するものである。

従来の電子回路の検査方法は、テスト信号（テストパターンと呼ばれる）を検査しようとする電子回路（被試験電子回路）と被試験電子回路と同等な回路の基準電子回路に入力し、被試験電子回路の出力信号と基準電子回路の出力信号を比較することにより、電子回路の検査を行っている（例えば、特許文献１）。

このような従来の電子回路システムの検査方法について以下図５を用いて説明する。図５は、従来の電子回路システム、及びその検査方法を説明するための図である。

図５において、１は電子回路システム、２は前段電子回路、３は被試験電子回路、４は後段電子回路、５はテスト信号発生器、６は基準電子回路、７は出力信号比較回路、８は入力端子、９は出力端子である。

電子回路システム１は、例えば、１枚あるいは複数枚のプリント板などで構成されており、多数の電子回路が実装されており、その中の１つの回路素子、あるいは、複数の回路素子から構成される電子回路部分を被試験電子回路３とする。前段電子回路２は、被試験電子回路３に信号を供給する電子回路であり、後段電子回路４は、被試験電子回路３から信号が供給される電子回路である。

テスト信号発生器５は、テスト信号１０を発生し、入力端子８を介して電子回路システム１の被試験電子回路３に出力するとともに、基準電子回路６にも出力する。基準電子回路６は、被試験電子回路３と同等の回路を有し、基準信号を出力信号比較回路７に出力する。出力信号比較回路７は、被試験電子回路３から出力端子９を介して出力された信号と、基準電子回路６から出力された信号とを比較する。

次に、従来の電子回路システムの検査方法について説明する。
電子回路システム１が動作しているときに、テスト信号発生器５によりテスト信号１０を発生させ、被試験電子回路３、及び基準電子回路６に入力する。

電子回路システム１では、テスト信号１０を入力された被試験電子回路３の出力信号を出力端子９を介して出力信号比較回路７に入力する。

出力信号比較回路７では、上記被試験験電子回路３の出力信号を上記基準電子回路６の出力信号と比較し、電子回路システム１の被試験電子回路３の動作不良を判定する。

また、図６に示すように、基準電子回路６を用いずに検査を行う、つまり、テスト信号１０を被試験電子回路３に入力し、被試験電子回路３から出力された信号に異常がないかどうかを出力信号判定回路１１で判定する、出力判定型の検査方法などを用いた検査装置が開発されている。
特開平７−２４４１２１号公報（第５−７頁、第１図）

しかしながら、光ディスクの市場では、高倍速再生、高倍速記録の要望が年々高くなり、それに対応すべく電子回路の動作周波数は高くなる傾向にある。例えば、CD−ROMの４８倍速記録の場合、動作周波数は２０７MHｚにもなる。このような場合、被試験電子回路３の出力信号の周波数帯域が広くなり、上記従来の電子回路の検査方法では、被試験電子回路３から出力信号比較回路７までの間のデータ転送において波形伝送歪が発生するため、出力信号比較回路７は被試験電子回路３の出力信号を正しく受信することができず、誤った判定をしてしまうという問題点を有していた。

本発明は、上記問題点に鑑み、電子回路の動作不良検査を正確に行うことのできる電子回路システム、及びその検査方法を提供することを目的とする。

上記課題を解決するために、本発明の請求項１にかかる電子回路システムは、入力データに対し所定の信号処理を施す被試験電子回路を有する電子回路システムであって、上記被試験電子回路の出力信号の周波数帯域が狭くなるよう、変換処理を行い出力するデータ変換処理回路を備えたことを特徴とする。

これにより、被試験電子回路の出力端子と、該被試験電子回路の出力端子に接続されている検査装置との間の伝送路における波形伝送歪を抑えることができ、被試験電子回路の動作不良を正確に検査することができる。

また、本発明の請求項２にかかる電子回路システムは、入力データに対し所定の信号処理を施す被試験電子回路を有する電子回路システムであって、上記被試験電子回路の出力データを複数のブロックに分け、現在のブロックのデータと１つ前のブロックのデータの排他的論理和演算を施すことにより検査符号を生成し、検査符号がブロック単位に更新されていくデータ変換処理回路を備えたことを特徴とする。

また、本発明の請求項３にかかる電子回路システムは、入力データに対し所定の信号処理を施す被試験電子回路を有する電子回路システムであって、上記被試験電子回路の出力信号の全て、または一部を半導体メモリに書き込むメモリ制御回路を備えたことを特徴とする。

また、本発明の請求項４にかかる電子回路システムは、入力データに対し所定の信号処理を施す被試験電子回路と、該被試験電子回路を検査する際に、上記被試験電子回路の出力信号に所定の変換処理を施すデータ変換処理回路とを備えた電子回路システムを検査する方法であって、前記被試験電子回路に該電子回路を検査するためのテスト信号を入力し、前記データ変換処理回路の出力信号と、予め定められた値とを比較することにより電子回路システム内の被試験電子回路の検査を行うことを特徴とするものである。

これにより、被試験電子回路の出力信号を被試験電子回路を検査する装置にデータ転送する際に、伝送路における波形伝送歪を抑えることができ、被試験電子回路の動作不良を正確に検査することができる。

また、本発明の請求項５にかかる電子回路システムは、入力データに対し所定の信号処理を施す被試験電子回路と、該被試験電子回路を検査する際に、上記被試験電子回路の出力信号を全て、または一部をメモリに書き込むメモリ制御回路を備えた電子回路システムを検査する方法であって、前記被電子回路に該電子回路を検査するためのテスト信号を入力し、前記メモリから読み出した信号と、予め定められた値とを比較することにより電子回路システム内の被試験電子回路の検査を行うことを特徴とする。

これにより、被試験電子回路の出力信号を被試験電子回路を検査する検査装置にデータ転送する際に、伝送路における波形伝送歪を抑えることができ、被試験電子回路の動作不良を正確に検査することができる。

本発明にかかる電子回路システム、及び電子回路システムの検査方法は、被試験電子回路の出力信号の周波数帯域を狭くするデータ変換回路、または被試験電子回路の出力信号からブロック単位に検査符号を生成し更新していくデータ変換回路、または、被試験電子回路の出力信号を半導体メモリに書き込むメモリ制御回路を設けることにより、被試験電子回路の動作不良を見落とすことなく、短時間で正確な検査を行うことのできる電子回路システム、及びその検査方法を実現可能である。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、ここで示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定されるものではない。

（実施の形態１）
以下に、本発明の実施の形態１にかかる電子回路システム、及びその検査方法について説明する。
図１は、本実施の形態１による電子回路システムの構成を示す図である。

図１において、１は電子回路システム、２は前段電子回路、３は被試験電子回路、１２はデータ変換回路、４は後段電子回路、５はテスト信号発生器、１１は出力信号判定回路、８は入力端子、９は出力端子である。

データ変換回路１２は、被試験電子回路３の出力信号に所定の信号変換処理を施し、出力端子９を介して出力信号判定回路１１に出力する。このデータ変換回路１２は、図２に示すように、フリップフロップ回路（ＦＦ）１２ａ１，１２ａ２，１２ａ３，１２ａ４、及び１／２分周器１２ｂを備えたものであり、電子回路システム１の出力端子９から出力信号判定回路１１までのデータ転送において波形伝送歪が発生しないように、被試験電子回路３の出力信号の周波数帯域を狭くし、出力端子９へ出力する。

テスト信号発生器５は、テスト信号１０を発生し、入力端子８を介して検査の対象となる電子回路システム１の被試験電子回路３に出力する。出力信号判定回路１１は、予め定められている期待値と、データ変換回路１２の出力信号とを比較する。

以下に、本実施の形態１による電子回路システムの検査方法について説明する。
まず、テスト信号発生器５によりテスト信号１０を発生させ、入力端子８を介して電子回路システム１の被試験電子回路３に入力する。

電子回路システム１では、テスト信号１０が入力された被試験電子回路３の出力信号を、データ変換回路１２に入力する。

データ変換回路１２では、上記被試験電子回路３の出力信号は、フリップフロップ回路１２ａ１のデータ入力端子に入力され、被試験電子回路３の出力信号に同期したクロック信号は、フリップフロップ回路１２ａ１のクロック入力端子に入力されるとともに、１／２分周器１２ｂに入力される。フリップフロップ回路１２ａ１、１２ａ２はシフトレジスタを構成しており、フリップフロップ回路１２ａ１、１２ａ２の出力信号はそれぞれフリップフロップ回路１２ａ３、１２ａ４のデータ入力端子に入力され、１／２分周器１２ｂの出力信号である１／２分周されたクロックでラッチされる。

このような実施の形態１では、データ変換回路１２により被試験電子回路３の出力信号を２ビットのパラレル信号に変換し、周波数帯域が狭くなるようにしたので、出力端子９と出力信号判定回路１１間の伝送路による波形伝送歪が小さくなり、出力信号判定回路１１において誤った判定のない検査方法を実現することができる。

なお、本実施の形態１では、データ変換回路１２は、シリアル信号を２ビットのパラレル信号に変換する変換回路で構成しており、周波数帯域を１／２に狭くする場合について説明したが、シフトレジスタの段数を増やしてさらに周波数帯域をさらに狭くすることも可能である。また、上記データ変換回路１２を図３に示す構成としても良い。

ここで、図３を用いながら、データ変換回路１２の動作について説明する。
上記被試験電子回路３の出力信号は、フリップフロップ回路で構成された遅延素子１２ｄの出力信号である検査符号１２ｅと共に排他的論理和回路１２ｃに入力される。

排他的論理和回路１２ｃでは、上記被試験電子回路３の出力信号と遅延素子１２ｄから出力される検査符号１２ｅを入力として排他的論理和（Ｅｘｃｌｕｓｉｖｅ−ＯＲ）演算が行われ、排他的論理和演算された信号は遅延素子１２ｄに入力される。排他的論理和演算とは、演算子を＋で示すと、０＋０＝０，１＋０＝１，０＋１＝１，１＋１＝０なる演算である。

上記データ変換回路１２は、ｗビットのブロック単位のデータ系列で、ｎ番目のブロックデータをＩ_n、ｎ番目のブロックデータでｋビット目のデータの値をｉ_nk（ｋ＝１，２，…，ｗ）、ｎ番目のブロックデータに対する検査符号をＰ_n、ｎ番目のブロックデータに対する検査符号でｋビット目の検査符号の値をｐ_nk（ｋ＝０，１，…，ｗ−１）、排他的論理和の演算子を＋、とすると、下記の数１式で表される。

ｎ＝０の時、つまり検査を始めるときは、データ変換回路１２検査符号をリセットし、検査符号の値を“０”とする。つまり、ｐ_0k＝０（ｋ＝１，２，…，ｗ）とする。

検査時間の経過（ｎ＝１，２，…，ｍ）とともに、検査符号は下記の数２式に示すように、被試験電子回路３の出力信号がデータ変換回路１２に入力されるごとに更新される。

出力信号判定回路１１では、所定時間経過後の検査符号Ｐ_m＝（ｐ_m1，ｐ_m2，…，ｐ_mk，…，ｐ_mw）の値を出力端子９を介して読み取り、上記検査符号Ｐ_mの値と期待値とを比較することにより、被試験電子回路３の動作不良を検出する。なお、ｗ＝１の場合、所定時間経過後の検査符号の値はＰ_m＝（ｐ_m1）で１ビットの値となり、被試験電子回路３で２ビット連続して誤った場合に正常動作と誤って判断してしまうため、ｗは少なくとも２以上でなくてはならない。

以上のように、データ変換回路１２により被試験電子回路３の出力信号を２ビット以上の検査符号に逐次変換していき、最後の検査符号のみを出力端子９を介して出力信号判定回路１１に読み出すようにしたので、検査符号の読み込みの際に出力端子９と出力信号判定回路１１間の伝送路による波形伝送歪の影響を受けずに、出力信号判定回路１１で誤判定のない検査方法を実現することができる。また、最後の検査符号のみを期待値と比較すればよいため、検査時間を短縮することができる。

（実施の形態２）
以下に、本発明の実施の形態２にかかる電子回路システム、及びその検査方法について説明する。
図４は、本実施の形態２による電子回路システム検査装置を示す図である。図４において、図１と同一または相当する構成要素については同じ符号を用い、その説明を省略する。図４において、１は電子回路システム、２は前段電子回路、３は被試験電子回路、４は後段電子回路、１４は半導体メモリ、１３はメモリ制御回路、５はテスト信号発生器、１１は出力信号判定回路、８は入力端子、９は出力端子、である。

上記実施の形態１による電子回路システムの構成と異なるのは、被試験電子回路３の検査に半導体メモリ１４を利用してメモリ制御回路１３を実装した点である。

以下に、本実施の形態２による電子回路システムの検査方法について説明する。
まず、テスト信号発生器５の出力信号であるテスト信号１０は、電子回路システム１内部の検査をする試験電子回路３に入力される。被試験電子回路３の出力信号は、メモリ制御回路１３の制御動作により、半導体メモリ１４に書き込まれる。このとき、被試験電子回路３の出力信号は、電子回路システム１の内部で直接半導体メモリ１４に書き込まれるため、被試験電子回路３の出力信号の周波数帯域の影響はない。

ここで、メモリ制御回路１３の制御動作、及び被試験電子回路３の検査方法には下記に示す方法がある。
（１）被試験電子回路３の出力信号の全てを半導体メモリ１４に書き込む。そして、半導体メモリ１４に書き込まれた被試験電子回路３の出力信号を出力信号判定回路１１に全て読み込み、出力信号判定回路１１にて期待値と比較することにより被試験電子回路３の検査を行う。このようにすれば、出力端子９から出力信号判定回路１１までの伝送路による波形伝送歪を小さくすることができる。
（２）被試験電子回路３の出力信号の全てを半導体メモリ１４に書き込む。そして、半導体メモリ１４に書き込まれた被試験電子回路３の出力信号の一部を出力信号判定回路１１に読み込み、出力信号判定回路１１にて期待値と比較することにより被試験電子回路３の検査を行う。なお、被試験電子回路３の出力信号の一部とは、例えば、ＣＤ−ＲＯＭの場合、１セクタ２３５２バイトの先頭、中間、終端部分のデータである。このようにすれば、出力端子９から出力信号判定回路１１までの伝送路による波形伝送歪を小さくするとともに、被試験電子回路の検査時間を短縮することができる。
（３）被試験電子回路３の出力信号の全てを半導体メモリ１４に書き込む。そして、半導体メモリ１４に書き込まれた被試験電子回路３の出力信号から上記実施の形態１で示した検査符号を生成し、出力信号判定回路１１にて検査符号と期待値とを比較することにより被試験電子回路３の検査を行う。このようにすれば、出力端子９から出力信号判定回路１１までの伝送路による波形伝送歪を小さくするとともに、被試験電子回路の検査時間を短縮することができる。
（４）被試験電子回路３の出力信号の一部（例えば、ＣＤ−ＲＯＭの１セクタの先頭、中間、終端部分のデータ）を半導体メモリ１４に書き込む。そして、半導体メモリ１４に書き込まれた被試験電子回路３の出力信号の一部を信号判定回路１１に読み込み、信号判定回路１１にて期待値と比較することにより被試験電子回路３の検査を行う。このようにすれば、出力端子９から出力信号判定回路１１までの伝送路による波形伝送歪を小さくするとともに、被試験電子回路の検査時間を短縮することができる。
（５）被試験電子回路３の出力信号から上記実施の形態１で示した検査符号を生成し、半導体メモリ１４に書き込む。そして、半導体メモリ１４に書き込まれた検査符号を信号判定回路１１に読み込み、信号判定回路１１にて検査符号と期待値とを比較することにより被試験電子回路３の検査を行う。このようにすれば、出力端子９から出力信号判定回路１１までの伝送路による波形伝送歪を小さくするとともに、被試験電子回路の検査時間を短縮することができる。

このような実施の形態２による電子回路システムでは、半導体メモリ１４に被試験電子回路３の出力信号を書き込み、半導体メモリ１４に書き込まれた被試験電子回路３の出力信号を出力端子９を介して出力信号判定回路１１に低レートで読み出すようにしたので、出力端子９と出力信号判定回路１１間の伝送路による波形電送歪が小さくなり、出力信号判定回路１１において誤った判定のない検査方法を実現することができる。

また、本実施の形態２では、電子回路システム１に半導体メモリ１を実装することになるが、現在のシステムＬＳＩには半導体メモリは搭載されているのでそれを利用すればよく、コストアップにはならない。

本発明にかかる電子回路システムは、１つの回路素子、あるいは複数の回路素子から構成される電子回路部分の検査を、確実に、かつ短時間で行うことのできる電子回路システムとして有用である。

本発明の実施の形態１による電子回路システム、及び電子回路システムの検査方法を示すブロック図である。図１に示した電子回路システムを構成するデータ変換回路の一例を示すブロック図である。図１に示した電子回路システムを構成するデータ変換回路の一例を示すブロック図である。本発明の実施の形態２による電子回路システム、及び電子回路システムの検査方法を示すブロック図である。従来の電子回路の検査方法を示すブロック図である。従来の電子回路の検査方法を示すブロック図である。

符号の説明

１電子回路システム
２前段電子回路
３被試験電子回路
４後段電子回路
５テスト信号発生器
６基準電子回路
７出力信号比較回路
８入力端子
９出力端子
１０テスト信号
１１出力信号判定回路
１２データ変換回路
１２ａ１フリップフロップ回路（ＦＦ）
１２ａ２フリップフロップ回路（ＦＦ）
１２ａ３フリップフロップ回路（ＦＦ）
１２ａ４フリップフロップ回路（ＦＦ）
１２ｂ１／２分周器
１２ｃ排他的論理和回路
１２ｄ遅延素子
１２ｅ検査符号
１３メモリ制御回路
１４半導体メモリ

Claims

入力データに対し所定の信号処理を施す被試験電子回路を有する電子回路システムであって、
上記被試験電子回路の出力信号の周波数帯域が狭くなるよう、変換処理を行い出力するデータ変換処理回路を備えた、
ことを特徴とする電子回路システム。
入力データに対し所定の信号処理を施す被試験電子回路を有する電子回路システムであって、
上記被試験電子回路の出力データを複数のブロックに分け、現在のブロックのデータと１つ前のブロックのデータの排他的論理和演算を施すことにより検査符号を生成し、検査符号がブロック単位に更新されていくデータ変換処理回路を備えた、
ことを特徴とする電子回路システム。
入力データに対し所定の信号処理を施す被試験電子回路を有する電子回路システムであって、
上記被試験電子回路の出力信号の全て、または一部を半導体メモリに書き込むメモリ制御回路を備えた、
ことを特徴とする電子回路システム。
入力データに対し所定の信号処理を施す被試験電子回路と、該被試験電子回路を検査する際に、上記被試験電子回路の出力信号に所定の変換処理を施すデータ変換処理回路とを備えた電子回路システムを検査する方法であって、
前記被試験電子回路に該電子回路を検査するためのテスト信号を入力し、
前記データ変換処理回路の出力信号と、予め定められた値とを比較することにより電子回路システム内の被試験電子回路の検査を行う、
ことを特徴とする電子回路システムの検査方法。
入力データに対し所定の信号処理を施す被試験電子回路と、該被試験電子回路を検査する際に、上記被試験電子回路の出力信号を全て、または一部をメモリに書き込むメモリ制御回路を備えた電子回路システムを検査する方法であって、
前記被電子回路に該電子回路を検査するためのテスト信号を入力し、
前記メモリから読み出した信号と、予め定められた値とを比較することにより電子回路システム内の被試験電子回路の検査を行う、
ことを特徴とする電子回路システムの検査方法。