JP2005025879A

JP2005025879A - Semiconductor integrated circuit and test method thereof

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Publication number: JP2005025879A
Application number: JP2003191199A
Authority: JP
Inventors: Kazuaki Kawaguchi; 口一昭川; Shigeo Oshima; 島成夫大; Keiji Maruyama; 山圭司丸; Noriyasu Kumazaki; 崎規泰熊; Eiji Kozuka; 塚英二狐; Akira Araya; 家明新
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2003-07-03
Filing date: 2003-07-03
Publication date: 2005-01-27

Abstract

【課題】複数列に配置された入出力パッド群を有しつつも、複数の半導体集積回路の同時テストを容易に行う。
【解決手段】記憶回路と、複数列からなる入出力パッドと、コントロールパッド及びメモリアドレスパッドを含むパッド列とを備え、テストモード時において、データ書込み時には、特定列の入出力パッドから複数回にわけて入力された書込みデータをそれぞれ記憶回路に書込み、データ読出し時には、読出しデータを複数に分割して、順次、記憶回路から特定列の入出力パッドに読み出す。
【選択図】図１A plurality of semiconductor integrated circuits can be easily tested simultaneously while having input / output pad groups arranged in a plurality of columns.
A memory circuit, a plurality of columns of input / output pads, and a pad column including a control pad and a memory address pad are provided. The input write data is written into the storage circuit, and when the data is read out, the read data is divided into a plurality of parts and sequentially read from the storage circuit to the input / output pads in a specific column.
[Selection] Figure 1

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路及び半導体集積回路のテスト方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路（以下ＬＳＩと記す）の大容量化に伴い、多ビットデータの処理に対するニーズが増大している。かかるニーズに応えるため、より多くの入出力ピン（Ｉ／Ｏピン）に対応したパッドをＬＳＩに対して配置する必要性が増大している。
【０００３】
例えば、メモリＬＳＩでは、従来の２５６Ｍ×８ビット、２５６Ｍ×１６ビット、２８８Ｍ×１８ビット等に対し、５１２Ｍ×３２ビット、２５６Ｍ×３２ビット、２８８Ｍ×３６ビット等のように、より多くのＩ／Ｏピンを備えたものが製品化されるようになってきた。
【０００４】
図１７は、従来における２８８Ｍ×３６ビットのメモリＬＳＩの一例を示す構成図である。このメモリＬＳＩは、多数のメモリＬＳＩチップが作り込まれたウエハにおけるチップ１つ分５０である（図１８参照）。
【０００５】
図１７に示すように、このメモリＬＳＩ５０は、素子の周辺部ではなく、中心部にパッドを配置した構成（センターパッド構成）を有している。このようなパッド配置は、主として、ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭ、ＦＣＲＡＭ等のメモリチップに用いられることが多い。
【０００６】
複数のメモリセルアレイバンク（アレイバンク）Ｂ０（０）〜Ｂ０（３）、Ｂ１（０）〜Ｂ１（３）、Ｂ２（０）〜Ｂ２（３）、Ｂ３（０）〜Ｂ３（３）が、上下の２段に分かれて配置されている。上段のアレイブロック群と下段のアレイブロック群との間における中央部には、コントロールパッド、アドレスパッド及び電源パッドからなる中央パッド群５２が配置されている。中央パッド群５２の左側には、入出力パッドＤＱ０〜ＤＱ１７及び電源パッドＶｄｄ、Ｖｄｄｑ、Ｖｓｓ、Ｖｓｓｑ等からなる第１のパッド群５４が配置され、中央パッド群５２の右側には、入出力パッドＤＱ１８〜ＤＱ３５及び電源パッドＶｄｄ、Ｖｄｄｑ、Ｖｓｓ、Ｖｓｓｑ等からなる第２のパッド群５６が配置されている。
【０００７】
このようなメモリＬＳＩ５０におけるデータの書込み及び読出し処理について簡単に説明すると以下の通りである。
【０００８】
コントロールパッド及びアドレスパッドに書込み制御信号及びアドレスデータが入力され、所定の書込みデータ（３６ビット）が入出力パッドＤＱ０〜ＤＱ１７、ＤＱ１８〜ＤＱ３５に入力されると、メモリＬＳＩ５０は書込み処理を開始する。
【０００９】
即ち、メモリＬＳＩ５０は、入出力パッドＤＱ０〜ＤＱ３５に書き込まれた書込みデータ（３６ビット）を、入力アドレスデータによって特定される４つのアレイバンク（ここではアレイバンクＢ０（０）〜Ｂ０（３）とする）に分割して格納する。
【００１０】
より詳しくは、書込みデータ（３６ビット）のうち、最下位９ビットを、アレイバンクＢ０（１）に書き込み、次の下位９ビットを、アレイバンクＢ０（０）に書き込む。同様にして、さらに次の下位９ビットを、アレイバンクＢ０（３）に書き込み、最上位９ビットを、アレイバンクＢ０（２）に書き込む。
【００１１】
一方、メモリＬＳＩ５０は、コントールパッド及びアドレスバッドに読出し制御信号及びアドレスデータが入力されると読出し処理を開始する。
【００１２】
即ち、メモリＬＳＩ５０は、入力されたアドレスデータに対応するアレイバンク（ここではアレイバンクＢ０（０）〜Ｂ０（３）とする）から、それぞれ書込みデータを読出し、入出力パッドＤＱ０〜ＤＱ３５に出力する。
【００１３】
上述したデータの書込み処理及び読出し処理は、通常動作モード時及びテストモード時のいずれの場合においても当てはまる。
【００１４】
但し、通常動作モード時においては、上述した各種の信号及びデータは、図示しないＣＰＵ等から供給され、一方、テストモード時においては、これらの信号及びデータは、プローブカード等（図１９参照）から供給される。
【００１５】
ここで、ウエハ検査（ダイ・ソートテスト）用のプローブカードを用いたメモリＬＳＩのテストについて説明する。
【００１６】
図１９（ａ）は、上述のメモリＬＳＩ５０、１個をプローブカード５８を用いてテストしている状態（１個取り）を概念的に示す図である。
【００１７】
このメモリＬＳＩ５０は、ウエハ上に形成された１チップである。
【００１８】
図１９（ａ）に示すように、１個取りのテストにおいては、プローブカード５８の針６０を、第１のパッド群（２列のパッド群）５４に対し、両側から接触させることができる。よって、針の位置合わせは容易に行うことができる。
【００１９】
一方、図１９（ｂ）は、上述のメモリＬＳＩ５０、４つ（メモリＬＳＩ５０ａ〜５０ｄ）をプローブカード６５により同時にテストしている状態（多個取り）を概念的に示す図である。
【００２０】
これらのメモリＬＳＩ５０ａ〜５０ｄも、上述同様に、ウエハ上に形成された状態のチップである。
【００２１】
この多個取りの例では、図１９（ｂ）に示すように、メモリＬＳＩ５０ａ〜５０ｄを同時にテストするため、プローブカード５８の構造上、各第１のパッド群（２列のパッド群）５４ａ〜５４ｄの片側から針を接触させる必要がある。このため、針列の間隔が大幅に狭まることから、針の位置合わせは非常に困難となり、針がパッドからはみ出し、メモリＬＳＩを傷つける問題が生じていた。
【００２２】
【特許文献１】
特開２００２−５６６９５号公報
【００２３】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みてなされたものであり、複数列に配置された入出力パッド群を有しつつも、複数の半導体集積回路の同時テストを容易に実現できる半導体集積回路及びそのテスト方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の第１の半導体集積回路は、複数の部分データからなる単位データを記憶する記憶ブロックを複数備え、前記記憶ブロックは、前記部分データを記憶する複数の部分ブロックから構成された記憶回路と、前記単位データを入出力するための、複数列からなる入出力パッドであって、特定列の前記入出力パッドは、少なくとも前記部分データと同一長のデータを入出力可能に構成された入出力パッドと、書込み制御信号あるいは読出し制御信号を入力するコントロールパッドと、前記記憶ブロックを特定するメモリアドレスを入力するメモリアドレスパッドとを含むパッド列であって、前記入出力パッドと共に、所定の直線に沿って配置され、且つ、前記所定の直線方向において、前記入出力パッドと所定の間隔で配置されたパッド列と、テストモード時において、前記コントロールパッドに前記書込み制御信号が入力された場合は、前記メモリアドレスパッドに入力された前記メモリアドレスに対応する前記記憶ブロックを特定するとともに、特定された前記記憶ブロックにおける前記部分ブロックを特定するための部分ブロック選択データを受け取り、受け取った前記部分ブロック選択データに対応する前記部分ブロックに、特定列の前記入出力パッドに入力された前記部分データを書き込み、一方、前記コントロールパッドに前記読出し制御信号が入力された場合は、前記メモリアドレスパッドに入力された前記メモリアドレスに対応する前記記憶ブロックを特定するとともに前記部分ブロック選択データを受け取り、受け取った前記部分ブロック選択データに対応する前記部分ブロック内の書き込みデータを読み出して、特定列の前記入出力パッドに出力する、制御回路と、を備えることを特徴とする。
【００２５】
本発明の第２の半導体集積回路は、複数の部分データからなる単位データを記憶する記憶ブロックを複数備え、前記記憶ブロックは、前記部分データを記憶する複数の部分ブロックから構成された記憶回路と、前記単位データを入出力するための、複数列からなる入出力パッドであって、特定列の前記入出力パッドは、少なくとも前記部分データと同一長のデータを入出力可能に構成された入出力パッドと、書込み制御信号あるいは読出し制御信号を入力するコントロールパッドと、前記記憶ブロックを特定するメモリアドレスを入力するメモリアドレスパッドとを含むパッド列であって、前記入出力パッドと共に、所定の直線に沿って配置され、且つ、前記所定の直線方向において、前記入出力パッドと所定の間隔で配置されたパッド列と、前記パッド列内部に存在し、前記部分ブロックを選択するための部分ブロック選択データを入力するための選択パッドと、前記部分ブロック選択データを前記選択パッドを介して受け取り、受け取った前記部分ブロック選択データと、特定列の前記入出力パッドに入力された前記部分データと、前記コントロールパッドに入力された書き込み制御信号あるいは読出し制御信号と、前記メモリアドレスパッドに入力された前記メモリアドレスとに基づいて、前記部分データの書込み及び読出しを制御する制御回路と、を有することを特徴とする。
【００２６】
本発明の第３の半導体集積回路は、第１の半導体集積回路において、前記制御回路は、前記テストモード時においては、前記コントロールパッドに前記書込み制御信号が入力された場合は、前記メモリアドレスパッドに入力された前記メモリアドレスに対応する前記記憶ブロックを特定し、特定された前記記憶ブロックにおける各前記部分ブロックに、それぞれ、特定列の前記入出力パッドに入力された前記部分データを書き込み、一方、前記コントロールパッドに前記読出し制御信号が入力された場合は、前記メモリアドレスパッドに入力された前記メモリアドレスに対応する前記記憶ブロックを特定し、特定された前記記憶ブロックにおける各前記部分ブロックから、各前記部分ブロック内の書き込みデータをそれぞれ読み出し、読み出された前記書き込みデータを用いて比較演算し、演算結果を特定列の前記入出力パッドに出力することを特徴とする。
【００２７】
本発明の第４の半導体集積回路は、複数の部分データからなる単位データを記憶する記憶ブロックを複数備え、前記記憶ブロックは、前記部分データを記憶する複数の部分ブロックから構成された記憶回路と、前記単位データを入出力するための、複数列からなる入出力パッドであって、特定列の前記入出力パッドは、少なくとも前記部分データと同一長のデータを入出力可能に構成された入出力パッドと、書込み制御信号あるいは読出し制御信号を入力するコントロールパッドと、前記記憶ブロックを特定するメモリアドレスを入力するメモリアドレスパッドとを含むパッド列であって、前記入出力パッドと共に、所定の直線に沿って配置され、且つ、前記所定の直線方向において、前記入出力パッドと所定の間隔で配置されたパッド列と、テストモード時において、前記コントロールパッドに前記書込み制御信号が入力された場合は、前記メモリアドレスパッドに入力された前記メモリアドレスに対応する前記記憶ブロックを特定し、複数回にわたって特定列の前記入出力パッドに入力された、前記単位データを構成する各前記部分データを、特定された前記記憶ブロックにおける各前記部分ブロックに書き込み、一方、前記コントロールパッドに前記読出し制御信号が入力された場合は、前記メモリアドレスパッドに入力された前記メモリアドレスに対応する前記記憶ブロックを特定し、特定された前記記憶ブロックにおける各前記部分ブロックから、それぞれ各前記部分ブロック内の書き込みデータを読み出して、特定列の前記入出力パッドに出力する、制御回路と、を備えることを特徴とする。
【００２８】
本発明の第５の半導体集積回路は、第１〜第４の半導体集積回路において、前記記憶回路は、第１及び第２の部分記憶回路から構成され、前記第１及び第２の部分記憶回路は、前記パッド列に対して略対称に配置されたことを特徴とする。
【００２９】
本発明の第１の半導体集積回路のテスト方法は、複数の部分データからなる単位データを記憶する記憶ブロックを複数備え、前記記憶ブロックは、前記部分データを記憶する複数の部分ブロックから構成された記憶回路と、前記単位データを入出力するための、複数列からなる入出力パッドであって、特定列の前記入出力パッドは、少なくとも前記部分データと同一長のデータを入出力可能に構成された入出力パッドと、書込み制御信号あるいは読出し制御信号を入力するコントロールパッドと、前記記憶ブロックを特定するメモリアドレスを入力するメモリアドレスパッドとを含むパッド列であって、前記入出力パッドと共に、所定の直線に沿って配置され、且つ、前記所定の直線方向において、前記入出力パッドと所定の間隔で配置されたパッド列と、を備えた半導体集積回路のテスト方法であって、前記コントロールパッドに前記書込み制御信号が入力された場合は、前記メモリアドレスパッドに入力された前記メモリアドレスに対応する前記記憶ブロックを特定し、複数回にわたって特定列の前記入出力パッドに入力された、前記単位データを構成する各前記部分データを、特定された前記記憶ブロックにおける各前記部分ブロックに書き込み、一方、前記コントロールパッドに前記読出し制御信号が入力された場合は、前記メモリアドレスパッドに入力された前記メモリアドレスに対応する前記記憶ブロックを特定し、特定された前記記憶ブロックにおける各前記部分ブロックから、それぞれ各前記部分ブロック内の書き込みデータを読み出して、特定列の前記入出力パッドに出力することを特徴とする。
【００３０】
本発明の第２の半導体集積回路のテスト方法は、第１の半導体集積回路のテスト方法において、前記コントロールパッドに前記書込み制御信号が入力された場合は、前記メモリアドレスパッドに入力された前記メモリアドレスに対応する前記記憶ブロックを特定し、特定された前記記憶ブロックにおける各前記部分ブロックに、特定列の前記入出力パッドに入力された前記部分データをそれぞれ書き込み、一方、前記コントロールパッドに前記読出し制御信号が入力された場合は、前記メモリアドレスパッドに入力された前記メモリアドレスに対応する前記記憶ブロックを特定し、特定された前記記憶ブロックにおける各前記部分ブロックから、各前記部分ブロック内の書き込みデータをそれぞれ読み出し、読み出された前記書き込みデータを用いて比較演算し、演算結果を特定列の前記入出力パッドに出力することを特徴とする。
【００３１】
本発明の第３の半導体集積回路のテスト方法は、上述の第１の半導体集積回路をテストする半導体集積回路のテスト方法であって、前記コントロールパッド、前記メモリアドレスパッド及び特定列の前記入出力パッドに、前記書込み制御信号、前記メモリアドレス及び前記部分データをプローブ装置から入力すると共に、前記制御回路に前記部分ブロック選択データを前記プローブ装置から供給するステップを、前記部分ブロック選択データを変更して複数回繰り返すことによって、複数の前記部分データからなる前記単位データを前記メモリアドレスに対応した前記記憶ブロックに書き込み、その後、前記コントロールパッド及び前記メモリアドレスパッドに、前記読出し制御信号及び前記メモリアドレスを前記プローブ装置から入力すると共に、前記制御回路に前記部分ブロック選択データを前記プローブ装置から供給して、前記メモリアドレスに対応する前記記憶ブロックにおける、前記部分ブロック選択データに対応した前記部分ブロックから、前記部分ブロック内の書き込みデータを特定列の前記入出力パッドを介して前記プローブ装置に読み出すステップを、前記部分ブロック選択データを変更して複数回繰り返すことによって、前記記憶ブロックにおける各前記部分ブロック内の書き込みデータを、順次、前記プローブ装置に読み出す、ことを特徴とする。
【００３２】
【発明の実施の形態】
本実施の形態は、中央部に１列に配置された、アドレスパッド、コントロールパッド及び電源パッド等からなる中央パッド群と、中央パッド群の両側に配置された、２列構成の入出力パッド及び電源パッド群における下側のパッド群のみとを用いてメモリＬＳＩのテストを行うことを特徴とする。
【００３３】
以下、図面を参照しながら、本発明の実施の形態について、詳しく述べる。
【００３４】
図１は、本発明の第１の実施の形態としてのメモリＬＳＩの一例を示す構成図である。このメモリＬＳＩ１は、３６ビット構成を有する。
【００３５】
図１に示すように、このメモリＬＳＩ１は、複数のメモリセルアレイバンク（アレイバンク）Ｂ０（０）〜Ｂ０（３）（グループＢ０）、Ｂ１（０）〜Ｂ１（３）（グループＢ１）、Ｂ２（０）〜Ｂ２（３）（グループＢ２）、Ｂ３（０）〜Ｂ３（３）（グループＢ３）を有している。
【００３６】
書込みデータとなる例えば３６ビットのデータは、グループＢ０〜Ｂ３のいずれかに格納される。より詳しくは、そのグループを構成する４つのアレイバンクに９ビットずつ分割されて格納される。
【００３７】
例えば、グループＢ０に格納される場合、３６ビットのデータは、アレイバンクＢ０（０）〜Ｂ０（３）に、９ビットずつ分割されて格納される。
【００３８】
これらのアレイバンクは、上下の２段に分かれて配置されている。上段にはグループＢ０、Ｂ２が配置され、下段にはグループＢ１、Ｂ３が配置されている。
【００３９】
上段のアレイバンク群と下段のアレイバンク群の間には、中央部において、コントロール信号を入力するコントロールパッド、メモリアドレスデータを入力するアドレスパッド及び各種周辺回路（後述する制御回路７も含む）に電源を供給する電源パッド等からなる中央パッド群２が、１列により配置されている。中央パッド群２において図中最も左側に位置する選択パッドＡは、テストモード時において用いる。選択パッドＡについては後述する。
【００４０】
中央パッド群２の図中左側には、入出力パッドＤＱ０〜ＤＱ１７及び電源パッドＶｄｄ、Ｖｄｄｑ、Ｖｓｓ、Ｖｓｓｑ等からなる、２列構成を有する第１のパッド群３が配置されている。
【００４１】
一方、中央パッド群２の図中右側には、入出力パッドＤＱ１８〜ＤＱ３５及び電源パッドＶｄｄ、Ｖｄｄｑ、Ｖｓｓ、Ｖｓｓｑ等からなる、２列構成を有する第２のパッド群４が配置されている。
【００４２】
左側の第１のパッド群３及び右側の第２のパッド群４における電源パッドＶｄｄ及び電源パッドＶｓｓは、各アレイバンクに所定の電位及び基準電位（例えば接地電位）を供給するものである。
【００４３】
これら電源パッドＶｄｄ及び電源パッドＶｓｓのうち、電源パッドＶｄｄは、第１のパッド群３及び第２のパッド群４のそれぞれにおいて、上段と下段の両方に配置されている。上段の方は、通常動作モード時に用いるもので、下段の方は、テストモード時に用いるものである。
【００４４】
中央パッド群２と、第１のパッド群３及び第２のパッド群４との間には、図１７を参酌して分かるように、オフセットＷがかけられている。つまり、この中央パッド群２は、紙面に平行な方向に沿って、その上下のアレイバンクとの間で均等なスペースを形成している。これにより、効率の良いレイアウトが可能となる。
【００４５】
例えば、新たな２つの回路をこのメモリＬＳＩ１中に設ける場合、この２つの回路を、中央パッド群２の上下に均等に配置することができる。オフセットＷの大きさについてはメモリＬＳＩのフロアプランに合わせて自由に変更することが可能である。
【００４６】
テストモード（×１８モード）時と通常動作モード（×３６モード）時とでそれぞれ異なった書込み処理及び読出し処理を実現する制御回路７が図中２箇所に配置されている。
【００４７】
図中左側の制御回路７は、入出力パッドＤＱ０〜ＤＱ１７を用いたデータの書込み及び読出し処理を行う。つまり、この制御回路７は、書込みデータとなる３６ビットデータにおける下位１８ビットを対象とした書込み処理及び読出し処理を行う。
【００４８】
一方、図中右側の制御回路７は、入出力パッドＤＱ１８〜ＤＱ３５を用いたデータの書込み処理及び読出し処理を行う。つまり、この制御回路７は、書込みデータとなる３６ビットデータにおける上位１８ビットを対象とした書込み処理及び読出し処理を行う。
【００４９】
各制御回路７は、書込み処理に用いる切替え回路Ｓ１及びゲート回路Ｇ１、Ｇ２と、読出し処理に用いる切替え回路Ｓ２と、その他、図示しないテスト信号受信部とを備える。
【００５０】
このテスト信号受信部は、テストモードエントリー時に、図示しないテスト回路からテスト信号を受信した場合、このテスト信号を、上述の各構成要素（切替え回路Ｓ１、Ｓ２、ゲート回路Ｇ１，Ｇ２）に供給して、各構成要素をテストモードで動作させる。各構成要素は、テスト信号を受信しない場合は、通常動作モードで作動する。
【００５１】
以下、書込み制御に用いる切替え回路Ｓ１、ゲート回路Ｇ１、Ｇ２、及び読出し処理に用いる切替え回路Ｓ２について説明する。
【００５２】
まず、書込み処理に用いる、切替え回路Ｓ１及びゲート回路Ｇ１、Ｇ２について、通常動作モード時及びテストモード時に分けて、詳しく説明する。但し、図１中左側に配置されたゲート回路Ｇ１、Ｇ２及び切替え回路Ｓ１に着目して説明する。
【００５３】
図２は、切替え回路Ｓ１及びゲート回路Ｇ１、Ｇ２を説明するための図である。図２には、図１におけるメモリＬＳＩ１の左上部を拡大した状態が示されている。但し、読出し処理に用いる切替え回路Ｓ２は図示していない。
【００５４】
まず、ゲート回路Ｇ１について説明する。
【００５５】
ゲート回路Ｇ１は、通常動作モード時においては（テスト信号を受信しない場合）、入出力パッドＤＱ０〜ＤＱ８に入力された書込みデータを受け取り（パスＲ３参照）、そのまま、書込み先となるアレイバンク（対象アレイバンク）に送出する。
【００５６】
一方、ゲート回路Ｇ１は、テストモード時においては（テスト信号を受信した場合）、入出力パッドＤＱ０〜ＤＱ８に入力された書込みデータと、選択パッドＡに入力された選択信号とを受け取り（パスＲ３，Ｒ４参照）、選択信号の内容が“ゲート回路Ｇ１を選択”であれば、書込みデータを対象アレイバンクに送出する。選択信号が“ゲート回路Ｇ２を選択”であれば、ゲート回路Ｇ１は、書込みデータを送出しない。
【００５７】
以上において、ゲート回路Ｇ１は、アドレスパッドに入力されたアドレスデータに基づき対象アレイバンクを決定する。ゲート回路Ｇ１の対象アレイバンクは、アレイバンクＢ０（１）、Ｂ２（１）、Ｂ１（０）、Ｂ３（０）（図１参照）のいずれかである。
【００５８】
次に、切替え回路Ｓ１及びゲート回路Ｇ２について説明する。
【００５９】
切替え回路Ｓ１は、通常動作モード時においては、入出力パッドＤＱ０〜ＤＱ８、ＤＱ９〜ＤＱ１７に入力された書込みデータを受け取る（パスＲ１、Ｒ３参照）。切替え回路Ｓ１は、受け取った書込みデータのうち、入出力パッドＤＱ９〜ＤＱ１７に入力された方を、ゲート回路Ｇ２に通過させる（パスＲ２参照）。切替え回路Ｓ１は、入出力パッドＤＱ０〜ＤＱ８に入力された方は、通過させない。ゲート回路Ｇ２は、切替え回路Ｓ１から受け取った書込みデータ（入出力パッドＤＱ９〜ＤＱ１７に入力されたもの）を、そのまま対象アレイバンクに送出する。
【００６０】
一方、切替え回路Ｓ１は、テストモード時においては、入出力パッドＤＱ０〜ＤＱ８に入力された書込みデータを受け取り、（パスＲ３参照）、そのままゲート回路Ｇ２に通過させる（パスＲ２参照）。なお、テストモード時においては、入出力パッドＤＱ９〜ＤＱ１７に書込みデータは入力されない。テストモード時には、下側の入出力パッド列のみを用いるからである。ゲート回路Ｇ２は、選択パッドＡから選択信号を受け取り（パスＲ４参照）、その内容に応じて、切替え回路Ｓ１からの書込みデータ（入出力パッドＤＱ０〜ＤＱ８に入力されたもの）を送出するか否かを判断する。つまり、ゲート回路Ｇ２は、選択信号の内容が “ゲート回路Ｇ２を選択”であれば、受け取った書込みデータを対象アレイバンクに送出するが、選択信号が“ゲート回路Ｇ１を選択”であれば、ゲート回路Ｇ２は、書込みデータを送出しない。
【００６１】
以上において、ゲート回路Ｇ２は、アドレスパッドに入力されたアドレスデータに基づき対象アレイバンクを決定する。本実施の形態では、対象アレイバンクは、アレイバンクＢ０（０）、Ｂ２（０）、Ｂ１（１）、Ｂ３（１）（図１参照）のいずれかである。
【００６２】
次に、図２及び図３を用いて、制御回路７による書込み処理について、通常動作モード時及びテストモード時のそれぞれの場合において説明する。但し、ここでは、説明を簡単にするため、図１中左側の制御回路７において実行される書込み処理、すなわち、書込みデータ３６ビットのうち、下位１８ビットの書込み処理について説明する。上位１８ビットの書込み処理は、図１中右側の制御回路７において、図１中左側の制御回路７と同じようにして実行されるので詳細な説明を省略する。
【００６３】
図３は、書込み処理を説明するためのフローチャートである。
【００６４】
まず、図３のステップＳ１に示すように、制御回路７（図１参照）は、図示しないテスト信号受信部において、図示しないテスト回路からテスト信号を受信したかどうかを判断する（ステップＳ１）。
【００６５】
制御回路７は、テスト信号受信部においてテスト信号を受信していないと判断した場合は（ステップＳ１のＮＯ）、通常動作モードによる書込み処理を行う（ステップＳ２）。
【００６６】
ここで、通常動作モードにおいては、図２に示すように、コントロールパッド及びアドレスパッドに、書込み制御信号及びアドレスデータが図示しないＣＰＵ等から入力される。また、入出力パッドＤＱ０〜ＤＱ１７に図示しないＣＰＵ等から書込みデータ（下位１８ビット分）が入力される（上述したように入出力パッドＤＱ１８〜ＤＱ３５にも書込みデータ、上位１８ビットが入力されるがここでは触れない）。
【００６７】
制御回路７におけるゲート回路Ｇ１は、図２に示すように、入出力パッドＤＱ０〜ＤＱ８に入力された書込みデータ（１８ビットにおける下位９ビット分）を受け取る。ゲート回路Ｇ１は、アドレスデータに基づき対象アレイバンクを決定し（ここではアレイバンクＢ０（１）とする）、受け取った書込みデータをアレイバンクＢ０（１）に送出する。アレイバンクＢ０（１）は、受け取った書込みデータ（下位９ビット）を内部（メモリアドレスに対応したブロック）に記憶する。
【００６８】
一方、切替え回路Ｓ１は、入出力パッドＤＱ０〜ＤＱ８、ＤＱ９〜ＤＱ１７に入力された書込みデータを受け取る。切替え回路Ｓ１は、受け取った書込みデータのうち、入出力パッドＤＱ９〜ＤＱ１７に入力された方（上位９ビット）をゲート回路Ｇ２に通過させる。
【００６９】
ゲート回路Ｇ２は、アドレスデータに基づき対象アレイバンクを決定し（ここではアレイバンクＢ０（０）とする）、切替え回路Ｓ１からの書込みデータ（上位９ビット）をアレイバンクＢ０（０）に送出する。アレイバンクＢ０（０）は、受け取った書込みデータ（上位９ビット）を内部（メモリアドレスに対応したブロック）に記憶する。
【００７０】
以上により通常動作モード時における書込み処理が完了する。
【００７１】
一方、制御回路７は、図３のステップＳ１のＹＥＳに示すように、テスト信号受信部においてテスト信号を受信したと判断した場合は（ステップＳ１のＹＥＳ）、各構成要素（切替え回路Ｓ１、ゲート回路Ｇ１、ゲート回路Ｇ２）にテスト信号を供給して、テストモードによる書込み処理を実現する（ステップＳ３、Ｓ４）。
【００７２】
ここで、テストモード時においては、図２に示すように、第１のパッド群３の下段（ＤＱ０〜ＤＱ８）、中央パッド群２（及び第２のパッド群４の下段）に針当てしたプローブカードからデータ入力を行う。プローブカードからのデータ入力は、２度に分けて行う。１回目は、書込みデータ１８ビットのうちの、下位９ビット分のためのデータ入力、２回目は、残りの上位９ビット分のためのデータ入力である。より詳しくは以下の通りである。
【００７３】
まず、１回目のデータ入力（ステップＳ３）においては、図２に示すように、コントロールパッド及びアドレスパッドに書込み制御信号及びアドレスデータをプローブカードから入力するとともに、入出力パッドＤＱ０〜ＤＱ８に下位９ビット分の書込みデータをプローブカードから入力する。一方、選択パッドＡには、ゲートＧ１を選択する旨の信号をプローブカードから入力する。
【００７４】
ゲート回路Ｇ１は、入出力パッドＤＱ０〜ＤＱ８に入力された書込みデータ（下位９ビット分）を受け取ると共に、選択パッドＡに入力された選択信号を受け取る。選択信号は“ゲートＧ１を選択”であるので、ゲート回路Ｇ１は、受け取った書込みデータ（下位９ビット分）を、対象アレイバンク（ここではアレイバンクＢ０（１）とする）に送出する。アレイバンクＢ０（１）は、受け取った書込みデータ（下位９ビット分）を内部（メモリアドレスに対応したブロック）に記憶する。
【００７５】
このとき、ゲート回路Ｇ２も、切替え回路Ｓ１を介して書込みデータを受け取るものの、選択信号が“ゲートＧ１を選択”であるので、受け取った書込みデータ（下位９ビット分）を送出しない。
【００７６】
次に、２回目のデータ入力（ステップＳ４）では、コントロールパッド及びアドレスパッドに書込み制御信号及びアドレスデータ（上と同一のもの）をプローブカードから入力するとともに、入出力パッドＤＱ０〜ＤＱ８に残りの上位９ビット分の書込みデータをプローブカードから入力する。選択パッドＡには、ゲートＧ２を選択する信号をプローブカードから入力する。
【００７７】
切替え回路Ｓ１は、入出力パッドＤＱ０〜ＤＱ８に入力された書込みデータ（上位９ビット分）を受け取り、そのままゲート回路Ｇ２に通過させる。
【００７８】
ゲート回路Ｇ２は、切替え回路Ｓ１から書込みデータ（上位９ビット分）を受け取るとともに、選択パッドＡから選択信号を受け取る。選択信号は“ゲートＧ２を選択”であるので、ゲート回路Ｇ２は、受け取った書込みデータ（上位９ビット分）を、対象アレイバンクＢ０（０）に送出する。アレイバンクＢ０（０）は、受け取った書込みデータ（上位９ビット分）を内部（メモリアドレスに対応したブロック）に格納する。
【００７９】
このとき、ゲート回路Ｇ１も、書込みデータ（上位９ビット分）を受け取るものの、選択信号は“ゲートＧ２を選択”であるので、書込みデータ（上位９ビット分）を送出しない。
【００８０】
以上により、テストモード時における書込み処理が完了する。
【００８１】
このように、制御回路７は、通常モード時においては、下位１８ビットのデータを入出力パッドＤＱ０〜ＤＱ１７を用いて一度に格納するが、テストモード時においては、下段の入出力パッドＤＱ０〜ＤＱ８のみを用いて、９ビットずつ、２度に分けて格納する。
【００８２】
次に、上述したゲート回路Ｇ１、切替え回路Ｓ１及びゲート回路Ｇ２のより詳細な構成及び動作について説明する。
【００８３】
まず、ゲート回路Ｇ１について説明する。
【００８４】
図４は、ゲート回路Ｇ１の構成の一部を示す回路図である。より詳しくは、図中の回路が、図２に示すように、各入出力パッドＤＱ０〜ＤＱ８に対応して、計９個（回路Ｇ１（０）〜Ｇ１（８））設けられて、ゲート回路Ｇ１が構成される。図４に示す回路は、これらのうち、入出力パッドＤＱ０に接続して設けられた回路Ｇ１（０）を示している。
【００８５】
この回路Ｇ１（０）は、通常動作モード時においては、常に、入出力パッドＤＱ０に入力された書込みデータＷＤ＜０＞を対象アレイバンクに送出する。一方、テストモード時においては、回路Ｇ１（０）は、選択信号ＳＥＬＥＣＴが“ゲート回路Ｇ１選択”（ローレベル）のときにのみ、書込みデータＷＤ＜０＞を送出する。なお、ゲート回路Ｇ１は、図示しないスイッチ回路を備え、ここにおいて、対象アレイバンクを決定する。以下、回路Ｇ１（０）について詳しく説明する。
【００８６】
図４に示すように、テスト信号×１８は、テストモード時において、図示しないテスト回路により供給されるハイレベルの信号である。通常モード時においては、テスト信号×１８は供給されず、テスト信号線の電位はローレベルにされている。テスト信号×１８の供給に当たっては、メモリＬＳＩ１に対して専用パッドを設け、その専用パッドの電位を変化させるようにしてもよい。
【００８７】
書込みタイミング信号ＦＤＱＳＷはデータの書込みタイミングを指示するものであり、ハイレベルのときデータの書き込むことを意味する。このタイミング信号ＦＤＱＳＷは、メモリＬＳＩに組み込まれた図示しない信号発生回路により生成され、供給される。
【００８８】
上述したように、通常動作モード時においては、回路Ｇ１（０）は、入出力パッドＤＱ０に入力された書込みデータＷＤ＜０＞を、常に対象アレイバンクに出力する。より詳しくは以下の通りである。
【００８９】
図４に示すように、通常動作モード時においては、選択信号線及びテスト信号線は常にローレベルにされている。これらのローレベルが、ＮＡＮＤ回路２０ａに入力されて、ハイレベルが出力される。このハイレベルが、ＮＡＮＤ回路２０ａの出力に接続されたＮＡＮＤ回路２０ｂに、書込みタイミング信号ＦＤＱＳＷのハイレベルとともに入力されてローレベルが出力される。このローレベルが、ＮＡＮＤ回路２０ｂの出力に接続されたインバータ２１ａに入力され、ハイレベルの出力信号ＷＤＳＷとして出力される。このハイレベルの出力信号ＷＤＳＷは、インバータ２１ａの出力に接続された、インバータ２１ｂ及びクロックドインバータ１８ａの一端に入力される。前者のインバータ２１ｂからはローレベルの出力信号ｂＷＤＳＷが出力され、この出力信号ｂＷＤＳＷは、このインバータ２１ｂの出力に接続されたクロックドインバータ１８ａの他端に入力される。クロックドインバータ１８ａは、上述の出力信号ＷＤＳＷ及びｂＷＤＳＷが、それぞれハイレベル及びローレベルの関係にあるときに、オンにされる。よって、クロックドインバータ１８ａは上述の入力によりオンにされ、入出力パッドＤＱ０に入力された書込みデータＷＤ＜０＞が、クロックドインバータ１８ａの出力に接続されたインバータ１９ａを介して、対象アレイバンクに出力される。なお、インバータ１９ａの出力に接続されたクロックドインバータ１９ｂは、その出力がインバータ１９ａの入力に接続されている。そして、このクロックドインバータ１９ｂの一端及び他端は、インバータ２１ａ、２１ｂの出力に接続され、出力信号ＷＤＳＷ及び出力信号ｂＷＤＳＷが、上と反対の関係のとき、すなわち、ローレベル及びハイレベルの関係の時にオンし、このとき、インバータ１９ａとの間でラッチ回路１９を形成する（このときクロックドインバータ１８ａはオフである）。
【００９０】
以上の通常動作モードに対し、テストモード時においては、回路Ｇ１（０）は、選択信号ＳＥＬＥＣＴがローレベル（ゲート回路Ｇ１を選択）のときにのみ、入出力パッドＤＱ０に入力された書込みデータＷＤ＜０＞を対象アレイバンクに送出する。
【００９１】
より詳しくは、まず、選択信号ＳＥＬＥＣＴのローレベルと、テスト信号×１８のハイレベルとがＮＡＮＤ回路２０ａに入力して、ハイレベルが出力される。このハイレベルが、ＮＡＮＤ回路２０ｂに、書込みタイミング信号ＦＤＱＳＷのハイレベルとともに入力されてローレベルが出力される。このローレベルが、インバータ２１ａに入力され、ハイレベルの出力信号ＷＤＳＷとして出力される。この出力信号ＷＤＳＷは、インバータ２１ｂ及びクロックドインバータ１８ａの一端に入力される。このインバータ２１ｂからはローレベルの出力信号ｂＷＤＳＷが出力され、この出力信号ｂＷＤＳＷは、クロックドインバータ１８ａの他端に入力される。上述のハイレベルの出力信号ＷＤＳＷ及びローレベルの出力信号ｂＷＤＳＷにより、クロックドインバータ１８ａはオンにされ、入出力パッドＤＱ０に入力された書込みデータＷＤ＜０＞が、クロックドインバータ１８ａ及びインバータ１９ａを介して、対象アレイバンクに出力される。
【００９２】
なお、上のテストモード時において、選択信号ＳＥＬＥＣＴとしてハイレベル（ゲート回路Ｇ２を選択）が入力された場合は、出力信号ＷＤＳＷ及びｂＷＤＳＷの内容が逆転するので、クロックドインバータ１８ａはオンしない。従って、入出力パッドＤＱ０に入力された書込みデータＷＤ＜０＞は対象アレイバンクに送出されない。
【００９３】
以上のようにして、回路Ｇ１（０）は、通常動作モード時においては、入出力パッドＤＱ０に入力された書込みデータＷＤ＜０＞を常に出力し、一方、テストモード時においては、選択信号ＳＥＬＥＣＴがローレベルのときにのみ、入出力パッドＤＱ０に入力された書込みデータＷＤ＜０＞を出力する。
【００９４】
次に、切替え回路Ｓ１について説明する。
【００９５】
図５は、切替え回路Ｓ１の構成の一部を示す回路図である。つまり、図中の回路が、図２に示すように、相対向する入出力パッド対ごとに、計９個設けられて、切替え回路Ｓ１が構成される。つまり、入出力パッドＤＱ０、ＤＱ１７の対、入出力パッドＤＱ１、ＤＱ１６の対、入出力パッドＤＱ２、ＤＱ１５の対、・・・・入出力パッドＤＱ８、ＤＱ９の対ごとに、各対に対応した回路Ｓ１（０）〜Ｓ１（８）が設けられる。図５は、これらのうち、入出力パッドＤＱ０、ＤＱ１７対にそれぞれ接続された回路Ｓ１（０）を示している。以下、この回路Ｓ１（０）を例にして説明する。
【００９６】
図５に示すように、この回路Ｓ１（０）は、通常動作モード時においては、入出力パッドＤＱ０、ＤＱ１７に入力された書込みデータＷＤ＜０＞、ＷＤ＜１７＞のうち、書込みデータＷＤ＜１７＞を通過させ、一方、テストモード時においては、これらのうち、書込みデータＷＤ＜０＞を通過させる。より詳しくは以下の通りである。
【００９７】
図５に示すように、この回路Ｓ１（０）は主として２つのブロックからなり、下側のブロックは、通常動作モード時（×３６モード時）におけるデータパスである。一方、上側のブロックは、テストモード時（×１８モード時）におけるデータパスである。
【００９８】
回路Ｓ１（０）は、通常動作モード時においては、入出力パッドＤＱ０、ＤＱ１７に入力された書込みデータ＜０＞、＜１７＞のうち、入出力パッドＤＱ１７に入力された書込みデータＷＤ＜１７＞を出力データＷＤとして出力する。以下、書込みデータＷＤ＜１７＞が、データ“１”の場合と、データ“０”の場合とに分けて詳しく説明する。
【００９９】
まず、書込みデータＷＤ＜１７＞がハイレベル（データ“１”）のときは、下側のブロックに示すように、ｐ型ＭＯＳトランジスタ１３ｂがオンにされ、ｐ型ＭＯＳトランジスタ１３ｂの一端側の電位Ｖ（ハイレベル）が出力される（つまり書込みデータＷＤ＜１７＞がそのまま出力される）。即ち、ｐ型ＭＯＳトランジスタ１３ｂのゲートに接続されたＮＡＮＤ回路１１ｂの入力に、書込みデータＷＤ＜１７＞のハイレベルと、テスト信号×１８のローレベルが３段のインバータ１０ａ、１０ｂ、１０ｄを経由した状態のハイレベルとが入力される。従って、ＮＡＮＤ回路１１ｂからはローレベルが出力され、よって、ｐ型ＭＯＳトランジスタ１３ｂはオンにされる。なお、上側のブロックにおけるｐ型ＭＯＳトランジスタ１３ａ及びｎ型ＭＯＳトランジスタ１４ａはいずれもオンされない。
【０１００】
次に、書込みデータＷＤ＜１７＞がローレベル（データ“０”）のときは、ｎ型ＭＯＳトランジスタ１４ｂがオンにされ、ｎ型ＭＯＳトランジスタ１４ｂの一端側の電位、例えば０（ローレベル）が、出力される（つまり書込みデータＷＤ＜１７＞がそのまま出力される）。即ち、ｎ型ＭＯＳトランジスタ１４ｂのゲートに接続されたＮＯＲ回路１２ｂの入力に、書込みデータＷＤ＜１７＞のローレベルと、テスト信号×１８のローレベルが２段のインバータ１０ａ、１０ｂを経由した状態のローレベルとが入力される。従って、ＮＯＲ回路１４ｂからはハイレベルが出力され、よって、ｎ型ＭＯＳトランジスタ１４ｂはオンにされる。なお、上側のブロックにおけるｐ型ＭＯＳトランジスタ１３ａ及びｎ型ＭＯＳトランジスタ１４ａはいずれもオンされない。
【０１０１】
以上の通常動作モードに対し、テストモード時においては、回路Ｓ１（０）は、書込みデータ＜０＞、＜１７＞のうち、書込みデータ＜０＞を出力データＷＤとして出力する。以下、書込みデータＷＤ＜０＞が“１”の場合と、“０”の場合とに分けて詳しく説明する。
【０１０２】
まず、書込みデータＷＤ＜０＞がハイレベル（データ“１”）のときは、ｐ型ＭＯＳトランジスタ１３ａがオンにされ、ｐ型ＭＯＳトランジスタ１３の一端側の電位Ｖ（ハイレベル）が出力される（つまり書込みデータＷＤ＜０＞がそのまま出力される）。即ち、ｐ型ＭＯＳトランジスタ１３ａのゲートに接続されたＮＡＮＤ回路１１ａの入力に、書込みデータＷＤ＜０＞のハイレベルと、テスト信号×１８のハイレベルが２段のインバータ１０ａ、１０ｃを経由した状態のハイレベルとが入力される。従って、ＮＡＮＤ回路１１ａからはローレベルが出力され、よって、ｐ型ＭＯＳトランジスタ１３ａはオンにされる。なお、下側のブロックにおけるｐ型ＭＯＳトランジスタ１３ｂ及びｎ型ＭＯＳトランジスタ１４ｂはいずれもオンされない。
【０１０３】
次に、書込みデータＷＤ＜０＞がローレベル（データ“０”）のときは、ｎ型ＭＯＳトランジスタ１４ａがオンにされ、ｎ型ＭＯＳトランジスタの一端側の電位、例えば０（ローレベル）が出力される（つまり書込みデータＷＤ＜０＞がそのまま出力される）。即ち、ｎ型ＭＯＳトランジスタ１４ａのゲートに接続されたＮＯＲ回路１２ａの入力に、書込みデータＷＤ＜０＞のローレベルと、テスト信号×１８のハイレベルがインバータ１０ａを経由した状態のローレベルとが入力される。従って、ＮＯＲ回路１２ａからはハイレベルが出力され、よって、ｎ型ＭＯＳトランジスタ１４ａはオンにされる。なお、下側のブロックにおけるｐ型ＭＯＳトランジスタ１３ｂ及びｎ型ＭＯＳトランジスタ１４ｂはいずれもオンされない。
【０１０４】
以上のようにして、回路Ｓ１（０）は、通常動作モード時においては、入出力パッドＤＱ０、ＤＱ１７に入力された書込みデータＷＤ＜０＞、ＷＤ＜１７＞のうち、書込みデータＷＤ＜１７＞を通過させ、テストモード時においては、入出力パッドＤＱ０に入力された書込みデータＷＤ＜０＞をそのまま通過させる。
【０１０５】
次に、ゲート回路Ｇ２（図２参照）について説明する。
【０１０６】
図６は、ゲート回路Ｇ２の構成の一部を示す回路図である。つまり、図中に示す回路が、上述の各回路Ｓ１（０）〜Ｓ１（８）に対応して、計９個（回路Ｇ２（０）〜Ｇ２（８））設けられて、ゲート回路Ｇ２が構成される。図６は、これらのうち、回路Ｓ１（０）の出力に接続された回路Ｇ２（０）を示している。以下、この回路Ｇ２（０）を例にして説明する。
【０１０７】
この回路Ｇ２（０）は、図４を参照して、回路Ｇ１（０）とほぼ同じ構成を有する。つまり、この回路Ｇ２（０）では、選択信号ＳＥＬＥＣＴの入力先にインバータ２１ｃが設けられている点が、回路Ｇ１（０）と異なる。
【０１０８】
従って、この回路Ｇ２（０）では、通常動作モード時（テスト信号線がローレベル）においては、ＮＡＮＤ回路２０ａの出力がオンになり、出力信号ＷＤＳＷ及びｂＷＤＳＷはそれぞれハイレベル及びローレベルとなる。従って、クロックドインバータ１８ａはオンになり、回路Ｇ２（０）は、回路Ｓ１（０）からの出力データＷＤ（書込みデータＷＤ＜１７＞）を常に対象アレイバンクに送出する。
【０１０９】
一方、テストモード時においは（テスト信号×１８を受信した場合）、選択信号ＳＥＬＥＣＴの内容が、上述の回路Ｇ１（０）と逆の場合、つまり、選択信号ＳＥＬＥＣＴがハイレベルのときにのみ、クロックドインバータ１８ａはオンになる。回路Ｇ２（０）は、回路Ｓ１（０）からの出力データＷＤ（書込みデータＷＤ＜０＞）を対象アレイバンクに出力する。
【０１１０】
以上のように、回路Ｇ２（０）は、通常動作モード時においては、回路Ｓ１（０）からの出力データＷＤ（書込みデータＷＤ＜１７＞）を常に出力するが、テストモード時においては、選択信号ＳＥＬＥＣＴがローレベルのときにのみ、回路Ｓ１（０）からの出力データＷＤ（書込みデータＷＤ＜０＞）を出力する。
【０１１１】
次に、図７を用いて、読出し処理に用いる切替え回路Ｓ２（図１参照）について、通常動作モード時及びテストモード時に分けて、説明する。
【０１１２】
図７は、切替え回路Ｓ２を説明するための図である。図７には、メモリＬＳＩ１（図１参照）の左上部を拡大した状態が示されている。但し、書込み処理に用いるゲート回路Ｇ１、Ｇ２及び切替え回路Ｓ１（図２参照）は図示していない。
【０１１３】
図７に示すように、この切替え回路Ｓ２は、読出し処理時において、２つの対象アレイバンクからそれぞれ９ビットのデータ（計１８ビット）を読み出す。
【０１１４】
ここで、切替え回路Ｓ１は、アドレスパッドから入力されたアドレスデータに基づき対象アレイバンクを決定する。本実施の形態では、２つの対象アレイバンクは、アレイバンクＢ０（０）及びＢ０（１）、Ｂ２（０）及びＢ２（１）、Ｂ１（０）及びＢ１（１）、Ｂ４（０）及びＢ４（１）のいずれかのペアである。
【０１１５】
切替え回路Ｓ２は、通常動作モード時においては、両アレイバンクから受け取った読出しデータのうち、アレイバンクＢ０（１）、Ｂ２（１）、Ｂ１（１）、Ｂ４（１）からの方（下位９ビット）を入出力パッドＤＱ０〜ＤＱ８に出力する（パスＲ７参照）。
【０１１６】
一方、テストモード時においては、切替え回路Ｓ２は、選択パッドＡから選択信号を受け取り（パスＲ８参照）、選択信号の内容に応じて、両アレイバンクから受け取った読出しデータのうち、いずれを出力するかを切り替える。
【０１１７】
ここで、図７に示すように、通常動作モード時及びテストモード時のいずれにおいても、上位９ビットを格納したアレイバンクＢ０（０）、Ｂ２（０）、Ｂ１（０）、Ｂ４（０）からの読出しデータは、入出力パッドＤＱ９〜ＤＱ１７から出力されるようになっている。
【０１１８】
次に、図７及び図８を用いて、制御回路７による読出し処理について、通常動作モード時及びテストモード時のそれぞれの場合において説明する。但し、上述の書込み処理の場合と同様、説明を簡単にするため、読出しデータ３６ビットのうち、図１中左側の制御回路７で実行される、下位１８ビットの読出し処理について説明する。上位１８ビットの読出し処理は、図１右側の制御回路７において、図中左側の制御回路７と同じようにして実行されるので詳細な説明を省略する。
【０１１９】
図８は、読出し処理を説明するためのフローチャートである。
【０１２０】
まず、制御回路７（図１参照）は、ステップＳ１１に示すように、図示しないテスト信号受信部において、図示しないテスト回路から、テスト信号を受信したかどうかを判断する（ステップＳ１１）。
【０１２１】
制御回路７は、テスト信号を受信していないと判断した場合は（ステップＳ１１のＮＯ）、通常動作モードによる読出し処理を行う（ステップＳ１２）。
【０１２２】
ここで、通常動作モードにおいては、コントロールパッド及びアドレスパッドに読出し制御信号及びアドレスデータが図示しないＣＰＵ等から入力され、入力されたアドレスデータに対応したアレイバンク（ここではアレイバンクＢ０（０）、Ｂ０（１）とする）が、内部の書込みデータをそれぞれ送出する（パスＲ５，Ｒ６参照）。
【０１２３】
アレイバンクＢ０（０）からの読出しデータ（上位９ビット）は、入出力パッドＤＱ９〜ＤＱ１７を介して出力されるとともに（パスＲ９参照）、切替え回路Ｓ２に入力される（パスＲ５参照）。一方、アレイバンクＢ０（１）からの読出しデータ（下位９ビット）は、切替え回路Ｓ２のみに入力される（パスＲ６参照）。切替え回路Ｓ２は、アレイバンクＢ０（１）からの方（下位９ビット）を入出力パッドＤＱ０〜ＤＱ８を介して出力する。
【０１２４】
以上により、通常動作モード時における読出し処理が完了する。
【０１２５】
一方、制御回路７は、図８のステップＳ１１のＹＥＳに示すように、図示しないテスト回路からテスト信号を受信したと判断した場合は（ステップＳ１１のＹＥＳ）、受信したテスト信号を切替え回路Ｓ２に供給して、テストモードによる読出し処理を行う（ステップＳ１３、Ｓ１４）。
【０１２６】
ここで、テストモード時においては、第１のパッド群３の下段（ＤＱ０〜ＤＱ８）、中央パッド群２（及び第２のパッド群４の下段）に針当てしたプローブカードを用いてデータの読出しを行う。つまり、第１のパッド群３のうち、下段のパッド列のみから読出しデータを出力させる。従って、データの読出しは、２度に分けて行う。１回目は、１８ビットのうちの、下位９ビット分ためのデータ読出し、２回目は、残りの上位９ビット分のためのデータ読出しである。より詳しくは以下の通りである。
【０１２７】
まず、１回目のデータの読出しにおいては（ステップＳ１３）、コントロールパッド及びアドレスパッドに対してプローブカードから読出し制御信号及びアドレスデータを入力すると共に、選択パッドＡには、アレイバンクＢ０（１）を選択する選択信号をプローブカードから入力する。
【０１２８】
入力されたアドレスデータに対応したアレイバンクＢ０（０）、Ｂ０（１）は内部の書込みデータを送出し、これらからの読出しデータが切替え回路Ｓ２に入力される。切替え回路Ｓ２は、選択信号が“アレイバンクＢ０（１）”であるので、アレイバンクＢ０（１）からの方（下位９ビット）を、入出力パッドＤＱ０〜ＤＱ８を介して、プローブカードに送出する。入出力パッドＤＱ８〜ＤＱ１７にはアレイバンクＢ０（０）からの読出しデータが出力されるが、これについては無視する。
【０１２９】
一方、２回目のデータ読出しでは（ステップＳ１４）、コントロールパッド及びアドレスパッドにプローブカードから読出し制御信号及びアドレスデータ（１回目と同じもの）を入力すると共に、選択パッドＡには、アレイバンクＢ０（０）の選択信号をプローブカードから入力する。
【０１３０】
入力されたアドレスデータに対応したアレイバンクＢ０（０）、Ｂ０（１）は、内部の書込みデータを送出し、これらからの読出しデータが切替え回路Ｓ２に入力される。切替え回路Ｓ２は、選択信号が“アレイバンクＢ０（０）”であるので、アレイバンクＢ０（０）からの方（上位９ビット）を、入出力パッドＤＱ０〜ＤＱ８を介して、プローブカードに出力する。なお、入出力パッドＤＱ８〜ＤＱ１７においてもアレイバンクＢ０（０）からの読出しデータが出力されるが、これについては無視する。
【０１３１】
なお、この後、プローブカードは、入出力パッドＤＱ０〜ＤＱ８を介して受け取った計１８ビットのデータを、上の書込み処理において書き込んだデータと比較する。そして、それらのデータが同一であれば、２つの対象アレイバンクは正常であると判断し、異なる部分があれば、いずれかの対象アレイバンクに異常があると判断する。
【０１３２】
次に、上述した切替え回路Ｓ２のより詳細な構成及び動作について説明する。
【０１３３】
図９は、切替え回路Ｓ２の構成の一部を示す回路図である。つまり、図中の回路が、図７に示すように、各入出力パッドＤＱ０〜ＤＱ８に対応して、計９個設けられて（回路Ｓ２（０）〜Ｓ２（８））、切替え回路Ｓ２が構成される。図９は、これらのうち、入出力パッドＤＱ０に接続された回路Ｓ２（０）を示している。以下、この回路Ｓ２（０）を例にして説明する。但し、以下では、対象アレイバンクを、アレイバンクＢ０（０）及びＢ０（１）とする。
【０１３４】
図９に示すように、この回路Ｓ２（０）は主として２つのブロックからなり、下側のブロックは、通常動作モード時のデータパス、あるいは、テストモード時（×１８モード時）において選択信号ＳＥＬＥＣＴがローレベル（アレイバンクＢ０（１）を選択）の場合のデータバスである。一方、上側のブロックは、テストモード時（×１８モード時）において、選択信号ＳＥＬＥＣＴがハイレベル（アレイバンクＢ０（０）を選択）の場合のデータパスである。
【０１３５】
上述したように、通常動作モード時においては、切替え回路Ｓ２（０）は、アレイバンクＢ０（０）、Ｂ０（１）からの読出しデータＲＤ＜０＞（１ビット），ＲＤ＜１７＞（１ビット）のうち、アレイバンクＢ０（１）からの方の読出しデータＲＤ＜０＞を常に出力する。以下、これについて、読出しデータＲＤ＜０＞が“１”の場合と、“０”の場合とに分けて詳しく説明する。但し、通常動作モード時において、テスト信号線及び選択信号線はローレベルにされている。
【０１３６】
まず、通常動作モード時において、読出しデータＲＤ＜０＞がハイレベル（データ“１”）のときは、ｐ型ＭＯＳトランジスタ２５ｂがオンにされ、ｐ型ＭＯＳトランジスタ２５ｂの一端側の電位Ｖ（ハイレベル）が、出力データＲＤとして出力される（つまり読出しデータＲＤ＜０＞がそのまま出力される）。即ち、ＮＡＮＤ回路２６ａの出力（ハイレベル）が、ＮＡＮＤ回路２６ａの出力に接続されたインバータ２７ｇに入力されてローレベルが出力され、このローレベルが、インバータ２７ｇの出力に接続されたインバータ２７ｈに入力されて、ハイレベルが出力される。このハイレベルと、アレイバンクＢ０（１）からの読出しデータＲＤ＜０＞のハイレベルとが、インバータ２７ｈの出力に接続されたＮＡＮＤ回路２６ｃに入力されて、ローレベルが出力される。このローレベルが、ＮＡＮＤ回路２６ｃの出力に接続されたｐ型ＭＯＳトランジスタ２５ｂのゲートに入力されて、ｐ型ＭＯＳトランジスタ２５ｂがオンにされる。なお、上側のブロックにおけるｐ型ＭＯＳトランジスタ２５ａ及びｎ型ＭＯＳトランジスタ２９ａはいずれもオンされない。
【０１３７】
次に、アレイバンクＢ０（１）からの読出しデータＲＤ＜０＞がローレベル（データ“０”）のときは、ｎ型ＭＯＳトランジスタ２９ｂがオンにされ、ｎ型ＭＯＳトランジスタ２９ｂの一端側の電位、例えば０（ローレベル）が、出力データＲＤとして、出力される（つまり読出しデータＲＤ＜０＞がそのまま出力される）。即ち、インバータ２７ｇの出力であるローレベルと、読出しデータＲＤ＜０＞のローレベルとが、インバータ２７ｇの出力に接続されたＮＯＲ２８ｃに入力されて、ハイレベルが出力される。このハイレベルが、ＮＯＲ回路２８ｃの出力に接続されたｎ型ＭＯＳトランジスタ２９ｂのゲートに入力されて、ｎ型ＭＯＳトランジスタ２９ｂがオンにされる。なお、上側のブロックにおけるｐ型ＭＯＳトランジスタ２５ａ及びｎ型ＭＯＳトランジスタ２９ａはいずれもオンされない。
【０１３８】
以上の通常動作モードに対し、テストモード時においては、切替え回路Ｓ２（０）は、選択信号ＳＥＬＥＣＴが“ハイレベル”であるか“ローレベル”であるかによって、読出しデータＲＤ＜０＞、ＲＤ＜１７＞のいずれを出力するかを切り替える。より詳しくは以下の通りである。
【０１３９】
即ち、切替え回路Ｓ２（０）は、選択信号ＳＥＬＥＣＴが“ローレベル”である場合は、アレイバンクＢ０（１）からの方（読出しデータＲＤ＜０＞）を出力する。以下、これについて、読出しデータＲＤ＜０＞が“１”である場合と、“０”である場合とに分けて説明する。
【０１４０】
より詳しくは、読出しデータＲＤ＜０＞がハイレベル（データ“１”）のときは、ｐ型ＭＯＳトランジスタ２５ｂがオンにされ、ｐ型ＭＯＳトランジスタ２５ｂの一端側の電位Ｖ（ハイレベル）が出力データＲＤとして出力される（つまり読出しデータＲＤ＜０＞がそのまま出力される）。即ち、選択パッドＡからの選択信号“ローレベル”と、テスト信号×１８のハイレベルとがＮＡＮＤ回路２６ａに入力され、ＮＡＮＤ回路２６ａからハイレベルが出力される。このハイレベルがインバータ２７ｇ、２７ｈを経由して、読出しデータＲＤ＜０＞のハイレベルとともに、ＮＡＮＤ回路２６ｃに入力されて、ローレベルが出力される。このローレベルが、ｐ型ＭＯＳトランジスタ２５ｂのゲートに入力されて、ｐ型ＭＯＳトランジスタ２５ｂがオンにされる。なお、上側のブロックにおけるｐ型ＭＯＳトランジスタ２５ａ及びｎ型ＭＯＳトランジスタ２９ａはいずれもオンされない。
【０１４１】
次に、読出しデータＲＤ＜０＞がローレベル（データ“０”）のときは、ｎ型ＭＯＳトランジスタ２９ｂがオンにされ、ｎ型ＭＯＳトランジスタ２９ｂの一端側の電位、例えば０（ローレベル）が、出力データＲＤとして出力される（つまり読出しデータＲＤ＜０＞がそのまま出力される）。即ち、インバータ２７ｇの出力であるローレベルと、読出しデータＲＤ＜０＞のローレベルとが、ＮＯＲ回路２８ｃに入力されて、ハイレベルが出力される。このハイレベルが、ｎ型ＭＯＳトランジスタ２９ｂのゲートに入力されて、ｎ型ＭＯＳトランジスタ２９ｂがオンにされる。なお、上側のブロックにおけるｐ型ＭＯＳトランジスタ２５ａ及びｎ型ＭＯＳトランジスタ２９ａはいずれもオンされない。
【０１４２】
以上に対し、テストモード時において、選択信号ＳＥＬＥＣＴが“ハイレベル”のときは、切替え回路Ｓ２（０）は、アレイバンクＢ０（０）からの読出しデータＲＤ＜１７＞を出力する。以下、これについて、読出しデータＲＤ＜１７＞が“１”の場合と、“０”の場合とに分けて、説明する。
【０１４３】
まず、読出しデータＲＤ＜１７＞がハイレベル（データ“１”）のときは、ｐ型ＭＯＳトランジスタ２５ａがオンにされ、ｐ型ＭＯＳトランジスタ２５ａの一端側の電位Ｖ（ハイレベル）が出力データＲＤとして出力される（つまり読出しデータＲＤ＜１７＞がそのまま出力される）。即ち、選択パッドＡからの選択信号“ハイレベル”と、テスト信号×１８のハイレベルとが、ＮＡＮＤ回路２６ａに入力されてローレベルが出力される。このローレベルが、ＮＡＮＤ回路２６ａの出力に接続された３段のインバータ２７ａ〜２７ｃに入力されてハイレベルが出力される。このハイレベルと、読出しデータＲＤ＜１７＞のハイレベルとがＮＡＮＤ回路２６ｂに入力されて、ローレベルが出力される。このローレベルが、ＮＡＮＤ回路２６ｂの出力に接続されたｐ型ＭＯＳトランジスタ２５ａのゲートに入力され、ｐ型ＭＯＳトランジスタ２５ａがオンにされる。なお、下側のブロックにおけるｐ型ＭＯＳトランジスタ２５ｂ及びｎ型ＭＯＳトランジスタ２９ｂはいずれもオンされない。
【０１４４】
次に、読出しデータＲＤ＜１７＞がローレベル（データ“０”）のときは、ｎ型ＭＯＳトランジスタ２９ａがオンにされ、ｎ型ＭＯＳトランジスタ２９ａの一端側の電位、例えば０（ローレベル）が、出力データＲＤとして出力される（つまり読出しデータＲＤ＜１７＞がそのまま出力される）。即ち、インバータ２７ｂの出力であるローレベルと、読出しデータＲＤ＜１７＞のハイレベルとが、ＮＯＲ回路２８ａに入力されて、ハイレベルが出力される。このハイレベルが、ｎ型ＭＯＳトランジスタ２９ａのゲートに入力され、ｎ型ＭＯＳトランジスタ２９ａがオンにされる。なお、下側のブロックにおけるｐ型ＭＯＳトランジスタ２５ｂ及びｎ型ＭＯＳトランジスタ２９ｂはいずれもオンされない。
【０１４５】
以上のように、本発明の第１の実施の形態によれば、データの入出力ピン及び電源パッドとして多数列の構成を有する場合においても、特定の１列のパッド群から各アレイバンクにデータを書き込むとともに、各アレイバンクから特定のアレイバンクにデータを読み出せるようにしたので、１列のパッド群のみを用いたテストを実現できる。よって、複数列のパッド群を有する、多ビット構成のメモリＬＳＩの同時テスト（多個取りテスト）を、メモリＬＳＩを損なうことなく、容易に実現できる。これにより、メモリＬＳＩの同時測定数（同測数）の増加にも容易に対処することができる。
【０１４６】
図１０は、本発明の第２の実施の形態によるメモリＬＳＩを示す構成図である。
【０１４７】
図１０に示すメモリＬＳＩ１’は、図２に示した制御回路７を、後述するコンプレッションライトモード（圧縮書込みモード）及びコンプレッションリードモード（圧縮読出しモード）を実行可能な制御回路７’に置き換えたものである。以下、本実施の形態について詳しく述べる。
【０１４８】
図１１は、制御回路７’におけるゲート回路Ｇ１’、Ｇ２’、及び切替え回路Ｓ１（第１の実施の形態と同じもの）を説明するための図である。図１１には、メモリＬＳＩ１’の左上部を拡大した状態が示されている。但し、切替え回路Ｓ２’は図示していない。
【０１４９】
上述したコンプレッションライトモードは、テストモードにおいて、入出力パッドＤＱ０〜ＤＱ８に入力された書込みデータをゲート回路Ｇ１’、Ｇ２’にそれぞれ同時に書き込ませるモードである。つまり、入出力パッドＤＱ０〜ＤＱ８に入力された書込みデータ（９ビット）を、２つのアレイバンクに一度に書き込むモードである。
【０１５０】
前述した第１の実施の形態では、テストモードにおいて、入出力パッドＤＱ０〜ＤＱ８に入力された書込みデータを、２つの対象アレイバンクのいずれかを選択して書き込むようにしたため、２つの対象アレイバンクに書込みデータを書き込むには、２回の書込み処理が必要であった。これに対し、本実施の形態では、入出力パッドＤＱ０〜ＤＱ８からの書込みデータを、２つのアレイバンクに同時に書き込む。つまり、２つのアレイバンクにそれぞれ同一のデータを書き込む。これにより、２つの対象アレイバンクに対して、書込みデータを１回で書き込むことができるので、第１の実施の形態よりも書込み時間を約２分の１に短縮することができる。以下、このようなコンプレッションライトモードを実行する制御回路７’について、図１１を用いて、詳しく述べる。
【０１５１】
まず、ゲート回路Ｇ１’について説明する。
【０１５２】
ゲート回路Ｇ１’は、コンプレッションライトモードの実行を指示する制御信号ＣＯＭＰを、制御回路７’における図示しない制御信号受信部から、受信するものとして構成される。
【０１５３】
より詳しくは、この制御信号受信部は、テストモードエントリー時に、図示しないテスト回路から、制御信号ＣＯＭＰを受信した場合は、この制御信号ＣＯＭＰを、ゲート回路Ｇ１’に送出して、ゲート回路Ｇ１’を、コンプレッションライトモードで動作させる。制御信号ＣＯＭＰを受け取ったゲート回路Ｇ１’は、入出力パッドＤＱ０〜ＤＱ８を介して受け取った書込みデータを、選択信号の内容に拘わらず、対象アレイバンクに送出する。
【０１５４】
より詳しくは、前述した第１の実施の形態では、選択信号が“ゲート回路Ｇ１を選択”（ローレベル）の場合のみ、書込みデータを書き込むこととしたが、本実施の形態では、選択信号が“ゲート回路Ｇ１’を選択”“ゲート回路Ｇ２’を選択”のいずれの場合においても、書込みデータを書き込む。
【０１５５】
次に、ゲート回路Ｇ２’について説明する。
【０１５６】
ゲート回路Ｇ２’も、上述のゲート回路Ｇ１’と同様に、図示しない制御信号受信部から、制御信号ＣＯＭＰを受信するものとして構成される。ゲート回路Ｇ２’は、テストモード時において、この制御信号ＣＯＭＰを受け取った場合は、図１１に示すように、切替え回路Ｓ１からの書込みデータを、選択信号の内容に拘わらず、対象アレイバンクに送出する。
【０１５７】
即ち、前述した第１の実施の形態では、選択信号が“ゲート回路Ｇ２を選択”（ハイレベル）の場合のみ、書込みデータを書き込んだが、本実施の形態では、選択信号が“ゲート回路Ｇ２’を選択”“ゲート回路Ｇ１’を選択”のいずれの場合においても、書込みデータを書き込む。
【０１５８】
以上の構成により、ゲート回路Ｇ１’、Ｇ２’は、テストモード時において、入出力パッドＤＱ０〜ＤＱ８から同時期に受け取った書込みデータを、いずれもアレイバンクに送出する。
【０１５９】
以上の構成において、次に、制御回路７’によるコンプレッションライトモード処理について説明する。
【０１６０】
制御回路７’は、図示しないテスト回路から、テスト信号及び制御信号ＣＯＭＰを受信した場合は、コンプレッションライトモードによる書込み処理を行う。
【０１６１】
即ち、ゲート回路Ｇ１’は、入出力パッドＤＱ０〜ＤＱ８に入力された書込みデータを、選択パッドＡからの選択信号に拘わらず、対象アレイバンク（ここではアレイバンクＢ０（１）とする）に送出する（図１１参照）。アレイバンクＢ０（１）は、受け取った書込みデータを内部（メモリアドレスに対応するブロック）に書き込む。
【０１６２】
一方、ゲート回路Ｇ２’も、切替え回路Ｓ１を通過した、書込みデータ（上と同じもの）を、選択パッドＡからの選択信号に拘わらず、対象アレイバンク（ここではアレイバンクＢ０（０）とする）に送出する。アレイバンクＢ０（０）は、受け取った書込みデータを内部（メモリアドレスに対応するブロック）に書き込む。
【０１６３】
次に、ゲート回路Ｇ１’、Ｇ２’の構成及び動作についてより詳細に説明する。
【０１６４】
まず、ゲート回路Ｇ１’について説明する。
【０１６５】
図１２は、ゲート回路Ｇ１’の構成の一部を示す回路図である。より詳しくは、図１２中に示す回路は、図１１の入出力パッドＤＱ０に接続され、図６に示した回路Ｇ１（０）に対応する。
【０１６６】
この回路Ｇ１’（０）が、図６の回路Ｇ１（０）と異なる点は、コンプレッションライトモードに対応した回路部分３３を有する点にある。
【０１６７】
回路Ｇ１’（０）は、制御信号ＣＯＭＰがハイレベルの場合（コンプレッションライトモードの場合）、選択信号ＳＥＬＥＣＴの内容に拘わらず、入出力パッドＤＱ０に入力された書込みデータＷＤ＜０＞を、対象アレイバンクに送出する。
【０１６８】
より詳しくは、図１２に示すように、テスト信号×１８のハイレベルがインバータ３４に入力してローレベルが出力され、このローレベルと、制御信号ＣＯＭＰのハイレベルとが、インバータ３４の出力に接続されたＮＯＲ回路３５に入力して、ローレベルが出力される。従って、ＮＯＲ回路３５の出力に接続されたＮＡＮＤ回路２０ａからは、選択信号ＳＥＬＥＣＴの内容に拘わらず、ハイレベルが出力される。よって、図６を用いて説明したところからも分かるように、インバータ２１ａからの出力信号ＷＤＳＷ、及びインバータ２１ｂからの出力信号ｂＷＤＳＷは、それぞれハイレベル及びローレベルになる。よって、クロックドインバータ１８ａはオンとされ、回路Ｇ１’（０）は、入出力パッドＤＱ０に入力された書込みデータＷＤ＜０＞を出力する。
【０１６９】
次に、ゲート回路Ｇ２’について説明する。
【０１７０】
図１３は、ゲート回路Ｇ２’の構成の一部を示す図である。より詳しくは、図中に示す回路Ｇ２’（０）は、切替え回路Ｓ１（０）〜Ｓ１（８）（図５参照）における切替え回路Ｓ１（０）に接続された回路であり、前述した図４の回路Ｇ２（０）に対応する。
【０１７１】
この回路Ｇ２’（０）が、図４の回路Ｇ２（０）と異なる点は、コンプレッションライトモードに対応した回路部分３０を新たに設けた点にある。
【０１７２】
回路Ｇ２’（０）は、制御信号ＣＯＭＰがハイレベルの場合（コンプレッションリードモードの場合）、選択信号ＳＥＬＥＣＴの内容に拘わらず、切替え回路Ｓ１（０）（図５参照）からの出力データＷＤを対象アレイバンクに書き込む。
【０１７３】
より詳しくは、図１３に示すように、テスト信号×１８のハイレベルがインバータ３１に入力してローレベルが出力され、このローレベルと、制御信号ＣＯＭＰのハイレベルとが、インバータ３４の出力に接続されたＮＯＲ回路３２に入力して、ローレベルが出力される。従って、ＮＯＲ回路３２の出力に接続されたＮＡＮＤ回路２０ａからは、選択信号ＳＥＬＥＣＴの内容に拘わらず、ハイレベルが出力される。よって、図４を用いて説明したところからも分かるように、出力信号ＷＤＳＷ及び出力信号ｂＷＤＳＷはそれぞれハイレベル及びローレベルになる。よって、クロックドインバータ１８ａはオンとされ、回路Ｇ２’（０）は、回路Ｓ１（０）からの出力データＷＤ（書込みデータ＜０＞）を出力する。
【０１７４】
図１４は、制御回路７’における切替え回路Ｓ２’を説明するための図である。図１４には、メモリＬＳＩ１’の左上部を拡大した状態が示されている。但し、図１１に示したゲート回路Ｇ１’、Ｇ２’及び切替え回路Ｓ１は図示していない。
【０１７５】
この切替え回路Ｓ２’は、上述したコンプレッションリードモードをするものである。
【０１７６】
ここで、コンプレッションリードモードは、テストモード時において、２つの対象アレイバンクから読み出したデータ（上述のコンプレッションライトモードにおいて書き込まれたもの）をそれぞれ対応するビットごとに比較し、比較結果を出力しようとするものである。
【０１７７】
即ち、前述した第１の実施の形態では、テストモード時において、２つの対象アレイバンクから読出したデータを切替え回路Ｓ２において選択して出力したため、２つの対象アレイバンク内のデータを読み出すには、２度の読出し処理が必要であった。これに対し、本実施の形態では、２つの対象アレイバンクから読み出した読出しデータを比較し、比較結果を出力するようにしたので、読出し処理を１回ですますことができる。
【０１７８】
切替え回路Ｓ２’について、より詳しくは、コンプレッションリードモードの実行を指示する制御信号ＣＯＭＰを、図示しない制御信号受信部から受信可能に構成されている。切替え回路Ｓ２’は、テストモード時において、この制御信号ＣＯＭＰを受け取った場合は、２つの対象アレイバンクから受け取った読出しデータ（上述したコンプレッションライトモードにより書き込まれたもの）を、対応するビットごとに比較する。
【０１７９】
図１６は、２つの対象アレイバンクＢ０（０）、Ｂ０（１））（図１４参照）から読み出した読出しデータＲＤ＜９＞〜ＲＤ＜１７＞、ＲＤ＜０＞〜ＲＤ＜８＞において、互いに対応するビット、読出しデータＲＤ＜１７＞及び読出しデータＲＤ＜０＞を比較した結果を示した図表である。
【０１８０】
図１６に示すように、読出しデータＲＤ＜１７＞及び読出しデータＲＤ＜０＞がそれぞれ同じビット値を有するときは、切替え回路Ｓ２’（０）の出力データＲＤは“１”となる。一方、各読出しデータＲＤ＜１７＞及び読出しデータＲＤ＜０＞がそれぞれ異なるビット値を有するときは、切替え回路Ｓ’（０）の出力データＲＤは“０”となる。この出力データＲＤに基づき、２つの対象アレイバンクＢ０（０）、Ｂ０（１）が正常か否かを判断できる。
【０１８１】
即ち、上述したコンプレッションライトモードにおいては、２つの対象アレイバンクにそれぞれ同じ値が書き込まれる。従って、２つの対象アレイバンクとも正常である場合は、読出しデータはそれぞれ同じになるため、出力データＲＤは“１”となる。一方、いずれかのアレイバンクに異常があるときは、出力データＲＤは“０”となる。
【０１８２】
次に、切替え回路Ｓ２’のより詳細な構成及び動作について説明する。
【０１８３】
図１５は、切替え回路Ｓ２’の構成の一部を示す回路図である。より詳しくは、図中の回路Ｓ２’（０）は、入出力パッドＤＱ０に接続され、図９に示した回路Ｓ２（０）に相当する。
【０１８４】
この切替え回路Ｓ２’（０）が、図９の切替え回路Ｓ２（０）と異なる点は、比較回路３７及び回路部分３８，３９を有する点にある。
【０１８５】
ここで、図中一番下側の点線で囲まれたブロックが、コンプレッションリードモードの場合のデータパスである。
【０１８６】
例えば、コンプレッションリードモード（制御信号ＣＯＭＰがハイレベル）において、読出しデータＲＤ＜０＞がハイレベル（“１”）、読出しデータＲＤ＜１７＞がハイレベル（“１”）の場合は、ハイレベル（“１”）が出力される（図１６参照）。
【０１８７】
より詳しくは、図１５に示すように、読出しデータＲＤ＜０＞のハイレベルと、読出しデータＲＤ＜１７＞のハイレベルとが、ＮＡＮＤ回路４０ｃ及びＮＯＲ回路４２にそれぞれ入力される。ＮＡＮＤ回路４０ｃからはローレベルが出力され、このローレベルがインバータ４１ｃに入力して、ハイレベルが出力される。このハイレベルと、ＮＯＲ回路４２からの出力であるローレベルとが、ＸＯＲ回路４３に入力して、ハイレベルが出力される。このハイレベルがインバータ４１ｄに入力してローレベルが出力される。ここで、クロックドインバータ４４の一端には、この一端に接続されたインバータ４１ｅから、インバータ４１ｅへの入力である制御信号ＣＯＭＰのハイレベルが反転させられたローレベルが入力される。一方、クロックドインバータ４４の他端には、制御信号ＣＯＭＰのハイレベルが入力される。これらの入力により、クロックドインバータ４４はオンにされる。よって、上述のインバータ４１ｄからの出力であるローレベルがクロックドインバータ４４により反転させられてハイレベルが出力される。即ち、読出しデータＲＤ＜０＞のハイレベル及び読出しデータＲＤ＜１７＞ハイレベルからハイレベルが出力される。
【０１８８】
以上に対し、制御信号ＣＯＭＰがローレベルの場合は、上述の回路Ｓ２’（０）は、前述した回路Ｓ２（０）（図９参照）と同じ回路になる。即ち、制御信号ＣＯＭＰがローレベルの場合、図１５中の回路部分３８、３９は、それぞれ図９のインバータ２７ｂ、２７ｇと等価になり、クロックドインバータ４４はオフになるからである。
【０１８９】
以上のように、本発明の第２の実施の形態によれば、コンプレッションライトモード及びコンプレッションリードモードによりデータの書込み及び読出しをそれぞれ一度で行うようにしたので、テスト時間を短縮することができる。
【０１９０】
以上に述べた第１及び第２の実施の形態においては、ウエハテスト（ダイ・ソートテスト）による例を説明したが、本発明は、ファイナルテスト（パッケージテスト）に対しても適用することができる。
【０１９１】
【発明の効果】
本発明によれば、テスト時において、複数の入出力パッド列における特定の入出力パッド列のみを用いてデータの書込み処理及び読出し処理を行うことを可能としたので、複数の半導体集積回路への針の接触を容易に行うことができ、よって、テスト時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態としてのメモリＬＳＩの一例を示す構成図である。
【図２】切替え回路Ｓ１及びゲート回路Ｇ１，Ｇ２を説明するための図である。
【図３】書込み処理を説明するためのフローチャートである。
【図４】ゲート回路Ｇ１の構成の一部（回路Ｇ１（０））を示す回路図である。
【図５】切替え回路Ｓ１の構成の一部（回路Ｓ１（０））を示す回路図である。
【図６】ゲート回路Ｇ２の構成の一部（回路Ｇ１（０））を示す回路図である。
【図７】切替え回路Ｓ２を説明するための図である。
【図８】読出し処理を説明するためのフローチャートである。
【図９】切替え回路Ｓ２の構成の一部（回路Ｓ２（０））を示す回路図である。
【図１０】本発明の第２の実施の形態によるメモリＬＳＩを示す構成図である。
【図１１】ゲート回路Ｇ１’、Ｇ２’を説明するための図である。
【図１２】ゲート回路Ｇ１’の構成の一部（回路Ｇ１’（０））を示す回路図である。
【図１３】ゲート回路Ｇ２’の構成の一部（回路Ｇ２’（０））を示す図である。
【図１４】切替え回路Ｓ２’を説明するための図である。
【図１５】切替え回路Ｓ２’の構成の一部（回路Ｓ２’（０））を示す回路図である。
【図１６】比較結果例を示した図表である。
【図１７】従来におけるメモリＬＳＩの一例を示す構成図である。
【図１８】多数のメモリＬＳＩが作り込まれたウエハを示す図である。
【図１９】図１９（ａ）は、メモリＬＳＩ、１個をプローブカードを用いてテストしている状態（１個取り）を概念的に示す図である。図１９（ｂ）は、メモリＬＳＩ、４つをプローブカードを用いて同時にテストしている状態（多個取り）を概念的に示す図である。
【符号の説明】
１メモリＬＳＩ
２中央パッド群（アドレスパッド、コントロールパッド、電源パッド及び選択パッド）
３第１のパッド群（入出力パッド及び電源パッド）
４第２のパッド群（入出力パッド及び電源パッド）
７制御回路
ＤＱ０〜ＤＱ３５入出力パッド
Ａ選択パッド
Ｇ１、Ｇ１’、Ｇ２、Ｇ２’ ゲート回路
Ｓ１、Ｓ２、Ｓ２’ 切替え回路
Ｂ０（０）〜Ｂ０（３）、Ｂ１（０）〜Ｂ１（３）、Ｂ２（０）〜Ｂ２（３）、Ｂ３（０）〜Ｂ３（３）メモリセルアレイバンク
ＳＥＬＥＣＴ選択信号
×１８テスト信号
ＣＯＭＰ制御信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit and a method for testing a semiconductor integrated circuit.
[0002]
[Prior art]
In recent years, with an increase in capacity of a semiconductor integrated circuit (hereinafter referred to as LSI), there is an increasing need for multi-bit data processing. In order to meet such needs, there is an increasing need to arrange pads corresponding to more input / output pins (I / O pins) on the LSI.
[0003]
For example, in the memory LSI, more I / Os such as 512M × 32 bits, 256M × 32 bits, 288M × 36 bits, etc., compared to the conventional 256M × 8 bits, 256M × 16 bits, 288M × 18 bits, etc. Products with O-pins have been commercialized.
[0004]
FIG. 17 is a block diagram showing an example of a conventional 288M × 36-bit memory LSI. This memory LSI is 50 for one chip on a wafer on which a large number of memory LSI chips are fabricated (see FIG. 18).
[0005]
As shown in FIG. 17, the memory LSI 50 has a configuration (center pad configuration) in which pads are arranged at the center rather than at the periphery of the element. Such a pad arrangement is often used mainly for memory chips such as DRAM, SRAM, SDRAM, and FCRAM.
[0006]
A plurality of memory cell array banks (array banks) B0 (0) to B0 (3), B1 (0) to B1 (3), B2 (0) to B2 (3), B3 (0) to B3 (3) It is divided into two upper and lower stages. A central pad group 52 including a control pad, an address pad, and a power supply pad is disposed at the center between the upper array block group and the lower array block group. A first pad group 54 including input / output pads DQ0 to DQ17 and power supply pads Vdd, Vddq, Vss, Vssq, and the like is disposed on the left side of the central pad group 52, and an input / output pad is disposed on the right side of the central pad group 52. A second pad group 56 composed of DQ18 to DQ35 and power supply pads Vdd, Vddq, Vss, Vssq and the like is arranged.
[0007]
The data writing and reading processing in the memory LSI 50 will be briefly described as follows.
[0008]
When a write control signal and address data are input to the control pad and address pad, and predetermined write data (36 bits) is input to the input / output pads DQ0 to DQ17 and DQ18 to DQ35, the memory LSI 50 starts a write process.
[0009]
That is, the memory LSI 50 converts the write data (36 bits) written in the input / output pads DQ0 to DQ35 into four array banks (here, array banks B0 (0) to B0 (3)) specified by the input address data. To store).
[0010]
More specifically, among the write data (36 bits), the least significant 9 bits are written into the array bank B0 (1), and the next lower 9 bits are written into the array bank B0 (0). Similarly, the next lower 9 bits are written to the array bank B0 (3), and the most significant 9 bits are written to the array bank B0 (2).
[0011]
On the other hand, the memory LSI 50 starts a read process when a read control signal and address data are input to the control pad and the address pad.
[0012]
That is, the memory LSI 50 reads the write data from the array bank (here, the array banks B0 (0) to B0 (3)) corresponding to the input address data, and outputs them to the input / output pads DQ0 to DQ35. .
[0013]
The above-described data write processing and data read processing are applicable to both the normal operation mode and the test mode.
[0014]
However, in the normal operation mode, the various signals and data described above are supplied from a CPU (not shown) or the like, while in the test mode, these signals and data are supplied from a probe card or the like (see FIG. 19). Supplied.
[0015]
Here, a test of a memory LSI using a probe card for wafer inspection (die sort test) will be described.
[0016]
FIG. 19A is a diagram conceptually showing a state where one memory LSI 50 described above is being tested using the probe card 58 (one picking).
[0017]
The memory LSI 50 is one chip formed on a wafer.
[0018]
As shown in FIG. 19A, in the single-chip test, the needle 60 of the probe card 58 can be brought into contact with the first pad group (two rows of pad groups) 54 from both sides. Therefore, the alignment of the needle can be easily performed.
[0019]
On the other hand, FIG. 19B is a diagram conceptually showing a state in which the above-described memory LSI 50 and four (memory LSIs 50a to 50d) are simultaneously tested by the probe card 65 (multiple picking).
[0020]
These memory LSIs 50a to 50d are also chips formed on the wafer, as described above.
[0021]
In this multi-piece example, as shown in FIG. 19B, in order to test the memory LSIs 50a to 50d at the same time, the first pad groups (two rows of pad groups) 54a to 54d are arranged due to the structure of the probe card 58. It is necessary to contact the needle from one side of 54d. For this reason, since the interval between the needle rows is significantly narrowed, it is very difficult to align the needles, and there is a problem that the needles protrude from the pad and damage the memory LSI.
[0022]
[Patent Document 1]
JP 2002-56695 A
[0023]
[Problems to be solved by the invention]
The present invention has been made in view of the above problems, and has a semiconductor integrated circuit capable of easily realizing simultaneous testing of a plurality of semiconductor integrated circuits while having input / output pad groups arranged in a plurality of columns. The purpose is to provide a test method.
[0024]
[Means for Solving the Problems]
A first semiconductor integrated circuit according to the present invention includes a plurality of storage blocks that store unit data including a plurality of partial data, and the storage block includes a storage circuit that includes a plurality of partial blocks that store the partial data. , An input / output pad comprising a plurality of columns for inputting / outputting the unit data, wherein the input / output pad in the specific column is configured to input / output at least data having the same length as the partial data. A pad row including a pad, a control pad for inputting a write control signal or a read control signal, and a memory address pad for inputting a memory address for specifying the storage block, together with the input / output pad, on a predetermined straight line And a row of pads arranged at a predetermined interval from the input / output pads in the predetermined linear direction. In the test mode, when the write control signal is input to the control pad, the storage block corresponding to the memory address input to the memory address pad is specified, and the storage block in the specified storage block is specified. The partial block selection data for specifying the partial block is received, and the partial data input to the input / output pad of the specific column is written into the partial block corresponding to the received partial block selection data, while the control When the read control signal is input to the pad, the storage block corresponding to the memory address input to the memory address pad is specified and the partial block selection data is received, and the received partial block selection data Corresponding It reads the write data of the serial part in the block, and outputs to the output pad of a particular column, characterized in that it comprises a control circuit.
[0025]
A second semiconductor integrated circuit according to the present invention includes a plurality of storage blocks for storing unit data composed of a plurality of partial data, and the storage block includes a storage circuit configured by a plurality of partial blocks for storing the partial data; , An input / output pad comprising a plurality of columns for inputting / outputting the unit data, wherein the input / output pad in the specific column is configured to input / output at least data having the same length as the partial data. A pad row including a pad, a control pad for inputting a write control signal or a read control signal, and a memory address pad for inputting a memory address for specifying the storage block, together with the input / output pad, on a predetermined straight line And a row of pads arranged at a predetermined interval from the input / output pads in the predetermined linear direction. A selection pad for inputting partial block selection data for selecting the partial block, which is present in the pad row, and receiving the partial block selection data via the selection pad, and receiving the partial block selection data received And based on the partial data input to the input / output pad of a specific column, the write control signal or read control signal input to the control pad, and the memory address input to the memory address pad, And a control circuit for controlling writing and reading of the partial data.
[0026]
According to a third semiconductor integrated circuit of the present invention, in the first semiconductor integrated circuit, when the write control signal is input to the control pad in the test mode, the control circuit receives the memory address pad. The storage block corresponding to the memory address input to is specified, and the partial data input to the input / output pad of the specific column is written to each partial block in the specified storage block, When the read control signal is input to the control pad, the storage block corresponding to the memory address input to the memory address pad is specified, and from each of the partial blocks in the specified storage block, Read and read the write data in each partial block Comparison operation using the write data, and outputs the result to the output pad of a particular column.
[0027]
A fourth semiconductor integrated circuit according to the present invention includes a plurality of storage blocks for storing unit data including a plurality of partial data, and the storage block includes a storage circuit configured by a plurality of partial blocks for storing the partial data; , An input / output pad comprising a plurality of columns for inputting / outputting the unit data, wherein the input / output pad in the specific column is configured to input / output at least data having the same length as the partial data. A pad row including a pad, a control pad for inputting a write control signal or a read control signal, and a memory address pad for inputting a memory address for specifying the storage block, together with the input / output pad, on a predetermined straight line And a row of pads arranged at a predetermined interval from the input / output pads in the predetermined linear direction. In the test mode, when the write control signal is input to the control pad, the storage block corresponding to the memory address input to the memory address pad is specified, and the input / output of the specific column is performed multiple times. Each partial data constituting the unit data input to the pad is written to each partial block in the specified storage block, while when the read control signal is input to the control pad, The storage block corresponding to the memory address input to the memory address pad is specified, the write data in each partial block is read from each partial block in the specified storage block, and the front of the specific column is read. A control circuit that outputs to the input pad And wherein the Rukoto.
[0028]
According to a fifth semiconductor integrated circuit of the present invention, in the first to fourth semiconductor integrated circuits, the memory circuit includes first and second partial memory circuits, and the first and second partial memory circuits. Are arranged substantially symmetrically with respect to the pad row.
[0029]
The first semiconductor integrated circuit test method of the present invention comprises a plurality of storage blocks for storing unit data composed of a plurality of partial data, and the storage block is constituted by a plurality of partial blocks for storing the partial data. A plurality of columns of input / output pads for inputting / outputting unit data to / from a storage circuit, wherein the input / output pads in a specific column are configured to input / output data having at least the same length as the partial data. A pad row including an input / output pad, a control pad for inputting a write control signal or a read control signal, and a memory address pad for inputting a memory address for specifying the storage block. Arranged along the straight line, and arranged at a predetermined interval from the input / output pad in the predetermined linear direction. A test method of a semiconductor integrated circuit comprising a pad row, wherein when the write control signal is input to the control pad, the storage block corresponding to the memory address input to the memory address pad is stored. Each partial data constituting the unit data, which is specified and input to the input / output pad in a specific column over a plurality of times, is written to each partial block in the specified storage block, while being written to the control pad When the read control signal is input, the storage block corresponding to the memory address input to the memory address pad is specified, and each partial block is determined from each partial block in the specified storage block. Read the write data in the And outputs the de.
[0030]
According to a second semiconductor integrated circuit test method of the present invention, in the first semiconductor integrated circuit test method, when the write control signal is input to the control pad, the memory input to the memory address pad is used. The storage block corresponding to the address is specified, and the partial data input to the input / output pad of a specific column is written to each of the partial blocks in the specified storage block, while the reading is performed to the control pad When a control signal is input, the storage block corresponding to the memory address input to the memory address pad is specified, and writing in each partial block is performed from each partial block in the specified storage block The data is read out and the write data is read out Using comparison calculation, and outputs the result to the output pad of a particular column.
[0031]
A third method for testing a semiconductor integrated circuit according to the present invention is a test method for a semiconductor integrated circuit for testing the first semiconductor integrated circuit described above, wherein the input / output of the control pad, the memory address pad, and the specific column The write control signal, the memory address, and the partial data are input from the probe device to the pad, and the partial block selection data is supplied from the probe device to the control circuit, and the partial block selection data is changed. The unit data consisting of a plurality of partial data is written to the storage block corresponding to the memory address, and then the read control signal and the memory address are transferred to the control pad and the memory address pad. Is input from the probe device. Both supply the partial block selection data from the probe device to the control circuit, and write in the partial block from the partial block corresponding to the partial block selection data in the storage block corresponding to the memory address. The step of reading data to the probe device via the input / output pads in a specific column is repeated a plurality of times by changing the partial block selection data, thereby sequentially writing data in the partial blocks in the storage block. And reading out to the probe device.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
In this embodiment, a central pad group consisting of address pads, control pads, power supply pads, etc., arranged in one row in the center, and two-column input / output pads arranged on both sides of the central pad group, The memory LSI is tested using only the lower pad group in the power pad group.
[0033]
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0034]
FIG. 1 is a configuration diagram showing an example of a memory LSI as a first embodiment of the present invention. This memory LSI 1 has a 36-bit configuration.
[0035]
As shown in FIG. 1, the memory LSI 1 includes a plurality of memory cell array banks (array banks) B0 (0) to B0 (3) (group B0), B1 (0) to B1 (3) (group B1), B2 (0) to B2 (3) (group B2) and B3 (0) to B3 (3) (group B3).
[0036]
For example, 36-bit data to be written data is stored in any of the groups B0 to B3. More specifically, 9 bits are divided and stored in the four array banks constituting the group.
[0037]
For example, when stored in the group B0, 36-bit data is divided into 9 bits and stored in the array banks B0 (0) to B0 (3).
[0038]
These array banks are arranged in two upper and lower stages. Groups B0 and B2 are arranged in the upper stage, and groups B1 and B3 are arranged in the lower stage.
[0039]
Between the upper array bank group and the lower array bank group, a control pad for inputting a control signal, an address pad for inputting memory address data, and various peripheral circuits (including a control circuit 7 to be described later) are arranged at the center. A central pad group 2 including power supply pads for supplying power is arranged in one row. The selection pad A located on the leftmost side in the drawing in the center pad group 2 is used in the test mode. The selection pad A will be described later.
[0040]
On the left side of the center pad group 2 in the figure, a first pad group 3 having a two-row configuration including input / output pads DQ0 to DQ17 and power supply pads Vdd, Vddq, Vss, Vssq, and the like is arranged.
[0041]
On the other hand, on the right side of the center pad group 2 in the figure, a second pad group 4 having a two-row configuration including input / output pads DQ18 to DQ35 and power supply pads Vdd, Vddq, Vss, Vssq and the like is arranged.
[0042]
The power supply pad Vdd and the power supply pad Vss in the first pad group 3 on the left side and the second pad group 4 on the right side supply a predetermined potential and a reference potential (for example, ground potential) to each array bank.
[0043]
Of these power supply pads Vdd and power supply pads Vss, the power supply pads Vdd are arranged in both the upper and lower stages in each of the first pad group 3 and the second pad group 4. The upper part is used in the normal operation mode, and the lower part is used in the test mode.
[0044]
An offset W is applied between the center pad group 2 and the first pad group 3 and the second pad group 4 as can be understood with reference to FIG. That is, the central pad group 2 forms a uniform space between the upper and lower array banks along a direction parallel to the paper surface. Thereby, an efficient layout becomes possible.
[0045]
For example, when two new circuits are provided in the memory LSI 1, the two circuits can be evenly arranged above and below the central pad group 2. The size of the offset W can be freely changed according to the floor plan of the memory LSI.
[0046]
Control circuits 7 that implement different writing processes and reading processes in the test mode (× 18 mode) and the normal operation mode (× 36 mode) are arranged in two places in the figure.
[0047]
The control circuit 7 on the left side in the drawing performs data writing and reading processing using the input / output pads DQ0 to DQ17. That is, the control circuit 7 performs a write process and a read process for the lower 18 bits in the 36-bit data that is the write data.
[0048]
On the other hand, the control circuit 7 on the right side in the drawing performs data write processing and read processing using the input / output pads DQ18 to DQ35. That is, the control circuit 7 performs a write process and a read process for the upper 18 bits in the 36-bit data that is the write data.
[0049]
Each control circuit 7 includes a switching circuit S1 and gate circuits G1 and G2 used for writing processing, a switching circuit S2 used for reading processing, and a test signal receiving unit (not shown).
[0050]
When receiving a test signal from a test circuit (not shown) at the time of test mode entry, this test signal receiving unit supplies this test signal to each of the above-described components (switching circuits S1, S2, gate circuits G1, G2). Each component is operated in the test mode. Each component operates in a normal operating mode when it does not receive a test signal.
[0051]
Hereinafter, the switching circuit S1 used for write control, the gate circuits G1 and G2, and the switching circuit S2 used for read processing will be described.
[0052]
First, the switching circuit S1 and the gate circuits G1 and G2 used for the writing process will be described in detail separately for the normal operation mode and the test mode. However, the description will be made by paying attention to the gate circuits G1 and G2 and the switching circuit S1 arranged on the left side in FIG.
[0053]
FIG. 2 is a diagram for explaining the switching circuit S1 and the gate circuits G1 and G2. FIG. 2 shows an enlarged state of the upper left part of the memory LSI 1 in FIG. However, the switching circuit S2 used for the reading process is not shown.
[0054]
First, the gate circuit G1 will be described.
[0055]
In the normal operation mode (when no test signal is received), the gate circuit G1 receives the write data input to the input / output pads DQ0 to DQ8 (refer to the path R3), and directly uses the array bank (target) Array bank).
[0056]
On the other hand, in the test mode (when a test signal is received), the gate circuit G1 receives the write data input to the input / output pads DQ0 to DQ8 and the selection signal input to the selection pad A (path R3). , R4), if the content of the selection signal is “select gate circuit G1”, write data is sent to the target array bank. If the selection signal is “select gate circuit G2”, the gate circuit G1 does not send write data.
[0057]
In the above, the gate circuit G1 determines the target array bank based on the address data input to the address pad. The target array bank of the gate circuit G1 is one of the array banks B0 (1), B2 (1), B1 (0), and B3 (0) (see FIG. 1).
[0058]
Next, the switching circuit S1 and the gate circuit G2 will be described.
[0059]
In the normal operation mode, switching circuit S1 receives the write data input to input / output pads DQ0 to DQ8 and DQ9 to DQ17 (see paths R1 and R3). Of the received write data, the switching circuit S1 passes the one input to the input / output pads DQ9 to DQ17 to the gate circuit G2 (see path R2). The switching circuit S1 does not pass the one input to the input / output pads DQ0 to DQ8. The gate circuit G2 sends the write data (input to the input / output pads DQ9 to DQ17) received from the switching circuit S1 to the target array bank as it is.
[0060]
On the other hand, in the test mode, the switching circuit S1 receives the write data input to the input / output pads DQ0 to DQ8 (see path R3) and passes it directly to the gate circuit G2 (see path R2). In the test mode, write data is not input to input / output pads DQ9 to DQ17. This is because only the lower input / output pad row is used in the test mode. The gate circuit G2 receives the selection signal from the selection pad A (refer to the path R4), and sends out the write data (inputted to the input / output pads DQ0 to DQ8) from the switching circuit S1 according to the content of the selection signal. Determine whether. That is, if the content of the selection signal is “select gate circuit G2”, the gate circuit G2 sends the received write data to the target array bank, but if the selection signal is “select gate circuit G1”, The gate circuit G2 does not send write data.
[0061]
In the above, the gate circuit G2 determines the target array bank based on the address data input to the address pad. In the present embodiment, the target array bank is one of array banks B0 (0), B2 (0), B1 (1), and B3 (1) (see FIG. 1).
[0062]
Next, the writing process by the control circuit 7 will be described with reference to FIGS. 2 and 3 in each of the normal operation mode and the test mode. However, here, in order to simplify the description, the writing process executed in the control circuit 7 on the left side in FIG. 1, that is, the writing process of the lower 18 bits of the write data 36 bits will be described. The upper 18-bit write processing is executed in the same way as the control circuit 7 on the left side in FIG. 1 in the control circuit 7 on the right side in FIG.
[0063]
FIG. 3 is a flowchart for explaining the writing process.
[0064]
First, as shown in step S1 of FIG. 3, the control circuit 7 (see FIG. 1) determines whether a test signal is received from a test circuit (not shown) in a test signal receiver (not shown) (step S1).
[0065]
When the control circuit 7 determines that the test signal is not received by the test signal receiver (NO in step S1), the control circuit 7 performs a writing process in the normal operation mode (step S2).
[0066]
Here, in the normal operation mode, as shown in FIG. 2, a write control signal and address data are input to the control pad and the address pad from a CPU or the like (not shown). Write data (lower 18 bits) is input to the input / output pads DQ0 to DQ17 from a CPU (not shown) (as described above, write data and upper 18 bits are also input to the input / output pads DQ18 to DQ35). I won't touch here).
[0067]
As shown in FIG. 2, the gate circuit G1 in the control circuit 7 receives write data (for the lower 9 bits in 18 bits) input to the input / output pads DQ0 to DQ8. The gate circuit G1 determines the target array bank based on the address data (in this case, the array bank B0 (1)), and sends the received write data to the array bank B0 (1). The array bank B0 (1) stores the received write data (lower 9 bits) inside (a block corresponding to the memory address).
[0068]
On the other hand, the switching circuit S1 receives the write data input to the input / output pads DQ0 to DQ8 and DQ9 to DQ17. Of the received write data, the switching circuit S1 passes the one (upper 9 bits) input to the input / output pads DQ9 to DQ17 to the gate circuit G2.
[0069]
The gate circuit G2 determines the target array bank based on the address data (here, the array bank B0 (0)), and sends the write data (upper 9 bits) from the switching circuit S1 to the array bank B0 (0). . The array bank B0 (0) stores the received write data (upper 9 bits) inside (block corresponding to the memory address).
[0070]
Thus, the writing process in the normal operation mode is completed.
[0071]
On the other hand, when the control circuit 7 determines that the test signal has been received by the test signal receiving unit (YES in step S1), as indicated by YES in step S1 of FIG. 3, each component (switching circuit S1, gate) A test signal is supplied to the circuit G1 and the gate circuit G2) to realize the writing process in the test mode (steps S3 and S4).
[0072]
Here, in the test mode, as shown in FIG. 2, the probe is applied to the lower stage (DQ0 to DQ8) of the first pad group 3 and the central pad group 2 (and the lower stage of the second pad group 4). Input data from the card. Data input from the probe card is performed in two steps. The first time is data input for the lower 9 bits of the 18 bits of write data, and the second time is data input for the remaining higher 9 bits. More details are as follows.
[0073]
First, in the first data input (step S3), as shown in FIG. 2, a write control signal and address data are input from the probe card to the control pad and the address pad, and the lower 9 bits are input to the input / output pads DQ0 to DQ8. Bit data for writing is input from the probe card. On the other hand, a signal for selecting the gate G1 is input to the selection pad A from the probe card.
[0074]
The gate circuit G1 receives the write data (lower 9 bits) input to the input / output pads DQ0 to DQ8 and also receives the selection signal input to the selection pad A. Since the selection signal is “select gate G1”, the gate circuit G1 sends the received write data (for the lower 9 bits) to the target array bank (here, referred to as array bank B0 (1)). The array bank B0 (1) stores the received write data (lower 9 bits) in the inside (block corresponding to the memory address).
[0075]
At this time, the gate circuit G2 also receives the write data via the switching circuit S1, but does not send out the received write data (lower 9 bits) because the selection signal is “select gate G1”.
[0076]
Next, in the second data input (step S4), a write control signal and address data (same as above) are input from the probe card to the control pad and the address pad, and the remaining data are input to the input / output pads DQ0 to DQ8. Write data for the upper 9 bits is input from the probe card. A signal for selecting the gate G2 is input to the selection pad A from the probe card.
[0077]
The switching circuit S1 receives the write data (upper 9 bits) input to the input / output pads DQ0 to DQ8, and passes them directly to the gate circuit G2.
[0078]
The gate circuit G2 receives write data (upper 9 bits) from the switching circuit S1 and also receives a selection signal from the selection pad A. Since the selection signal is “select gate G2”, the gate circuit G2 sends the received write data (upper 9 bits) to the target array bank B0 (0). The array bank B0 (0) stores the received write data (for the upper 9 bits) inside (a block corresponding to the memory address).
[0079]
At this time, the gate circuit G1 also receives the write data (upper 9 bits), but does not send out the write data (upper 9 bits) because the selection signal is “select gate G2”.
[0080]
Thus, the writing process in the test mode is completed.
[0081]
Thus, the control circuit 7 stores the lower 18 bits of data at a time using the input / output pads DQ0 to DQ17 in the normal mode, but the lower input / output pads DQ0 to DQ8 in the test mode. Only 9 bits are used and stored in two portions.
[0082]
Next, a more detailed configuration and operation of the above-described gate circuit G1, switching circuit S1, and gate circuit G2 will be described.
[0083]
First, the gate circuit G1 will be described.
[0084]
FIG. 4 is a circuit diagram showing a part of the configuration of the gate circuit G1. More specifically, as shown in FIG. 2, a total of nine circuits (circuits G1 (0) to G1 (8)) corresponding to the input / output pads DQ0 to DQ8 are provided as shown in FIG. G1 is configured. The circuit shown in FIG. 4 shows a circuit G1 (0) provided so as to be connected to the input / output pad DQ0.
[0085]
In the normal operation mode, this circuit G1 (0) always sends the write data WD <0> input to the input / output pad DQ0 to the target array bank. On the other hand, in the test mode, the circuit G1 (0) transmits the write data WD <0> only when the selection signal SELECT is “gate circuit G1 selection” (low level). The gate circuit G1 includes a switch circuit (not shown), and determines the target array bank here. Hereinafter, the circuit G1 (0) will be described in detail.
[0086]
As shown in FIG. 4, the test signal x18 is a high level signal supplied by a test circuit (not shown) in the test mode. In the normal mode, the test signal x18 is not supplied, and the potential of the test signal line is set to the low level. In supplying the test signal × 18, a dedicated pad may be provided for the memory LSI 1 and the potential of the dedicated pad may be changed.
[0087]
The write timing signal FDQSW indicates the data write timing, and means that data is written when it is at a high level. The timing signal FDQSW is generated and supplied by a signal generation circuit (not shown) incorporated in the memory LSI.
[0088]
As described above, in the normal operation mode, the circuit G1 (0) always outputs the write data WD <0> input to the input / output pad DQ0 to the target array bank. More details are as follows.
[0089]
As shown in FIG. 4, in the normal operation mode, the selection signal line and the test signal line are always at a low level. These low levels are input to the NAND circuit 20a, and a high level is output. This high level is input to the NAND circuit 20b connected to the output of the NAND circuit 20a together with the high level of the write timing signal FDQSW, and the low level is output. This low level is input to the inverter 21a connected to the output of the NAND circuit 20b, and is output as a high level output signal WDSW. This high level output signal WDSW is input to one end of an inverter 21b and a clocked inverter 18a connected to the output of the inverter 21a. A low level output signal bWDSW is output from the former inverter 21b, and this output signal bWDSW is input to the other end of the clocked inverter 18a connected to the output of the inverter 21b. The clocked inverter 18a is turned on when the output signals WDSW and bWDSW described above are in a high level and low level relationship, respectively. Therefore, the clocked inverter 18a is turned on by the above-described input, and the write data WD <0> input to the input / output pad DQ0 is connected to the target array bank via the inverter 19a connected to the output of the clocked inverter 18a. Is output. Note that the output of the clocked inverter 19b connected to the output of the inverter 19a is connected to the input of the inverter 19a. One end and the other end of the clocked inverter 19b are connected to the outputs of the inverters 21a and 21b. When the output signal WDSW and the output signal bWDSW are opposite to each other, that is, the relationship between the low level and the high level. At this time, the latch circuit 19 is formed with the inverter 19a (at this time, the clocked inverter 18a is off).
[0090]
In contrast to the normal operation mode described above, in the test mode, the circuit G1 (0) has the write data WD input to the input / output pad DQ0 only when the selection signal SELECT is at the low level (selects the gate circuit G1). <0> is sent to the target array bank.
[0091]
More specifically, first, the low level of the selection signal SELECT and the high level of the test signal × 18 are input to the NAND circuit 20a, and the high level is output. This high level is input to the NAND circuit 20b together with the high level of the write timing signal FDQSW, and a low level is output. This low level is input to the inverter 21a and output as a high level output signal WDSW. This output signal WDSW is input to one end of the inverter 21b and the clocked inverter 18a. This inverter 21b outputs a low level output signal bWDSW, and this output signal bWDSW is input to the other end of the clocked inverter 18a. The clocked inverter 18a is turned on by the high level output signal WDSW and the low level output signal bWDSW described above, and the write data WD <0> input to the input / output pad DQ0 causes the clocked inverter 18a and the inverter 19a to pass through. To the target array bank.
[0092]
In the above test mode, when a high level (selecting the gate circuit G2) is input as the selection signal SELECT, the contents of the output signals WDSW and bWDSW are reversed, so that the clocked inverter 18a is not turned on. Accordingly, the write data WD <0> input to the input / output pad DQ0 is not sent to the target array bank.
[0093]
As described above, the circuit G1 (0) always outputs the write data WD <0> input to the input / output pad DQ0 in the normal operation mode, while the selection signal SELECT is selected in the test mode. The write data WD <0> input to the input / output pad DQ0 is output only when is at the low level.
[0094]
Next, the switching circuit S1 will be described.
[0095]
FIG. 5 is a circuit diagram showing a part of the configuration of the switching circuit S1. That is, as shown in FIG. 2, a total of nine circuits in the figure are provided for each pair of opposing input / output pads to constitute the switching circuit S1. That is, a pair of input / output pads DQ0, DQ17, a pair of input / output pads DQ1, DQ16, a pair of input / output pads DQ2, DQ15,..., A circuit corresponding to each pair of input / output pads DQ8, DQ9 S1 (0) to S1 (8) are provided. FIG. 5 shows the circuit S1 (0) connected to the input / output pads DQ0 and DQ17, respectively. Hereinafter, the circuit S1 (0) will be described as an example.
[0096]
As shown in FIG. 5, in the normal operation mode, this circuit S1 (0) has write data WD <0 of write data WD <0> and WD <17> input to input / output pads DQ0 and DQ17. On the other hand, in the test mode, the write data WD <0> is passed. More details are as follows.
[0097]
As shown in FIG. 5, this circuit S1 (0) is mainly composed of two blocks, and the lower block is a data path in the normal operation mode (x36 mode). On the other hand, the upper block is a data path in the test mode (x18 mode).
[0098]
In the normal operation mode, the circuit S1 (0) has write data WD <17> input to the input / output pad DQ17 out of the write data <0> and <17> input to the input / output pads DQ0 and DQ17. Is output as output data WD. Hereinafter, the write data WD <17> will be described in detail separately for data “1” and data “0”.
[0099]
First, when the write data WD <17> is at a high level (data “1”), as shown in the lower block, the p-type MOS transistor 13b is turned on, and the potential on one end side of the p-type MOS transistor 13b. V (high level) is output (that is, write data WD <17> is output as it is). That is, the high level of the write data WD <17> and the low level of the test signal x18 are input to the input of the NAND circuit 11b connected to the gate of the p-type MOS transistor 13b via the three stages of inverters 10a, 10b, and 10d. The high level of the selected state is input. Accordingly, a low level is output from the NAND circuit 11b, so that the p-type MOS transistor 13b is turned on. Note that neither the p-type MOS transistor 13a nor the n-type MOS transistor 14a in the upper block is turned on.
[0100]
Next, when the write data WD <17> is at a low level (data “0”), the n-type MOS transistor 14b is turned on, and a potential at one end of the n-type MOS transistor 14b, for example, 0 (low level) is set. Are output (that is, the write data WD <17> is output as it is). In other words, the state in which the low level of the write data WD <17> and the low level of the test signal x18 pass through the two-stage inverters 10a and 10b at the input of the NOR circuit 12b connected to the gate of the n-type MOS transistor 14b. The low level is input. Therefore, a high level is output from the NOR circuit 14b, so that the n-type MOS transistor 14b is turned on. Note that neither the p-type MOS transistor 13a nor the n-type MOS transistor 14a in the upper block is turned on.
[0101]
In contrast to the normal operation mode described above, in the test mode, the circuit S1 (0) outputs the write data <0> among the write data <0> and <17> as the output data WD. Hereinafter, the write data WD <0> will be described in detail separately for “1” and “0”.
[0102]
First, when the write data WD <0> is at a high level (data “1”), the p-type MOS transistor 13a is turned on, and the potential V (high level) on one end side of the p-type MOS transistor 13 is output. (In other words, the write data WD <0> is output as it is). That is, a state in which the high level of the write data WD <0> and the high level of the test signal x18 pass through the two-stage inverters 10a and 10c at the input of the NAND circuit 11a connected to the gate of the p-type MOS transistor 13a. The high level is input. Accordingly, a low level is output from the NAND circuit 11a, so that the p-type MOS transistor 13a is turned on. Note that neither the p-type MOS transistor 13b nor the n-type MOS transistor 14b in the lower block is turned on.
[0103]
Next, when the write data WD <0> is at a low level (data “0”), the n-type MOS transistor 14a is turned on, and a potential at one end of the n-type MOS transistor, for example, 0 (low level) is output. (That is, the write data WD <0> is output as it is). That is, at the input of the NOR circuit 12a connected to the gate of the n-type MOS transistor 14a, the low level of the write data WD <0> and the low level where the high level of the test signal x18 passes through the inverter 10a. Entered. Accordingly, a high level is output from the NOR circuit 12a, so that the n-type MOS transistor 14a is turned on. Note that neither the p-type MOS transistor 13b nor the n-type MOS transistor 14b in the lower block is turned on.
[0104]
As described above, in the normal operation mode, the circuit S1 (0) has the write data WD <17> among the write data WD <0> and WD <17> input to the input / output pads DQ0 and DQ17. In the test mode, the write data WD <0> input to the input / output pad DQ0 is passed as it is.
[0105]
Next, the gate circuit G2 (see FIG. 2) will be described.
[0106]
FIG. 6 is a circuit diagram showing a part of the configuration of the gate circuit G2. That is, a total of nine circuits (circuits G2 (0) to G2 (8)) corresponding to the above-described circuits S1 (0) to S1 (8) are provided, and the gate circuit G2 is provided. Composed. FIG. 6 shows a circuit G2 (0) connected to the output of the circuit S1 (0). Hereinafter, the circuit G2 (0) will be described as an example.
[0107]
This circuit G2 (0) has substantially the same configuration as circuit G1 (0) with reference to FIG. That is, the circuit G2 (0) is different from the circuit G1 (0) in that the inverter 21c is provided at the input destination of the selection signal SELECT.
[0108]
Therefore, in the circuit G2 (0), in the normal operation mode (the test signal line is at the low level), the output of the NAND circuit 20a is turned on, and the output signals WDSW and bWDSW are at the high level and the low level, respectively. Therefore, the clocked inverter 18a is turned on, and the circuit G2 (0) always sends the output data WD (write data WD <17>) from the circuit S1 (0) to the target array bank.
[0109]
On the other hand, in the test mode (when the test signal x18 is received), when the content of the selection signal SELECT is opposite to that of the circuit G1 (0), that is, only when the selection signal SELECT is at a high level, The clocked inverter 18a is turned on. The circuit G2 (0) outputs the output data WD (write data WD <0>) from the circuit S1 (0) to the target array bank.
[0110]
As described above, the circuit G2 (0) always outputs the output data WD (write data WD <17>) from the circuit S1 (0) in the normal operation mode, but is selected in the test mode. Only when the signal SELECT is at a low level, the output data WD (write data WD <0>) from the circuit S1 (0) is output.
[0111]
Next, the switching circuit S2 (see FIG. 1) used for the reading process will be described separately for the normal operation mode and the test mode with reference to FIG.
[0112]
FIG. 7 is a diagram for explaining the switching circuit S2. FIG. 7 shows an enlarged state of the upper left part of the memory LSI 1 (see FIG. 1). However, the gate circuits G1 and G2 and the switching circuit S1 (see FIG. 2) used for the writing process are not shown.
[0113]
As shown in FIG. 7, the switching circuit S2 reads 9-bit data (18 bits in total) from each of the two target array banks during the reading process.
[0114]
Here, the switching circuit S1 determines the target array bank based on the address data input from the address pad. In this embodiment, the two target array banks are array banks B0 (0) and B0 (1), B2 (0) and B2 (1), B1 (0) and B1 (1), B4 (0) and Any pair of B4 (1).
[0115]
In the normal operation mode, the switching circuit S2 is the one from the array banks B0 (1), B2 (1), B1 (1), B4 (1) (lower 9) among the read data received from both array banks. Bit) are output to the input / output pads DQ0 to DQ8 (see path R7).
[0116]
On the other hand, in the test mode, switching circuit S2 receives a selection signal from selection pad A (see path R8), and outputs any of the read data received from both array banks according to the contents of the selection signal. Switch between.
[0117]
Here, as shown in FIG. 7, in both the normal operation mode and the test mode, array banks B0 (0), B2 (0), B1 (0), B4 (0) storing the upper 9 bits are stored. The read data from is output from the input / output pads DQ9 to DQ17.
[0118]
Next, read processing by the control circuit 7 will be described in each of the normal operation mode and the test mode with reference to FIGS. However, as in the case of the above-described write process, for the sake of simplicity of explanation, a lower 18-bit read process executed by the control circuit 7 on the left side in FIG. The upper 18-bit reading process is executed in the same way as the control circuit 7 on the left side of the drawing in the control circuit 7 on the right side of FIG.
[0119]
FIG. 8 is a flowchart for explaining the reading process.
[0120]
First, as shown in step S11, the control circuit 7 (see FIG. 1) determines whether a test signal is received from a test circuit (not shown) in a test signal receiving unit (not shown) (step S11).
[0121]
When it is determined that the test signal is not received (NO in step S11), the control circuit 7 performs a reading process in the normal operation mode (step S12).
[0122]
Here, in the normal operation mode, read control signals and address data are input to the control pad and address pad from a CPU (not shown) or the like, and an array bank (here, array bank B0 (0), B0 (1)) sends internal write data (see paths R5 and R6).
[0123]
Read data (upper 9 bits) from the array bank B0 (0) is output via the input / output pads DQ9 to DQ17 (see path R9) and input to the switching circuit S2 (see path R5). On the other hand, read data (lower 9 bits) from the array bank B0 (1) is input only to the switching circuit S2 (see path R6). The switching circuit S2 outputs the one (lower 9 bits) from the array bank B0 (1) via the input / output pads DQ0 to DQ8.
[0124]
Thus, the reading process in the normal operation mode is completed.
[0125]
On the other hand, if the control circuit 7 determines that a test signal has been received from a test circuit (not shown) as indicated by YES in step S11 of FIG. 8 (YES in step S11), the control circuit 7 sends the received test signal to the switching circuit S2. Then, read processing is performed in the test mode (steps S13 and S14).
[0126]
Here, in the test mode, data reading is performed using a probe card that is in contact with the lower stage (DQ0 to DQ8) of the first pad group 3 and the central pad group 2 (and the lower stage of the second pad group 4). I do. That is, read data is output from only the lower pad row in the first pad group 3. Therefore, data reading is performed in two steps. The first time is data reading for the lower 9 bits of the 18 bits, and the second time is data reading for the remaining higher 9 bits. More details are as follows.
[0127]
First, in reading data for the first time (step S13), a read control signal and address data are input from the probe card to the control pad and address pad, and the array bank B0 (1) is set to the selection pad A. A selection signal to be selected is input from the probe card.
[0128]
The array banks B0 (0) and B0 (1) corresponding to the input address data send internal write data, and read data from these is input to the switching circuit S2. Since the selection signal is “array bank B0 (1)”, the switching circuit S2 sends the one (lower 9 bits) from the array bank B0 (1) to the probe card via the input / output pads DQ0 to DQ8. To do. Read data from the array bank B0 (0) is output to the input / output pads DQ8 to DQ17, but this is ignored.
[0129]
On the other hand, in the second data read (step S14), a read control signal and address data (same as in the first time) are input from the probe card to the control pad and address pad, and the array bank B0 ( 0) is input from the probe card.
[0130]
The array banks B0 (0) and B0 (1) corresponding to the input address data send internal write data, and read data from these is input to the switching circuit S2. Since the selection signal is “array bank B0 (0)”, the switching circuit S2 outputs the one (upper 9 bits) from the array bank B0 (0) to the probe card via the input / output pads DQ0 to DQ8. To do. Note that read data from the array bank B0 (0) is also output from the input / output pads DQ8 to DQ17, but this is ignored.
[0131]
Thereafter, the probe card compares the 18-bit data received via the input / output pads DQ0 to DQ8 with the data written in the above writing process. If the data is the same, it is determined that the two target array banks are normal. If there are different portions, it is determined that one of the target array banks is abnormal.
[0132]
Next, a more detailed configuration and operation of the switching circuit S2 described above will be described.
[0133]
FIG. 9 is a circuit diagram showing a part of the configuration of the switching circuit S2. In other words, a total of nine circuits (circuits S2 (0) to S2 (8)) corresponding to the input / output pads DQ0 to DQ8 are provided as shown in FIG. Composed. FIG. 9 shows a circuit S2 (0) connected to the input / output pad DQ0. Hereinafter, the circuit S2 (0) will be described as an example. However, hereinafter, the target array banks are assumed to be array banks B0 (0) and B0 (1).
[0134]
As shown in FIG. 9, this circuit S2 (0) is mainly composed of two blocks, and the lower block is a selection signal SELECT in the data path in the normal operation mode or in the test mode (x18 mode). Is a data bus in the case of low level (array bank B0 (1) is selected). On the other hand, the upper block is a data path when the selection signal SELECT is at a high level (selecting the array bank B0 (0)) in the test mode (× 18 mode).
[0135]
As described above, in the normal operation mode, the switching circuit S2 (0) reads the read data RD <0> (1 bit), RD <17> (1) from the array banks B0 (0) and B0 (1). Read data RD <0> from the array bank B0 (1) is always output. Hereinafter, this will be described in detail for the case where the read data RD <0> is “1” and “0”. However, in the normal operation mode, the test signal line and the selection signal line are set to a low level.
[0136]
First, in the normal operation mode, when the read data RD <0> is at a high level (data “1”), the p-type MOS transistor 25b is turned on, and the potential V (high) on one end side of the p-type MOS transistor 25b. Level) is output as output data RD (that is, read data RD <0> is output as it is). That is, the output (high level) of the NAND circuit 26a is input to the inverter 27g connected to the output of the NAND circuit 26a to output a low level, and this low level is input to the inverter 27h connected to the output of the inverter 27g. Input, high level is output. This high level and the high level of the read data RD <0> from the array bank B0 (1) are input to the NAND circuit 26c connected to the output of the inverter 27h, and the low level is output. This low level is input to the gate of the p-type MOS transistor 25b connected to the output of the NAND circuit 26c, and the p-type MOS transistor 25b is turned on. Note that neither the p-type MOS transistor 25a nor the n-type MOS transistor 29a in the upper block is turned on.
[0137]
Next, when the read data RD <0> from the array bank B0 (1) is at a low level (data “0”), the n-type MOS transistor 29b is turned on, and the potential on one end side of the n-type MOS transistor 29b. For example, 0 (low level) is output as the output data RD (that is, the read data RD <0> is output as it is). That is, the low level that is the output of the inverter 27g and the low level of the read data RD <0> are input to the NOR 28c connected to the output of the inverter 27g, and a high level is output. This high level is input to the gate of the n-type MOS transistor 29b connected to the output of the NOR circuit 28c, and the n-type MOS transistor 29b is turned on. Note that neither the p-type MOS transistor 25a nor the n-type MOS transistor 29a in the upper block is turned on.
[0138]
In contrast to the normal operation mode described above, in the test mode, the switching circuit S2 (0) causes the read data RD <0>, RD to depend on whether the selection signal SELECT is “high level” or “low level”. Switch which of <17> is output. More details are as follows.
[0139]
That is, the switching circuit S2 (0) outputs the one (read data RD <0>) from the array bank B0 (1) when the selection signal SELECT is “low level”. Hereinafter, this will be described separately for the case where the read data RD <0> is “1” and the case where it is “0”.
[0140]
More specifically, when the read data RD <0> is at a high level (data “1”), the p-type MOS transistor 25b is turned on, and the potential V (high level) on one end side of the p-type MOS transistor 25b is output. Data RD is output (that is, read data RD <0> is output as it is). That is, the selection signal “low level” from the selection pad A and the high level of the test signal × 18 are input to the NAND circuit 26a, and the high level is output from the NAND circuit 26a. The high level is input to the NAND circuit 26c together with the high level of the read data RD <0> via the inverters 27g and 27h, and the low level is output. This low level is input to the gate of the p-type MOS transistor 25b, and the p-type MOS transistor 25b is turned on. Note that neither the p-type MOS transistor 25a nor the n-type MOS transistor 29a in the upper block is turned on.
[0141]
Next, when the read data RD <0> is at a low level (data “0”), the n-type MOS transistor 29b is turned on, and a potential on one end side of the n-type MOS transistor 29b, for example, 0 (low level) is set. And output data RD (that is, read data RD <0> is output as it is). That is, the low level that is the output of the inverter 27g and the low level of the read data RD <0> are input to the NOR circuit 28c, and the high level is output. This high level is input to the gate of the n-type MOS transistor 29b, and the n-type MOS transistor 29b is turned on. Note that neither the p-type MOS transistor 25a nor the n-type MOS transistor 29a in the upper block is turned on.
[0142]
On the other hand, in the test mode, when the selection signal SELECT is “high level”, the switching circuit S2 (0) outputs the read data RD <17> from the array bank B0 (0). Hereinafter, this will be described separately for the case where the read data RD <17> is “1” and “0”.
[0143]
First, when the read data RD <17> is at a high level (data “1”), the p-type MOS transistor 25a is turned on, and the potential V (high level) on one end side of the p-type MOS transistor 25a is set to the output data RD. (That is, the read data RD <17> is output as it is). That is, the selection signal “high level” from the selection pad A and the high level of the test signal × 18 are input to the NAND circuit 26a and the low level is output. This low level is input to the three-stage inverters 27a to 27c connected to the output of the NAND circuit 26a, and a high level is output. This high level and the high level of the read data RD <17> are input to the NAND circuit 26b, and the low level is output. This low level is input to the gate of the p-type MOS transistor 25a connected to the output of the NAND circuit 26b, and the p-type MOS transistor 25a is turned on. Note that neither the p-type MOS transistor 25b nor the n-type MOS transistor 29b in the lower block is turned on.
[0144]
Next, when the read data RD <17> is at a low level (data “0”), the n-type MOS transistor 29a is turned on, and a potential at one end of the n-type MOS transistor 29a, for example, 0 (low level) is set. And output data RD (that is, read data RD <17> is output as it is). That is, the low level that is the output of the inverter 27b and the high level of the read data RD <17> are input to the NOR circuit 28a, and the high level is output. This high level is input to the gate of the n-type MOS transistor 29a, and the n-type MOS transistor 29a is turned on. Note that neither the p-type MOS transistor 25b nor the n-type MOS transistor 29b in the lower block is turned on.
[0145]
As described above, according to the first embodiment of the present invention, even when a data input / output pin and a power supply pad have a multi-row configuration, data is transferred from a specific pad group to each array bank. Since data can be read from each array bank to a specific array bank, a test using only one column of pad groups can be realized. Accordingly, a simultaneous test (multi-chip test) of a multi-bit memory LSI having a plurality of rows of pad groups can be easily realized without damaging the memory LSI. Thereby, it is possible to easily cope with an increase in the number of simultaneous measurements (same number) of the memory LSI.
[0146]
FIG. 10 is a block diagram showing a memory LSI according to the second embodiment of the present invention.
[0147]
The memory LSI 1 ′ shown in FIG. 10 is obtained by replacing the control circuit 7 shown in FIG. 2 with a control circuit 7 ′ capable of executing a compression write mode (compression write mode) and a compression read mode (compression read mode) described later. It is. Hereinafter, this embodiment will be described in detail.
[0148]
FIG. 11 is a diagram for explaining the gate circuits G1 ′ and G2 ′ and the switching circuit S1 (same as in the first embodiment) in the control circuit 7 ′. FIG. 11 shows an enlarged state of the upper left part of the memory LSI 1 ′. However, the switching circuit S2 ′ is not shown.
[0149]
The compression write mode described above is a mode in which write data input to the input / output pads DQ0 to DQ8 is simultaneously written to the gate circuits G1 ′ and G2 ′ in the test mode. That is, in this mode, write data (9 bits) input to the input / output pads DQ0 to DQ8 is written to two array banks at once.
[0150]
In the first embodiment described above, in the test mode, the write data input to the input / output pads DQ0 to DQ8 is written by selecting one of the two target array banks. In order to write the write data to the disk, two writing processes are required. On the other hand, in the present embodiment, write data from input / output pads DQ0 to DQ8 are simultaneously written into two array banks. That is, the same data is written to each of the two array banks. As a result, write data can be written to the two target array banks at a time, so that the write time can be shortened to about one-half that of the first embodiment. Hereinafter, the control circuit 7 ′ for executing such a compression write mode will be described in detail with reference to FIG.
[0151]
First, the gate circuit G1 ′ will be described.
[0152]
The gate circuit G1 ′ is configured to receive a control signal COMP instructing execution of the compression write mode from a control signal receiving unit (not shown) in the control circuit 7 ′.
[0153]
More specifically, when the control signal receiving unit receives a control signal COMP from a test circuit (not shown) at the time of test mode entry, the control signal receiving unit sends the control signal COMP to the gate circuit G1 ′, and the gate circuit G1 ′. Are operated in compression light mode. The gate circuit G1 ′ receiving the control signal COMP sends the write data received via the input / output pads DQ0 to DQ8 to the target array bank regardless of the contents of the selection signal.
[0154]
More specifically, in the first embodiment described above, write data is written only when the selection signal is “select gate circuit G1” (low level). However, in this embodiment, the selection signal is In either case of “select gate circuit G1 ′” and “select gate circuit G2 ′”, write data is written.
[0155]
Next, the gate circuit G2 ′ will be described.
[0156]
Similarly to the above-described gate circuit G1 ′, the gate circuit G2 ′ is also configured to receive the control signal COMP from a control signal receiving unit (not shown). When the gate circuit G2 ′ receives this control signal COMP in the test mode, as shown in FIG. 11, the write data from the switching circuit S1 is sent to the target array bank regardless of the content of the selection signal. To do.
[0157]
That is, in the first embodiment described above, write data is written only when the selection signal is “select gate circuit G2” (high level), but in this embodiment, the selection signal is “gate circuit G2 ′”. In either case of “Select” and “Select gate circuit G1 ′”, write data is written.
[0158]
With the above configuration, the gate circuits G1 ′ and G2 ′ send all the write data received from the input / output pads DQ0 to DQ8 to the array bank in the test mode at the same time.
[0159]
Next, compression light mode processing by the control circuit 7 ′ in the above configuration will be described.
[0160]
When receiving a test signal and a control signal COMP from a test circuit (not shown), the control circuit 7 ′ performs a writing process in the compression write mode.
[0161]
That is, the gate circuit G1 ′ sends the write data input to the input / output pads DQ0 to DQ8 to the target array bank (here, the array bank B0 (1)) regardless of the selection signal from the selection pad A. (See FIG. 11). Array bank B0 (1) writes the received write data internally (block corresponding to the memory address).
[0162]
On the other hand, the gate circuit G2 ′ also sets the write data (same as above) passed through the switching circuit S1 to the target array bank (here, the array bank B0 (0)) regardless of the selection signal from the selection pad A. ). Array bank B0 (0) writes the received write data internally (block corresponding to the memory address).
[0163]
Next, the configuration and operation of the gate circuits G1 ′ and G2 ′ will be described in more detail.
[0164]
First, the gate circuit G1 ′ will be described.
[0165]
FIG. 12 is a circuit diagram showing a part of the configuration of the gate circuit G1 ′. More specifically, the circuit shown in FIG. 12 is connected to the input / output pad DQ0 of FIG. 11, and corresponds to the circuit G1 (0) shown in FIG.
[0166]
The circuit G1 ′ (0) is different from the circuit G1 (0) in FIG. 6 in that it has a circuit portion 33 corresponding to the compression write mode.
[0167]
When the control signal COMP is at a high level (in the compression write mode), the circuit G1 ′ (0) applies the write data WD <0> input to the input / output pad DQ0 regardless of the content of the selection signal SELECT. Send to array bank.
[0168]
More specifically, as shown in FIG. 12, the high level of the test signal × 18 is input to the inverter 34 and the low level is output, and this low level and the high level of the control signal COMP are output to the inverter 34. The signal is input to the connected NOR circuit 35 and a low level is output. Accordingly, the NAND circuit 20a connected to the output of the NOR circuit 35 outputs a high level regardless of the content of the selection signal SELECT. Therefore, as can be seen from the description with reference to FIG. 6, the output signal WDSW from the inverter 21a and the output signal bWDSW from the inverter 21b are at a high level and a low level, respectively. Therefore, the clocked inverter 18a is turned on, and the circuit G1 ′ (0) outputs the write data WD <0> input to the input / output pad DQ0.
[0169]
Next, the gate circuit G2 ′ will be described.
[0170]
FIG. 13 is a diagram showing a part of the configuration of the gate circuit G2 ′. More specifically, the circuit G2 ′ (0) shown in the figure is a circuit connected to the switching circuit S1 (0) in the switching circuits S1 (0) to S1 (8) (see FIG. 5). 4 corresponds to the circuit G2 (0).
[0171]
The circuit G2 ′ (0) is different from the circuit G2 (0) in FIG. 4 in that a circuit portion 30 corresponding to the compression write mode is newly provided.
[0172]
When the control signal COMP is at a high level (in the compression read mode), the circuit G2 ′ (0) receives the output data WD from the switching circuit S1 (0) (see FIG. 5) regardless of the content of the selection signal SELECT. Write to the target array bank.
[0173]
More specifically, as shown in FIG. 13, the high level of the test signal × 18 is input to the inverter 31 and the low level is output, and this low level and the high level of the control signal COMP are output to the inverter 34. The signal is input to the connected NOR circuit 32 and a low level is output. Accordingly, the NAND circuit 20a connected to the output of the NOR circuit 32 outputs a high level regardless of the contents of the selection signal SELECT. Therefore, as can be seen from the description with reference to FIG. 4, the output signal WDSW and the output signal bWDSW are at a high level and a low level, respectively. Therefore, the clocked inverter 18a is turned on, and the circuit G2 ′ (0) outputs the output data WD (write data <0>) from the circuit S1 (0).
[0174]
FIG. 14 is a diagram for explaining the switching circuit S2 ′ in the control circuit 7 ′. FIG. 14 shows a state in which the upper left part of the memory LSI 1 ′ is enlarged. However, the gate circuits G1 ′ and G2 ′ and the switching circuit S1 shown in FIG. 11 are not shown.
[0175]
This switching circuit S2 ′ performs the above-described compression read mode.
[0176]
Here, in the compression read mode, in the test mode, the data read from the two target array banks (written in the above-described compression write mode) are compared for each corresponding bit, and the comparison result is output. To do.
[0177]
That is, in the first embodiment described above, in the test mode, the data read from the two target array banks is selected and output by the switching circuit S2, and therefore, in order to read the data in the two target array banks, Two reading processes were required. In contrast, in the present embodiment, the read data read from the two target array banks are compared and the comparison result is output, so that the read process can be performed once.
[0178]
More specifically, the switching circuit S2 ′ is configured to be able to receive a control signal COMP instructing execution of the compression read mode from a control signal receiving unit (not shown). When the switching circuit S2 ′ receives this control signal COMP in the test mode, the switching circuit S2 ′ reads the read data received from the two target array banks (written in the above-described compression write mode) for each corresponding bit. Compare.
[0179]
FIG. 16 shows read data RD <9> to RD <17> and RD <0> to RD <8> read from two target array banks B0 (0) and B0 (1)) (see FIG. 14). 10 is a chart showing a result of comparing mutually corresponding bits, read data RD <17> and read data RD <0>.
[0180]
As shown in FIG. 16, when the read data RD <17> and the read data RD <0> have the same bit value, the output data RD of the switching circuit S2 ′ (0) is “1”. On the other hand, when the read data RD <17> and the read data RD <0> have different bit values, the output data RD of the switching circuit S ′ (0) is “0”. Based on the output data RD, it can be determined whether or not the two target array banks B0 (0) and B0 (1) are normal.
[0181]
That is, in the above-described compression write mode, the same value is written to each of the two target array banks. Therefore, when the two target array banks are normal, the read data is the same, and the output data RD is “1”. On the other hand, when any of the array banks is abnormal, the output data RD is “0”.
[0182]
Next, a more detailed configuration and operation of the switching circuit S2 ′ will be described.
[0183]
FIG. 15 is a circuit diagram showing a part of the configuration of the switching circuit S2 ′. More specifically, the circuit S2 ′ (0) in the drawing is connected to the input / output pad DQ0 and corresponds to the circuit S2 (0) shown in FIG.
[0184]
The switching circuit S2 ′ (0) is different from the switching circuit S2 (0) in FIG. 9 in that it includes a comparison circuit 37 and circuit portions 38 and 39.
[0185]
Here, the block surrounded by the lowermost dotted line in the figure is a data path in the compression read mode.
[0186]
For example, in the compression read mode (the control signal COMP is high level), the read data RD <0> is high level (“1”) and the read data RD <17> is high level (“1”). ("1") is output (see FIG. 16).
[0187]
More specifically, as shown in FIG. 15, the high level of the read data RD <0> and the high level of the read data RD <17> are input to the NAND circuit 40c and the NOR circuit 42, respectively. A low level is output from the NAND circuit 40c, and this low level is input to the inverter 41c to output a high level. This high level and the low level output from the NOR circuit 42 are input to the XOR circuit 43, and the high level is output. This high level is input to the inverter 41d and the low level is output. Here, a low level obtained by inverting the high level of the control signal COMP, which is an input to the inverter 41e, is input to one end of the clocked inverter 44 from the inverter 41e connected to the one end. On the other hand, the high level of the control signal COMP is input to the other end of the clocked inverter 44. With these inputs, the clocked inverter 44 is turned on. Therefore, the low level output from the inverter 41d is inverted by the clocked inverter 44, and a high level is output. That is, a high level is output from the high level of the read data RD <0> and the read data RD <17> high level.
[0188]
On the other hand, when the control signal COMP is at a low level, the above-described circuit S2 ′ (0) is the same circuit as the above-described circuit S2 (0) (see FIG. 9). That is, when the control signal COMP is at a low level, the circuit portions 38 and 39 in FIG. 15 are equivalent to the inverters 27b and 27g in FIG. 9, respectively, and the clocked inverter 44 is turned off.
[0189]
As described above, according to the second embodiment of the present invention, data writing and reading are performed at a time in the compression write mode and the compression read mode, respectively, so that the test time can be shortened.
[0190]
In the first and second embodiments described above, the example by the wafer test (die sort test) has been described. However, the present invention can also be applied to the final test (package test). .
[0191]
【The invention's effect】
According to the present invention, it is possible to perform data write processing and read processing using only a specific input / output pad row in a plurality of input / output pad rows at the time of testing. The needle can be easily contacted, and thus the test time can be shortened.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing an example of a memory LSI as a first embodiment of the present invention.
FIG. 2 is a diagram for explaining a switching circuit S1 and gate circuits G1 and G2.
FIG. 3 is a flowchart for explaining write processing;
FIG. 4 is a circuit diagram showing a part of a configuration of a gate circuit G1 (circuit G1 (0)).
FIG. 5 is a circuit diagram showing a part of the configuration of the switching circuit S1 (circuit S1 (0)).
FIG. 6 is a circuit diagram showing a part of the configuration of a gate circuit G2 (circuit G1 (0)).
FIG. 7 is a diagram for explaining a switching circuit S2.
FIG. 8 is a flowchart for explaining a reading process;
FIG. 9 is a circuit diagram showing a part of the configuration of the switching circuit S2 (circuit S2 (0)).
FIG. 10 is a block diagram showing a memory LSI according to a second embodiment of the present invention.
FIG. 11 is a diagram for explaining gate circuits G1 ′ and G2 ′.
FIG. 12 is a circuit diagram showing a part of the configuration of the gate circuit G1 ′ (circuit G1 ′ (0)).
FIG. 13 is a diagram showing a part of the configuration of a gate circuit G2 ′ (circuit G2 ′ (0)).
FIG. 14 is a diagram for explaining a switching circuit S2 ′.
FIG. 15 is a circuit diagram showing a part of the configuration of the switching circuit S2 ′ (circuit S2 ′ (0));
FIG. 16 is a chart showing an example of comparison results.
FIG. 17 is a configuration diagram illustrating an example of a conventional memory LSI.
FIG. 18 is a diagram showing a wafer on which a large number of memory LSIs are built.
FIG. 19A is a diagram conceptually showing a state in which one memory LSI is tested using a probe card (one picking). FIG. 19B is a diagram conceptually showing a state in which four memory LSIs are simultaneously tested using a probe card (multiple picking).
[Explanation of symbols]
1 Memory LSI
2 Central pad group (address pad, control pad, power supply pad and selection pad)
3 First pad group (input / output pads and power supply pads)
4 Second pad group (input / output pads and power supply pads)
7 Control circuit
DQ0 to DQ35 I / O pad
A Selection pad
G1, G1 ', G2, G2' gate circuit
S1, S2, S2 'switching circuit
B0 (0) -B0 (3), B1 (0) -B1 (3), B2 (0) -B2 (3), B3 (0) -B3 (3) Memory cell array bank
SELECT selection signal
× 18 Test signal
COMP control signal

Claims

A plurality of storage blocks for storing unit data composed of a plurality of partial data, the storage block including a storage circuit configured by a plurality of partial blocks for storing the partial data;
An input / output pad comprising a plurality of columns for inputting / outputting the unit data, wherein the input / output pads in a specific column are configured to input / output at least data having the same length as the partial data. When,
A pad row including a control pad for inputting a write control signal or a read control signal and a memory address pad for inputting a memory address for specifying the storage block, and is arranged along a predetermined straight line together with the input / output pads. And, in the predetermined linear direction, a row of pads arranged at a predetermined interval from the input / output pads;
In test mode,
When the write control signal is input to the control pad, the storage block corresponding to the memory address input to the memory address pad is specified, and the partial block in the specified storage block is specified Receiving the partial block selection data for writing the partial data input to the input / output pad of a specific column in the partial block corresponding to the received partial block selection data,
On the other hand, when the read control signal is input to the control pad, the storage block corresponding to the memory address input to the memory address pad is specified and the partial block selection data is received, and the received partial block is received. Read the write data in the partial block corresponding to the block selection data, and output to the input / output pad of a specific column,
A control circuit;
A semiconductor integrated circuit comprising:

A plurality of storage blocks for storing unit data composed of a plurality of partial data, the storage block including a storage circuit configured by a plurality of partial blocks for storing the partial data;
An input / output pad comprising a plurality of columns for inputting / outputting the unit data, wherein the input / output pads in a specific column are configured to input / output at least data having the same length as the partial data. When,
A pad row including a control pad for inputting a write control signal or a read control signal and a memory address pad for inputting a memory address for specifying the storage block, and is arranged along a predetermined straight line together with the input / output pads. And, in the predetermined linear direction, a row of pads arranged at a predetermined interval from the input / output pads;
A selection pad for inputting partial block selection data for selecting the partial block, which exists in the pad row;
The partial block selection data is received through the selection pad, the received partial block selection data, the partial data input to the input / output pad of a specific column, and a write control signal input to the control pad or A control circuit for controlling writing and reading of the partial data based on a read control signal and the memory address input to the memory address pad;
A semiconductor integrated circuit comprising:

The control circuit is in the test mode,
When the write control signal is input to the control pad, the storage block corresponding to the memory address input to the memory address pad is specified, and each partial block in the specified storage block is specified respectively. Write the partial data input to the input / output pad in a specific column,
On the other hand, when the read control signal is input to the control pad, the storage block corresponding to the memory address input to the memory address pad is specified, and each partial block in the specified storage block is identified. The write data in each of the partial blocks is read, the comparison operation is performed using the read write data, and the calculation result is output to the input / output pad in a specific column.
The semiconductor integrated circuit according to claim 1.

A plurality of storage blocks for storing unit data composed of a plurality of partial data, the storage block including a storage circuit configured by a plurality of partial blocks for storing the partial data;
An input / output pad comprising a plurality of columns for inputting / outputting the unit data, wherein the input / output pads in a specific column are configured to input / output at least data having the same length as the partial data. When,
A pad row including a control pad for inputting a write control signal or a read control signal and a memory address pad for inputting a memory address for specifying the storage block, and is arranged along a predetermined straight line together with the input / output pads. And, in the predetermined linear direction, a row of pads arranged at a predetermined interval from the input / output pads;
In test mode,
When the write control signal is input to the control pad, the storage block corresponding to the memory address input to the memory address pad is specified and input to the input / output pad in a specific column multiple times. , Writing each partial data constituting the unit data to each partial block in the specified storage block,
On the other hand, when the read control signal is input to the control pad, the storage block corresponding to the memory address input to the memory address pad is specified, and each partial block in the specified storage block is identified. , Read out the write data in each of the partial blocks, and output to the input / output pads in a specific column,
A control circuit;
A semiconductor integrated circuit comprising:

The storage circuit is composed of first and second partial storage circuits,
5. The semiconductor integrated circuit according to claim 1, wherein the first and second partial memory circuits are arranged substantially symmetrically with respect to the pad row.

A plurality of storage blocks for storing unit data composed of a plurality of partial data, the storage block including a storage circuit configured by a plurality of partial blocks for storing the partial data;
An input / output pad comprising a plurality of columns for inputting / outputting the unit data, wherein the input / output pads in a specific column are configured to input / output at least data having the same length as the partial data. When,
A pad row including a control pad for inputting a write control signal or a read control signal and a memory address pad for inputting a memory address for specifying the storage block, and is arranged along a predetermined straight line together with the input / output pads. And, in the predetermined linear direction, a row of pads arranged at a predetermined interval from the input / output pads;
A method for testing a semiconductor integrated circuit comprising:
When the write control signal is input to the control pad, the storage block corresponding to the memory address input to the memory address pad is specified and input to the input / output pad in a specific column multiple times. , Writing each partial data constituting the unit data to each partial block in the specified storage block,
On the other hand, when the read control signal is input to the control pad, the storage block corresponding to the memory address input to the memory address pad is specified, and each partial block in the specified storage block is identified. A method for testing a semiconductor integrated circuit, wherein write data in each of the partial blocks is read out and output to the input / output pads in a specific column.

When the write control signal is input to the control pad, the storage block corresponding to the memory address input to the memory address pad is specified, and each partial block in the specified storage block is specified respectively. Write the partial data input to the input / output pad in a specific column,
On the other hand, when the read control signal is input to the control pad, the storage block corresponding to the memory address input to the memory address pad is specified, and each partial block in the specified storage block is identified. 7. The write data in each partial block is read out, a comparison operation is performed using the read write data, and an operation result is output to the input / output pad of a specific column. Test method for semiconductor integrated circuit.

A test method of a semiconductor integrated circuit for testing the semiconductor integrated circuit according to claim 1,
The write control signal, the memory address, and the partial data are input from a probe device to the control pad, the memory address pad, and the input / output pad of a specific column, and the partial block selection data is input to the control circuit. Writing the unit data consisting of a plurality of the partial data to the storage block corresponding to the memory address by repeating the step of supplying from the apparatus a plurality of times by changing the partial block selection data;
Thereafter, the read control signal and the memory address are input from the probe device to the control pad and the memory address pad, and the partial block selection data is supplied from the probe device to the control circuit, and the memory address Reading the write data in the partial block from the partial block corresponding to the partial block selection data to the probe device via the input / output pad in a specific column in the storage block corresponding to the partial block. By changing the selection data and repeating a plurality of times, the write data in each of the partial blocks in the storage block is sequentially read out to the probe device,
A method for testing a semiconductor integrated circuit.