JP2005004835A - 半導体記憶装置 - Google Patents
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Abstract
【課題】動作速度を向上できる半導体記憶装置を提供すること。
【解決手段】レベルシフト回路３０は、電源電位に電気的に接続された電流経路の一端を有する第２、第３ＭＯＳトランジスタ４２、４３と、ゲートにアドレス信号に関連した入力信号が入力され、電流経路の一端が前記第２ＭＯＳトランジスタ４２の電流経路の他端及び前記第３ＭＯＳトランジスタ４３のゲートに接続され、電流経路の他端が接地電位に接続された第４ＭＯＳトランジスタ４０と、ゲートに反転入力信号が入力され、電流経路の一端が前記第３ＭＯＳトランジスタ４３の電流経路の他端、前記第２ＭＯＳトランジスタ４２のゲート、及び第１ワード線に接続され、電流経路の他端が接地電位に接続された第５ＭＯＳトランジスタ４１と、前記入力信号に応答して、前記第２、第３ＭＯＳトランジスタへの前記電源電位の供給を制御する第１スイッチ素子４４、４５とを備える。
【選択図】 図３
【解決手段】レベルシフト回路３０は、電源電位に電気的に接続された電流経路の一端を有する第２、第３ＭＯＳトランジスタ４２、４３と、ゲートにアドレス信号に関連した入力信号が入力され、電流経路の一端が前記第２ＭＯＳトランジスタ４２の電流経路の他端及び前記第３ＭＯＳトランジスタ４３のゲートに接続され、電流経路の他端が接地電位に接続された第４ＭＯＳトランジスタ４０と、ゲートに反転入力信号が入力され、電流経路の一端が前記第３ＭＯＳトランジスタ４３の電流経路の他端、前記第２ＭＯＳトランジスタ４２のゲート、及び第１ワード線に接続され、電流経路の他端が接地電位に接続された第５ＭＯＳトランジスタ４１と、前記入力信号に応答して、前記第２、第３ＭＯＳトランジスタへの前記電源電位の供給を制御する第１スイッチ素子４４、４５とを備える。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。
【０００３】
近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照）。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備えている。このようなメモリセルにおいては、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。
【０００４】
【非特許文献１】
Ｗｅｉ−Ｈｕａ Ｌｉｕ 著、”Ａ ２−Ｔｒａｎｓｉｓｔｏｒ Ｓｏｕｒｃｅ−ｓｅｌｅｃｔ（２ＴＳ） Ｆｌａｓｈ ＥＥＰＲＯＭ ｆｏｒ １．８Ｖ−Ｏｎｌｙ Ａｐｐｌｉｃａｔｉｏｎ”、Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ ４．１、１９９７年
【０００５】
【発明が解決しようとする課題】
上記従来のフラッシュメモリであると、アドレス信号でデコードして得たアドレスデコード信号は、レベルシフト回路により所定の電位に昇圧した後に、セレクトゲート線に与えられる。しかし、従来のフラッシュメモリにおけるレベルシフト回路は動作速度が遅く、その結果、フラッシュメモリの動作速度が遅くなるという問題があった。
【０００６】
この発明は、上記事情に鑑みてなされたもので、その目的は、動作速度を向上できる半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、第１半導体層と、前記第１半導体層上にゲート間絶縁膜を介在して形成された第２半導体層とを含む積層ゲートを備える第１ＭＯＳトランジスタを有するメモリセルがマトリクス状に配置されたメモリセルアレイと、同一列にある前記第１ＭＯＳトランジスタの前記電流経路の一端を電気的に共通接続するビット線と、同一行にある前記第１ＭＯＳトランジスタの第２半導体層を共通接続する第１ワード線と、前記ビット線のいずれかを選択するカラムセレクタと、前記カラムセレクタを制御するカラムデコーダと、前記第１ワード線のいずれかを選択する第１ロウデコーダとを具備し、前記カラムデコーダと前記第１ロウデコーダの少なくとも一方は、電源電位に電気的に接続された電流経路の一端を有する第２、第３ＭＯＳトランジスタと、ゲートにアドレス信号に関連した入力信号が入力され、電流経路の一端が前記第２ＭＯＳトランジスタの電流経路の他端及び前記第３ＭＯＳトランジスタのゲートに接続され、電流経路の他端が接地電位に電気的に接続された第４ＭＯＳトランジスタと、ゲートに前記入力信号の反転信号が入力され、電流経路の一端が前記第３ＭＯＳトランジスタの電流経路の他端及び前記第２ＭＯＳトランジスタのゲートに接続され、電流経路の他端が接地電位に電気的に接続され、前記電流経路の一端が前記ビット線または前記第１ワード線に電気的に接続された第５ＭＯＳトランジスタと、前記入力信号に応答して、前記第２、第３ＭＯＳトランジスタへの前記電源電位の供給を制御する第１スイッチ素子とを含むレベルシフト回路を備えることを特徴としている。
【０００８】
上記構成の半導体記憶装置によれば、レベルシフト回路は、第２、第３ＭＯＳトランジスタへの電源電位の供給を制御する第１スイッチ素子を備えている。従って、入力信号が遷移した際、第１スイッチ素子によって第２ＭＯＳトランジスタへの電源の供給を停止することで、第２、第４ＭＯＳトランジスタの接続ノードの電位が速やかに決定される。その結果、第３ＭＯＳトランジスタの状態も速やかに決まり、ビット線または第１ワード線に与えられる電位が速やかに決まる。よって、半導体記憶装置の動作速度を向上できる。
【０００９】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
この発明の第１の実施形態に係る半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るフラッシュメモリのブロック図である。
【００１１】
図示するように、フラッシュメモリ１０は、メモリセルアレイ１１、カラムセレクタ１２、カラムデコーダ１３、センスアンプ１４、書き込み回路１５、第１ロウデコーダ１６、第２ロウデコーダ１７、及びソース線ドライバ１８を備えている。
【００１２】
メモリセルアレイ１１は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。フローティングゲートは、各メモリセルトランジスタＭＴ毎に分離されている。選択トランジスタＳＴも、メモリセルトランジスタＭＴと同様に、フローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。しかしメモリセルトランジスタと異なり、同一行の選択トランジスタＳＴのフローティングゲートは共通接続され、且つフローティングゲートと制御ゲートとは電気的に接続されている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。
【００１３】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴの制御ゲートは、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースはソース線ＳＬに共通接続され、ソース線ドライバ１８に接続されている。
【００１４】
カラムセレクタ１２は、（ｎ＋１）個のカラム選択トランジスタＣＳＴ０〜ＣＳＴｎを備えている。カラム選択トランジスタＣＳＴ０〜ＣＳＴｎの電流経路の一端は、それぞれビット線ＢＬ０〜ＢＬｎに接続され、他端はセンスアンプ１４及び書き込み回路１５に接続されている。またカラム選択トランジスタＣＳＴ０〜ＣＳＴｎのゲートは、それぞれカラム選択線ＣＳＬ０〜ＣＳＬｎに接続されている。
【００１５】
カラムデコーダ１３は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいて、カラム選択線ＣＳＬ０〜ＣＳＬｎのいずれかを選択する。
【００１６】
第１、第２ロウデコーダ１６、１７は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、第１ロウデコーダ１６は、書き込み時においてワード線ＷＬ０〜ＷＬｍのいずれかを選択する。第２ロウデコーダ１７は、読み出し時において、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。
【００１７】
センスアンプ１４は、第２ロウデコーダ１７並びにカラムデコーダ１３及びカラムセレクタ１２によって選択されたメモリセルＭＣから読み出したデータを増幅する。
【００１８】
書き込み回路１５は、外部より入力された書き込みデータを保持する。そして、書き込みデータに応じた電圧をビット線に供給する。
【００１９】
ソース線ドライバ１８は、読み出し時において、ソース線ＳＬに電圧を供給する。
【００２０】
次に、カラムデコーダ１３、第１、第２ロウデコーダ１６、１７の構成について、図２を用いて説明する。図２は、各デコーダの回路図である。
【００２１】
まず、カラムデコーダ１３の構成について説明する。カラムデコーダ１３は、カラムアドレスデコード回路２０及び電圧変換回路２１を備えている。カラムアドレスデコード回路２０は、電源電圧Ｖｃｃ１（＝１．３５〜１．６５Ｖ）で動作し、（ｉ＋１）ビットのカラムアドレス信号ＣＡ０〜ＣＡｉをデコードしてカラムアドレスデコード信号を得る。カラムアドレスデコード回路２０は、カラム選択線ＣＳＬ０〜ＣＳＬｎ毎に設けられたＮＡＮＤ回路２２及びインバータ２３を有している。ＮＡＮＤ回路２２は、カラムアドレス信号ＣＡ０〜ＣＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ２３がＮＡＮＤ演算結果を反転して、カラムアドレスデコード信号として出力する。
【００２２】
電圧変換回路２１は、電源電圧Ｖｃｃ２（＝２．７〜３．６Ｖ）で動作し、Ｖｃｃ１レベルのカラムアドレスデコード信号をＶｃｃ２レベルに変換する。電圧変換回路２１は、カラム選択線ＣＳＬ０〜ＣＳＬｎ毎に設けられたレベルシフト回路２４及びインバータ２５を備えている。レベルシフト回路２４は、カラムアドレスデコード信号の電圧レベルをＶｃｃ２レベルに変換する。またインバータ２５は、レベルシフト回路２４の出力を反転する。そして、インバータ２５の出力が、カラム選択線ＣＳＬ０〜ＣＳＬｎにカラム選択信号として与えられる。
【００２３】
次に第２ロウデコーダ１７の構成について説明する。第２ロウデコーダ１７の構成は、カラムデコーダ１３とほぼ同様である。すなわち、第２ロウデコーダ１７は、ロウアドレスデコード回路２６及び電圧変換回路２７を備えている。ロウアドレスデコード回路２６は、電源電圧Ｖｃｃ１（＝１．３５〜１．６５Ｖ）で動作し、（ｊ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｊをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路２６は、セレクトゲート線ＳＧ０〜ＳＧｍ毎に設けられたＮＡＮＤ回路２８及びインバータ２９を有している。ＮＡＮＤ回路２８は、ロウアドレス信号ＲＡ０〜ＲＡｊの各ビットのＮＡＮＤ演算を行う。そして、インバータ２９がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
【００２４】
電圧変換回路２７は、電源電圧Ｖｃｃ２（＝２．７〜３．６Ｖ）で動作し、Ｖｃｃ１レベルのロウアドレスデコード信号をＶｃｃ２レベルに変換する。電圧変換回路２７は、セレクトゲート線ＳＧ０〜ＳＧｍ毎に設けられたレベルシフト回路３０及びインバータ３１を備えている。レベルシフト回路３０は、ロウアドレスデコード信号の電圧レベルをＶｃｃ２レベルに変換する。またインバータ３１は、レベルシフト回路３０の出力を反転する。そして、インバータ３１の出力が、セレクトゲート線ＳＧ０〜ＳＧｍに与えられる。
【００２５】
次に第１ロウデコーダ１６の構成について説明する。第１ロウデコーダ１６の構成は、カラムアドレスデコード回路２０及びロウアドレスデコード回路２６とほぼ同様である。第１ロウデコーダ１６は、電源電圧Ｖｐｐ（＝１０Ｖ）、ＶＢＢ（＝−６Ｖ）で動作し、（ｊ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｊをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線ＷＬ０〜ＷＬｍに与えられる。第１ロウデコーダ１６は、ワード線ＷＬ０〜ＷＬｍ毎に設けられたＮＡＮＤ回路３２及びインバータ３３を有している。ＮＡＮＤ回路３２は、ロウアドレス信号ＲＡ０〜ＲＡｊの各ビットのＮＡＮＤ演算を行う。そして、インバータ３３がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
【００２６】
なお、第１ロウデコーダ１６に入力されるロウアドレス信号の電位は、Ｖｃｃ１レベルからＶｐｐレベルまたはＶＢＢレベルに変換されている。ロウアドレス信号ＲＡ０〜ＲＡｊの電位を変換するのが、電圧変換回路１９である。電圧変換回路１９は、電源電圧ＶｐｐまたはＶＢＢで動作し、Ｖｃｃ１レベルのロウアドレス信号ＲＡ０〜ＲＡｊをＶｐｐレベルまたはＶＢＢレベルに変換する。電圧変換回路１９は、ロウアドレス信号ＲＡ０〜ＲＡｊの各ビット（（ｊ＋１）ビット）毎に設けられたレベルシフト回路３４及びインバータ３５を有している。レベルシフト回路３４は、ロウアドレス信号の電圧レベルをＶｐｐレベルまたはＶＢＢレベルに変換する。またインバータ３５は、レベルシフト回路３０の出力を反転する。そして、インバータ３５の出力が、第１ロウデコーダ１６に与えられる。
【００２７】
すなわち、カラムデコーダ１３及び第２ロウデコーダ１７は、まずカラムアドレス信号及びロウアドレス信号をデコードしている。そして、その後にカラムアドレスデコード信号及びロウアドレスデコード信号の電圧レベルをＶｃｃ１レベルからＶｃｃ２レベルに変換している。他方、第１ロウデコーダ１６においては、まずロウアドレス信号の電圧レベルをＶｃｃ１レベルからＶｐｐまたはＶＢＢレベルに変換する。そして、その後にＶｐｐ、ＶＢＢレベルのロウアドレス信号をデコードしてロウアドレスデコード信号を得ている。
【００２８】
次に、電圧変換回路２１、２７に含まれるレベルシフト回路２４、３０の構成について、図３を用いて説明する。図３は、レベルシフト回路２４、３０の回路図である。
【００２９】
図示するように、レベルシフト回路２４、３０は、２つのｎチャネルＭＯＳトランジスタ４０、４１、４つのｐチャネルＭＯＳトランジスタ４２〜４５、及び２つのインバータ４６、４７を備えている。ｎチャネルＭＯＳトランジスタ４０は、ソースが接地され、ドレインがノードＢ１に接続され、ゲートに入力信号ＩＮが入力される。勿論、入力信号ＩＮは、カラムアドレスデコード回路２０及びロウアドレスデコード回路２６で得られた、Ｖｃｃ１レベルのカラムアドレスデコード信号及びロウアドレスデコード信号である。ｎチャネルＭＯＳトランジスタ４１は、ソースが接地され、ドレインがノードＣ１に接続され、ゲートに、インバータ４６で反転された入力信号／ＩＮが入力される。ｐチャネルＭＯＳトランジスタ４２は、ドレインがノードＢ１に接続され、ゲートがノードＣ１に接続されている。ｐチャネルＭＯＳトランジスタ４３は、ドレインがノードＣ１に接続され、ゲートがノードＢ１に接続されている。ｐチャネルＭＯＳトランジスタ４４は、ソースが電源電位Ｖｃｃ２に接続され、ドレインがｐチャネルＭＯＳトランジスタ４２のソースに接続され、ゲートに入力信号ＩＮが入力される。ｐチャネルＭＯＳトランジスタ４５は、ソースが電源電位Ｖｃｃ２に接続され、ドレインがｐチャネルＭＯＳトランジスタ４３のソースに接続され、ゲートに反転入力信号／ＩＮが入力される。そして、ノードＣ１における信号が、インバータ４７で反転されて、出力信号ＯＵＴとして出力される。
【００３０】
次に、上記構成のレベルシフト回路の動作について、第２ロウデコーダ１７におけるセレクトゲート線ＳＧ０に対応したレベルシフト回路３０の場合を例に挙げて、図４を用いて説明する。図４は、入力信号ＩＮ（ロウアドレスデコード信号）、並びにノードＡ１（反転入力信号／ＩＮ）、ノードＢ１、及びノードＣ１における信号の電位のタイムチャートである。
【００３１】
読み出し時において、セレクトゲート線ＳＧ０に対応するロウアドレス信号ＲＡ０〜ＲＡｊが外部から入力されたと仮定する。すると、ロウアドレスデコード信号は“Ｈ”レベル（Ｖｃｃ１）となる（時刻ｔ１）。また同時に、反転入力信号／ＩＮ（ノードＡ１の電位）は“Ｌ”レベルとなる。すると、ｎチャネルＭＯＳトランジスタ４０はオン状態、ｎチャネルＭＯＳトランジスタ４１はオフ状態となる。また同時にｐチャネルＭＯＳトランジスタ４４はオフ状態、ｐチャネルＭＯＳトランジスタ４５はほぼオン状態となる。ｐチャネルＭＯＳトランジスタ４５は、Ｖｃｃ２レベルで動作する。しかし、反転入力信号／ＩＮはＶｃｃ２レベルより小さいＶｃｃ１レベルの信号であるので、ｐチャネルＭＯＳトランジスタ４５は完全にはオン状態では無い。その結果、ノードＢ１の電位は“Ｌ”レベル（接地電位）となる。ノードＢ１の電位が“Ｌ”レベルとなることにより、ｐチャネルＭＯＳトランジスタ４３がオン状態となる。その結果、ノードＣ１は“Ｈ”レベル（Ｖｃｃ２）となる（時刻ｔ２）。すなわち、ロウアドレスデコード信号（入力信号ＩＮ）の電位は、Ｖｃｃ１からＶｃｃ２に変換される。そして、ノードＣ１における電位は、インバータ４７、３１で反転されて、セレクトゲート線ＳＧ０に与えられる。
【００３２】
なお、カラムデコーダ１３におけるレベルシフト回路２４の動作も、ロウアドレスデコード信号がカラムアドレスデコード信号に代わる以外は、上記第２ロウデコーダ１７の場合と同様である。また、電圧変換回路１９におけるレベルシフト回路３４も、図３と同様の構成とすることが出来、同様の動作を行うことが出来る。
【００３３】
次に、上記構成のフラッシュメモリの動作について説明する。
＜書き込み動作＞
データの書き込みにおいては、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ） ｔｕｎｎｅｌｉｎｇによって行われる。
【００３４】
以下、書き込み動作の詳細について、図１を用いて説明する。
まず、図１において、図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力される。そして、該書き込みデータが、書き込み回路１５に入力される。書き込むべきデータが“１”の場合、書き込み回路１５はビット線に０Ｖを与える。逆に、書き込むべきデータが“０”の場合、書き込み回路１５はビット線にＶＢＢ（−６Ｖ）を与える。
【００３５】
また、カラムデコーダ１３は、カラムアドレス信号ＣＡ０〜ＣＡｉに応じて、いずれかのカラム選択線ＣＳＬ０〜ＣＳＬｎを選択する。そしてカラムデコーダ１３は、Ｖｃｃ２を選択カラム選択線に与える。その結果、ビット線ＢＬ０〜ＢＬｎと書き込み回路１５とが接続される。
【００３６】
そして、第１ロウデコーダ１６が、ロウアドレス信号ＲＡ０〜ＲＡｊに応じて、ワード線ＷＬ０〜ＷＬｍのいずれかを選択する。そして第１ロウデコーダ１６は、Ｖｐｐ（例えば１０Ｖ）を、選択ワード線に与える。また、第２ロウデコーダ１７は、セレクトゲート線ＳＧ０〜ＳＧｍに“Ｌ”レベルを与える。またメモリセルの基板もＶＢＢ（−６Ｖ）とする。従って、全ての選択トランジスタＳＴはオフ状態となる。従って、選択トランジスタＳＴとソース線ＳＬとは電気的に分離される。
【００３７】
上記の結果、“１”データまたは“０”データに対応する電位が、ビット線ＢＬ０〜ＢＬｎを介してメモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶｐｐ（１０Ｖ）が印加され、“１”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域にはＶＢＢ（−６Ｖ）が印加される。従って、“１”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１０Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルトランジスタＭＴは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１６Ｖ）が大きいため、フローティングゲートに電子がＦＮ ｔｕｎｎｅｌｉｎｇによって注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する。
【００３８】
＜読み出し動作＞
次に、読み出し動作の詳細について、図１を用いて説明する。
まず図１において、第２ロウデコーダ１７が、ロウアドレス信号ＲＡ０〜ＲＡｊに応じて、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。選択セレクトゲート線には、“Ｈ”レベル（例えばＶｃｃ２）が与えられる。非選択セレクトゲート線は全て“Ｌ”レベル（例えば０Ｖ）である。従って、選択セレクトゲート線に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。従って、選択メモリセル内の選択トランジスタＳＴは、ソース線ＳＬと電気的に接続される。また第１ロウデコーダ１６は、全てのワード線ＷＬ０〜ＷＬｍを“Ｌ”レベル（０Ｖ）とする。また、ソース線ドライバ１８は、ソース線ＳＬの電位を０Ｖとする。
【００３９】
また、カラムデコーダ１３は、カラムアドレス信号ＣＡ０〜ＣＡｉに応じて、いずれかのカラム選択線ＣＳＬ０〜ＣＳＬｎを選択する。そしてカラムデコーダ１３は、Ｖｃｃ２を選択カラム選択線に与える。その結果、ビット線ＢＬ０〜ＢＬｎとセンスアンプ１４とが接続される。
【００４０】
そして、ビット線ＢＬ０〜ＢＬｎに、例えば１Ｖ程度の電圧が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルＭＣでは、ビット線からメモリセルトランジスタＭＴ及び選択トランジスタＳＴの電流経路を介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、ビット線からソース線に向かって電流は流れない。
【００４１】
以上の結果、ビット線ＢＬ０〜ＢＬｎの電位が変化し、その変化量をセンスアンプ１４が増幅することによって読み出し動作が行われる。
【００４２】
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。従って、図１の例であると、メモリセルアレイ１１に含まれる全てのメモリセルが同時に消去される。
【００４３】
図１において、第１ロウデコーダ１６は、ＶＢＢ（−６Ｖ）を、全てのワード線ＷＬ０〜ＷＬｍに与える。また、半導体基板（ウェル領域）の電位はＶｐｐ（１０Ｖ）とされる。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ ｔｕｎｎｅｌｉｎｇによって半導体基板に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【００４４】
なお、各デコーダ１３、１６、１７が、カラム選択線ＣＳＬ０〜ＣＳＬｎ、ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧＳ０〜ＳＧＳｍを選択する際のレベルシフト回路２４、３０、３４の動作は、図３、図４を用いて説明した通りである。
【００４５】
上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、以下の効果が得られる。
【００４６】
（１）フラッシュメモリの動作速度を向上できる。
図３に示すように、本実施形態に係るフラッシュメモリが備えるレベルシフト回路２４、３０、３４は、ｐチャネルＭＯＳトランジスタ４４、４５を有している。そして、ロウアドレスデコード信号またはカラムアドレスデコード信号が“Ｈ”レベルになった際には、ｐチャネルＭＯＳトランジスタ４４、４５はそれぞれオフ状態、オン状態となる。すると、ｐチャネルＭＯＳトランジスタ４２が電源電位Ｖｃｃ２から分離される結果、ロウアドレスデコード信号またはカラムアドレスデコード信号のＶｃｃ１レベルからＶｃｃ２レベルへの変換時間（Δｔ１）を短縮化出来る。よって、フラッシュメモリの動作速度が向上する。
【００４７】
この点について、図５に示すレベルシフト回路と比較しつつ以下説明する。図５は、図３に示す構成において、ｐチャネルＭＯＳトランジスタ４４、４５を廃した場合のレベルシフト回路の回路図である。すなわち、ｐチャネルＭＯＳトランジスタ４２、４３のソースは、電源電位Ｖｃｃ２に直接接続されている。上記構成のレベルシフト回路の動作について、図６を用いて説明する。図６は、入力信号ＩＮ（ロウアドレスデコード信号またはカラムアドレスデコード信号）、並びにノードＡ２（反転入力信号／ＩＮ）、ノードＢ２、及びノードＣ２における信号の電位のタイムチャートである。
【００４８】
図示するように、時刻ｔ１においてロウアドレスデコード信号またはカラムアドレスデコード信号が“Ｈ”レベルになったと仮定する。すると、反転入力信号／ＩＮ（ノードＡ１の電位）は“Ｌ”レベルとなる。ここで問題となるのが、ノードＢ１の電位である。時刻ｔ１以前では、入力信号ＩＮは“Ｌ”レベルであるので、ｎチャネルＭＯＳトランジスタ４１がオン状態、ｐチャネルＭＯＳトランジスタ４２がオン状態である。従って、ノードＢ１の電位は“Ｈ”レベルである（Ｖｃｃ２）。
【００４９】
そして、時刻ｔ１でノードＡ１の電位は“Ｌ”レベルになるから、ｎチャネルＭＯＳトランジスタ４１はオフ状態となる。すると、ｎチャネルＭＯＳトランジスタ４１がオフ状態になった瞬間に、ノードＣ１は“Ｌ”レベルでフローティング状態となる。従って、時刻ｔ１以後もｐチャネルＭＯＳトランジスタ４２はオン状態を維持し、ドレイン電流を流し続ける。他方、入力信号ＩＮが“Ｈ”レベルになることで、ｎチャネルＭＯＳトランジスタ４０はオン状態となる。従って、ｎチャネルＭＯＳトランジスタ４０はドレイン電流を流し始める。すなわち、ノードＢ１の電位は、ｐチャネルＭＯＳトランジスタ４２によってＶｃｃ２を維持しようとすると共に、ｎチャネルＭＯＳトランジスタ４０によって接地電位に移行しようとする。その結果、ノードＢ１の電位は、“Ｈ”レベル（Ｖｃｃ２）から徐々に低下し始める。すなわち、ｐチャネルＭＯＳトランジスタ４３のゲート電位が下がり始める。従って、ｐチャネルＭＯＳトランジスタ４３が徐々にオン状態へと移行する。すると、ノードＣ１の電位がＶｃｃ２に向かって上昇し始めるから、ｐチャネルＭＯＳトランジスタ４２はオフ状態へと変化し始める。ｐチャネルＭＯＳトランジスタ４２がオフ状態へと移行し始めることで、ノードＢ１の電位は接地電位に近づいていく。そして、最終的にはノードＢ１の電位は接地電位に落ち着き、ｐチャネルＭＯＳトランジスタ４３がオン状態となる。またノードＣ１の電位はＶｃｃ２に落ち着き、ｐチャネルＭＯＳトランジスタ４２はオフ状態となる。
【００５０】
以上のように、図５に示す構成であると、ロウアドレスデコード信号及びカラムアドレスデコード信号の電位をＶｃｃ１レベルからＶｃｃ２レベルに変換するのに非常に長い時間がかかる（Δｔ２＞＞Δｔ１）。これは、ロウアドレスデコード信号及びカラムアドレスデコード信号が“Ｈ”レベルに変化してから、ノードＢ１の電位が決まるまでに、長い時間を要するからである。これは、ロウアドレスデコード信号及びカラムアドレスデコード信号が“Ｈ”レベルに変化した後も、ｐチャネルＭＯＳトランジスタ４２がオン状態をとり続けることに起因する。すなわち、ｎチャネルＭＯＳトランジスタ４０がオン状態になっても、ｐチャネルＭＯＳトランジスタ４２がオン状態であるため、ノードＢ１の電位は直ちに接地電位に決まることが出来ず、ｐチャネルＭＯＳトランジスタ４２がオフ状態に移るにつれて、徐々に接地電位へと近づいていく。従って、ｐチャネルＭＯＳトランジスタ４３が完全にオン状態に移行するにも時間がかかる。すると、ノードＣ１の電位はｐチャネルＭＯＳトランジスタ４３の状態に依存するから、その結果、ノードＣ１の電位が決定するのに長時間（Δｔ２）を要することとなる。
【００５１】
これに対して本実施形態に係る構成であると、ｐチャネルＭＯＳトランジスタ４４、４５が、それぞれｐチャネルＭＯＳトランジスタ４２、４３のソースと電源電位との間に設けられている。そして、ｐチャネルＭＯＳトランジスタ４４、４５のゲートには、それぞれ入力信号ＩＮ、反転入力信号／ＩＮが入力される。すると、ロウアドレスデコード信号及びカラムアドレス信号が“Ｈ”レベルに変化し、ｎチャネルＭＯＳトランジスタ４０、４１がそれぞれオン状態、オフ状態に変化すると、同時にｐチャネルＭＯＳトランジスタ４４、４５がそれぞれオフ状態、オン状態となる。従って、ロウアドレスデコード信号及びカラムアドレス信号が“Ｈ”レベルに変化した瞬間、ノードＣ１は“Ｌ”レベルであるが、ｐチャネルＭＯＳトランジスタ４２はドレイン電流を流さない。なぜなら、ｐチャネルＭＯＳトランジスタ４４がオフ状態なので、ｐチャネルＭＯＳトランジスタ４０のソースは電源電位から切り離されているからである。従って、ノードＢ１はｎチャネルＭＯＳトランジスタ４０にのみ依存し、ｐチャネルＭＯＳトランジスタ４２の影響を受けない。その結果、ノードＢ１は速やかに“Ｌ”レベル（接地電位）となる。ノードＢ１が速やかに“Ｌ”レベルに変化することで、ｐチャネルＭＯＳトランジスタ４３も速やかにオン状態へと変化する。すると、ｐチャネルＭＯＳトランジスタ４５はオン状態にあるため、ノードＣ１の電位は“Ｈ”レベル（Ｖｃｃ２）に速やかに変化する。
【００５２】
以上の結果、ロウアドレスデコード信号またはカラムアドレスデコード信号のＶｃｃ１レベルからＶｃｃ２レベルへの変換時間を短縮化出来る。よって、読み出し、書き込み時において、ワード線、セレクトゲート線、カラム選択線の選択動作が高速化され、フラッシュメモリの動作速度を向上させることが出来る。
【００５３】
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、レベルシフト回路におけるｐチャネルＭＯＳトランジスタ４４、４５のゲート電位を、キャパシタ素子のカップリングによって制御するものである。従って、レベルシフト回路以外の構成は、上記第１の実施形態と同様であるので説明は省略する。図１９は、本実施形態に係るフラッシュメモリの備えるレベルシフト回路２４、３０の回路図である。
【００５４】
図示するように、本実施形態に係るレベルシフト回路２４、３０は、上記第１の実施形態で説明した図３の構成において、２つのキャパシタ素子４８、４９を設けたものである。キャパシタ素子４８の一方電極はｐチャネルＭＯＳトランジスタ４４のゲートに接続され、他方電極には入力信号ＩＮが入力される。またキャパシタ素子４９の一方電極はｐチャネルＭＯＳトランジスタ４５のゲートに接続され、他方電極には反転入力信号／ＩＮが入力される。
【００５５】
上記構成のレベルシフト回路の動作は、上記第１の実施形態と同様である。異なる点は、ｐチャネルＭＯＳトランジスタ４４、４５のゲート電位が、それぞれキャパシタ素子４８、４９のカップリングによって制御される点のみである。ロウアドレスデコード信号及びカラムでコード信号が“Ｈ”レベルに変化すると、ｐチャネルＭＯＳトランジスタ４４のゲート電位はキャパシタ素子４８のカップリングによって上昇する。またｐチャネルＭＯＳトランジスタ４５のゲート電位はキャパシタ素子４９のカップリングによって下降する。その結果、ｐチャネルＭＯＳトランジスタ４４、４５はそれぞれオフ状態、オン状態となる。
【００５６】
なお、電圧変換回路１９におけるレベルシフト回路３４も、図７と同様の構成とすることが出来、同様の動作を行うことが出来る。
【００５７】
上記のような構成によっても、上記第１の実施形態で説明した（１）の効果が得られる。
【００５８】
図８は、上記第２の実施形態の変形例に係るレベルシフト回路の回路図である。図７に示す回路構成であると、ｐチャネルＭＯＳトランジスタ４４、４５のゲート電位はフローティング状態である。従って、図８に示すように、充電回路を設けることで、ｐチャネルＭＯＳトランジスタ４４、４５の電位を安定化させることが望ましい。図示するように、充電回路は、遅延回路５０及び金属配線を備えている。遅延回路５０は、直列接続された２つのインバータ５１、５２を有している。インバータ５１の入力ノードには、入力信号ＩＮが入力され、インバータ５２の出力がｎチャネルＭＯＳトランジスタ４０のゲート及びインバータ４６に入力される。また、金属配線は、インバータ５１の入力ノードとｐチャネルＭＯＳトランジスタ４４のゲートとを接続し、更にインバータ５２の入力ノードとｐチャネルＭＯＳトランジスタ４５のゲートとを接続している。
【００５９】
本変形例に係る構成であると、上記（１）の効果に加えて、下記（２）の効果を得ることが出来る。
【００６０】
（２）レベルシフト回路を破壊から効果的に保護できる。
キャパシタ素子４４、４５が無い場合、ｐチャネルＭＯＳトランジスタ４４、４５のゲート電位はフローティング状態である。従って、なんらかの原因により、ｐチャネルＭＯＳトランジスタ４４の電位が例えばＶｃｃ２等の高い電位であった際に、入力信号ＩＮが“Ｈ”レベルに変化すると、ｐチャネルＭＯＳトランジスタ４４のゲート電位はＶｃｃ２＋Ｖｃｃ１という高い電位になる。その結果、ｐチャネルＭＯＳトランジスタ４４が破壊される虞がある。
【００６１】
本変形例であると、入力信号ＩＮは、キャパシタ素子４８の他方電極に達するよりも、遅延回路５０で発生する遅延時間だけ早く、ｐチャネルＭＯＳトランジスタ４４のゲートに達する。すなわち、キャパシタ素子４８におけるカップリングでｐチャネルＭＯＳトランジスタ４４のゲート電位が変化する瞬間には、ｐチャネルＭＯＳトランジスタ４４のゲート電位は既にＶｃｃ１に設定されている。
【００６２】
従って、キャパシタ素子４８のカップリングによってｐチャネルＭＯＳトランジスタ４４のゲート電位が上昇しても、その電位は常時Ｖｃｃ１＋Ｖｃｃ１一定である。従って、ｐチャネルＭＯＳトランジスタ４４が破壊されることを抑制できる。勿論、同様のことがｐチャネルＭＯＳトランジスタ４５についてもあてはまる。また、本変形例は、電圧変換回路１９におけるレベルシフト回路３４にも適用できることは言うまでもない。
【００６３】
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、非動作時にはレベルシフト回路のソースを接地電位から分離するものである。従って、レベルシフト回路以外の構成は、上記第１の実施形態と同様であるので、説明は省略する。図９は、本実施形態に係るフラッシュメモリの備えるレベルシフト回路２４、３０の回路図である。
【００６４】
図示するように、本実施形態に係るレベルシフト回路２４、３０は、上記第１の実施形態で説明した図３の構成において、ｎチャネルＭＯＳトランジスタ５３、５４、及びインバータ５５を設けたものである。ｎチャネルＭＯＳトランジスタ５３は、ソースが接地電位に接続され、ドレインがノードＢ１に接続され、ゲートにスタンバイ信号ＳＴＢＹが入力される。ｎチャネルＭＯＳトランジスタ５４は、ソースが接地電位に接続され、ドレインがｎチャネルＭＯＳトランジスタ４０、４１のソースに接続され、ゲートに、インバータ５５で反転されたスタンバイ信号／ＳＴＢＹが入力される。スタンバイ信号は、レベルシフト回路が動作状態にある際には“Ｌ”レベルとされ（ネゲートされ）、非動作状態（スタンバイ状態）に有る際には“Ｈ”レベルとされる（アサートされる）。
【００６５】
上記構成のレベルシフト回路において、動作状態の際には、スタンバイ信号ＳＴＢＹが“Ｌ”レベルとされるから、ｎチャネルＭＯＳトランジスタ５３はオフ状態、ｎチャネルＭＯＳトランジスタ５４はオン状態とされている。従って、動作は上記第１の実施形態で説明したとおりである。他方、非動作状態の際には、スタンバイ信号ＳＴＢＹが“Ｈ”レベルとされる。従って、ｎチャネルＭＯＳトランジスタ５３がオン状態、ｎチャネルＭＯＳトランジスタ５４がオフ状態とされる。従って、ノードＢ１は接地電位とされ、またｎチャネルＭＯＳトランジスタ４０、４１のソースはフローティング状態とされる。
【００６６】
勿論、本構成が電圧変換回路１９におけるレベルシフト回路３４にも適用できることは言うまでもない。
【００６７】
本実施形態に係るフラッシュメモリであると、上記第１の実施形態で説明した（１）の効果に加えて、下記（３）の効果を得ることが出来る。
【００６８】
（３）フラッシュメモリの消費電力を低減できる。
図９に示すように、本実施形態に係るフラッシュメモリが備えるレベルシフト回路２４、３０、３４は、ｎチャネルＭＯＳトランジスタ４０、４１のソースと接地電位との間にｎチャネルＭＯＳトランジスタ５４が設けられている。そして、スタンバイ状態においては、ｎチャネルＭＯＳトランジスタ５４はオフ状態となる。よって、ｎチャネルＭＯＳトランジスタ５４のソースは接地電位から分離される。すなわち、レベルシフト回路２４、３０、３４において、電源電位Ｖｃｃ２から接地電位に達する電流パスが存在しない。従って、スタンバイ状態において余計な電流がレベルシフト回路を流れることを抑制出来、レベルシフト回路における消費電力を低減でき、ひいてはフラッシュメモリの省電力化に寄与する。
【００６９】
図１０は、上記第３の実施形態の第１変形例に係るフラッシュメモリの備えるレベルシフト回路の回路図である。本変形例は、上記第３の実施形態を上記第２の実施形態で説明したレベルシフト回路に適用したものである。すなわち、第３の実施形態で説明した図７の構成において、ｎチャネルＭＯＳトランジスタ５３、５４、及びインバータ５５を設けたものである。本変形例によっても、（１）、（３）の効果が得られる。
【００７０】
図１１は、上記第３の実施形態の第２変形例に係るフラッシュメモリの備えるレベルシフト回路の回路図である。本変形例は、上記第３の実施形態を上記第２の実施形態の変形例に適用したものである。すなわち、第３の実施形態の変形例で説明した図８の構成において、ｎチャネルＭＯＳトランジスタ５３、５４、及びインバータ５５を設けたものである。本変形例によっても、（１）乃至（３）の効果が得られる。
【００７１】
なお、本変形例においては、インバータ５１の入力ノードと、ＭＯＳトランジスタ４４のゲートとの間にクロックドインバータ５６が接続され、インバータ５２の入力ノードと、ＭＯＳトランジスタ４５のゲートとの間にクロックドインバータ５７が接続されている。
【００７２】
図１２は、クロックドインバータ５６、５７の回路図である。図示するように、クロックドインバータ５６、５７は、２つのｐチャネルＭＯＳトランジスタ９０、９１、及び２つのｎチャネルＭＯＳトランジスタ９２、９３を有している。ｐチャネルＭＯＳトランジスタ９０は、ソースが電源電位Ｖｃｃ１に接続され、ゲートがクロックドインバータの入力ノードＩＮ２に接続されている。ｐチャネルＭＯＳトランジスタ９１は、ソースがｐチャネルＭＯＳトランジスタ９０のドレインに接続され、ドレインがクロックドインバータの出力ノードＯＵＴ２に接続され、ゲートに反転スタンバイ信号／ＳＴＢＹが入力される。ｎチャネルＭＯＳトランジスタ９２は、ソースが出力ノードＯＵＴ２に接続され、ゲートにスタンバイ信号ＳＴＢＹが入力されている。ｎチャネルＭＯＳトランジスタ９３は、ソースがｎチャネルＭＯＳトランジスタ９２のソースに接続され、ドレインが接地電位に接続され、ゲートが入力ノードＩＮ２に接続されている。
【００７３】
上記構成において、スタンバイ信号ＳＴＢＹは、前述の通り、レベルシフト回路のキャパシタ４８、４９の一方電極の電位を初期化するための信号である。そして、基本的には電源投入時、あるいは長時間信号が変化しない例えばスリープモードの際に、“Ｈ”レベルとされる。
【００７４】
スタンバイ信号ＳＴＢＹが“Ｈ”レベルの際、クロックドインバータ５６、５７は信号を通過させる。そして、入力信号ＩＮが“Ｌ”レベルの際には、クロックドインバータ５６のＭＯＳトランジスタ９０〜９２がオン状態となり、キャパシタ素子４８の一方電極は“Ｈ”レベル（Ｖｃｃ１）となる。従って、キャパシタ素子４８の電極間の電位差はＶｃｃ１に保持される。また、クロックドインバータ５７では、ＭＯＳトランジスタ９１〜９３がオン状態となり、キャパシタ素子４９の一方電極は“Ｌ”レベル（０Ｖ）となる。従って、キャパシタ素子４９の電極間の電位差もＶｃｃ１に保持される。
【００７５】
他方、入力信号ＩＮが“Ｈ”レベルの際には、キャパシタ素子４８の一方電極は“Ｌ”レベル（０Ｖ）となり、キャパシタ素子４８の電極間の電位差はＶｃｃ１に保持される。、あたキャパシタ素子４９の一方電極は“Ｈ”レベル（Ｖｃｃ１）となり、キャパシタ素子４９の電極間の電位差はＶｃｃ１に保持される。
【００７６】
上記状態で、レベルシフト回路が動作状態となり、スタンバイ信号ＳＴＢＹが“Ｌ”レベルにされると、クロックドインバータ５６、５７は非動作状態となる。そして、入力信号ＩＮが入力されると、ｐチャネルＭＯＳトランジスタ４４、４５の電位は、−Ｖｃｃ１〜２・Ｖｃｃ１の間でブートされる。
【００７７】
上記のように、非動作状態においてキャパシタ素子４８、４９の電極間電位差を固定しておくことで、レベルシフト回路の動作信頼性を向上できる。
【００７８】
上記のように、この発明の第１乃至第３の実施形態に係る半導体記憶装置であると、２本の電流経路を有し、一方の電流経路（図３において、Ｖｃｃ２からｎチャネルＭＯＳトランジスタ４０のソースに至る経路）の電位（ノードＢ１）を基に、他方の電流経路（Ｖｃｃ２からｎチャネルＭＯＳトランジスタ４１のソースに至る経路）に電流を流して電圧（ノードＣ１）を得るレベルシフト回路において、入力信号がアサートされた際に、一方の電流経路を電源電位Ｖｃｃ２から分離して、且つ接地電位に接続している。従って、一方の電流経路の電位（ノードＢ１）が速やかに決定する。その結果、他方の電流経路の電位（ノードＣ１）も速やかに決定する。そして、上記構成のレベルシフト回路に、ロウアドレスデコード信号及びカラムアドレスデコード信号を入力し、電圧レベルを変換した信号を、ビット線、セレクトゲート線、及びワード線に供給している。従って、フラッシュメモリの動作速度を向上できる。
【００７９】
なお、上記第１乃至第３の実施形態では、カラムデコーダ１３及び第２ロウデコーダ１７が、カラムアドレス信号ＣＡ０〜ＣＡｉ及びロウアドレス信号ＲＡ０〜ＲＡｊをデコードした後、その電圧レベルをＶｃｃ１からＶｃｃ２に変換する場合を例に挙げて説明した。しかし、第１ロウデコーダ１６と同様に、先にカラムアドレス信号ＣＡ０〜ＣＡｉ及びロウアドレス信号ＲＡ０〜ＲＡｊの電圧レベルをＶｃｃ１からＶｃｃ２に変換しても良い。図１３は、上記第１乃至第３の実施形態の第１変形例に係るフラッシュメモリの、特にカラムデコーダ１３及び第２ロウデコーダ１７の回路図である。
【００８０】
図示するように、カラムデコーダ１３及び第２ロウデコーダ１７の構成は、図２で説明したカラムアドレスデコード回路２０及びロウアドレスデコード回路２６とほぼ同様である。カラムデコーダ１３及び第２ロウデコーダ１７は、電源電圧Ｖｃｃ２で動作する。そして、カラムデコーダ１３は、（ｉ＋１）ビットのカラムアドレス信号ＣＡ０〜ＣＡｉをデコードしてカラムアドレスデコード信号を得る。このカラムアドレスデコード信号が、カラム選択線ＣＳＬ０〜ＣＳＬｎに与えられる。
【００８１】
なお、カラムデコーダ１３に入力されるカラムアドレス信号及び第２ロウデコーダ１７に入力されるロウアドレス信号の電位は、Ｖｃｃ１レベルからＶｃｃ２レベルに変換されている。カラムアドレス信号ＣＡ０〜ＣＡｉ及びロウアドレス信号ＲＡ０〜ＲＡｊの電位を変換するのが、電圧変換回路６０、６１である。電圧変換回路６０、６１は、電源電圧Ｖｃｃ２で動作し、Ｖｃｃ１レベルのカラムアドレス信号ＣＡ０〜ＣＡｉ及びロウアドレス信号ＲＡ０〜ＲＡｊをＶｃｃ２レベルに変換する。電圧変換回路６０は、カラムアドレス信号ＣＡ０〜ＣＡｉの各ビット（（ｉ＋１）ビット）毎に設けられたレベルシフト回路６２及びインバータ６３を有している。レベルシフト回路６２は、カラムアドレス信号の電圧レベルをＶｃｃ１レベルからＶｃｃ２レベルに変換する。またインバータ６３は、レベルシフト回路６２の出力を反転する。そして、インバータ６３の出力がカラムデコーダ１３に与えられる。電圧変換回路６１は、ロウアドレス信号ＲＡ０〜ＲＡｊの各ビット（（ｊ＋１）ビット）毎に設けられたレベルシフト回路６４及びインバータ６５を有している。レベルシフト回路６４は、ロウアドレス信号の電圧レベルをＶｃｃ１レベルからＶｃｃ２レベルに変換する。またインバータ６５は、レベルシフト回路６４の出力を反転する。そして、インバータ６５の出力が第２ロウデコーダ１７に与えられる。
【００８２】
上記のように、カラムデコーダ１３及び第２ロウデコーダ１７は、まずカラムアドレス信号及びロウアドレス信号の電圧レベルをＶｃｃ１レベルからＶｃｃ２レベルに変換している。そしてその後にＶｃｃ２レベルのカラムアドレス信号及びロウアドレス信号をデコードしても良い。
【００８３】
更に、上記第１乃至第３の実施形態に係るフラッシュメモリのメモリセルアレイにおいては、階層ビット線方式を採用しても良い。図１４は、第１乃至第３の実施形態の第２変形例に係るフラッシュメモリのブロック図である。
【００８４】
図示するように、メモリセルアレイ１１は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、メモリセルブロックＢＬＫ毎に設けられたセレクタＳＥＬ、及びＭＯＳトランジスタ６６を有している。なお、図１４では（２×２）個のメモリセルブロックＢＬＫのみを示しているが、この数は特に限定されるものではない。
【００８５】
各々のメモリセルブロックには、（４×２）個のメモリセルＭＣが含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図１では４個であるが、この数も一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。そして、２列のメモリセルのメモリセルトランジスタＭＴのドレイン領域は、２本のローカルビット線ＬＢＬ０、ＬＢＬ１にそれぞれ接続されている。ローカルビット線ＬＢＬ０、ＬＢＬ１の一端はセレクタＳＥＬに接続され、他端はＭＯＳトランジスタ７１の電流経路を介して、第１ロウデコーダ１６に接続されている。
【００８６】
次にセレクタＳＥＬの構成について説明する。セレクタＳＥＬの各々は、直列接続された４つのＭＯＳトランジスタ６７〜７０を備えている。すなわち、ＭＯＳトランジスタ６７の電流経路の一端がＭＯＳトランジスタ６８の電流経路の一端に接続され、ＭＯＳトランジスタ６８の電流経路の他端がＭＯＳトランジスタ６９の電流経路の一端に接続され、ＭＯＳトランジスタ６９の電流経路の他端がＭＯＳトランジスタ７０の電流経路の一端に接続されている。ＭＯＳトランジスタ６７、７０のゲートは、第１ロウデコーダ１６に接続され、ＭＯＳトランジスタ６８、６９のゲートは、カラムデコーダ１３に接続されている。そして、ＭＯＳトランジスタ６７とＭＯＳトランジスタ６８との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０が接続され、ＭＯＳトランジスタ６９とＭＯＳトランジスタ７０との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ１が接続されている。更に、セレクタＳＥＬのＭＯＳトランジスタ６７、７０の他端は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ６７またはＭＯＳトランジスタ７０の電流経路の他端を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）の一端は、書き込み用グローバルビット線毎に設けられた書き込み回路１５に接続されている。また、ＭＯＳトランジスタ６８とＭＯＳトランジスタ６９の接続ノードには、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）が接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬにおけるＭＯＳトランジスタ６８とＭＯＳトランジスタ６９との接続ノードを共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）の一端は、それぞれＭＯＳトランジスタ６６の電流経路を介してセンスアンプ１４に接続されている。各ＭＯＳトランジスタ６６のゲートは共通接続され、第１ロウデコーダ１６に接続されている。
【００８７】
第１ロウデコーダ１６は、書き込み時において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択し、選択したワード線に電圧を供給する。また、セレクタＳＥＬ内のＭＯＳトランジスタ６７、７０のゲートに電圧を供給する。更に、ＭＯＳトランジスタ７１のゲート、及びローカルビット線の共通接続ノードに電圧を供給する。
【００８８】
カラムデコーダ１３は、読み出し時において、セレクタＳＥＬ内のＭＯＳトランジスタ６８、６９のいずれかを選択し、選択したＭＯＳトランジスタのゲートに電圧を供給する。
【００８９】
上記のように、階層ビット線構造を採用することで、フラッシュメモリの動作速度を向上できる。そして、本構成におけるカラムデコーダ１３及び第１、第２ロウデコーダ１６、１７においても、この発明の第１乃至第３の実施形態で説明した構成を用いることが出来る。
【００９０】
また、上記第１乃至第３の実施形態では、選択トランジスタＳＴとメモリセルトランジスタＭＴの２つのトランジスタを含むメモリセルを有するフラッシュメモリの場合を例に挙げて説明した。しかし、上記実施形態は、ＮＡＮＤ型フラッシュメモリに適用することも出来る。図１５は、第１乃至第３の実施形態の第３変形例に係るフラッシュメモリのブロック図であり、ＮＡＮＤ型フラッシュメモリについて示している。
【００９１】
図示するように、メモリセルアレイ１１は、複数のＮＡＮＤセルを備えている。ＮＡＮＤセルは、２つの選択トランジスタＳＴ１、ＳＴ２と、複数個のメモリセルトランジスタＭＴを有している。図１５では、８個のメモリセルトランジスタの場合を例に挙げて説明したが、その数は１６個や３２個でも良く、限定されるものではない。複数個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。そして、同一列にある選択トランジスタＳＴ１のドレイン領域がビット線に共通接続され、選択トランジスタＳＴ２のソース領域がソース線に接続されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２は、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを有している。積層ゲートは、ゲート絶縁膜上に形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んでいる。そして、メモリセルトランジスタＭＴにおいては、フローティングゲートはトランジスタ毎に分離され、選択トランジスタＳＴ１、ＳＴ２においては、ワード線方向で隣接するもの同士で共通接続されている。また選択トランジスタＳＴ１、ＳＴ２においては、フローティングゲートと制御ゲートとが電気的に接続されている。そして、同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線に共通接続され、同一行にある選択トランジスタＳＴ１、ＳＴ２の制御ゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。その他の構成は、上記第１乃至第３の実施形態と同様である。
【００９２】
上記のようなＮＡＮＤ型フラッシュメモリの場合であっても、上記第１乃至第３の実施形態が適用可能である。すなわち、カラムデコーダ１３及び第１、第２ロウデコーダ１６、１７に含まれるレベルシフト回路を、図３、図７、図９乃至図１１に示す構成にすることが出来る。
【００９３】
更に、上記実施形態は、２つの選択トランジスタＳＴ１、ＳＴ２、及び１つのメモリセルトランジスタＭＴの３つのトランジスタを含むメモリセルを有するフラッシュメモリの場合にも適用できる。図１６は、第１乃至第３の実施形態の第４変形例に係るフラッシュメモリのブロック図である。
【００９４】
図示するように、メモリセルアレイ１１は、マトリクス状に配置された複数のメモリセルＭＣを備えている。メモリセルは、２つの選択トランジスタＳＴ１、ＳＴ２及び１つのメモリセルトランジスタＭＴを有している。そして、３つのトランジスタは、２つの選択トランジスタＳＴ１、ＳＴ２が、メモリセルトランジスタＭＴを挟むようにして、直列接続されている。同一列にある選択トランジスタＳＴ１のドレイン領域はビット線に共通接続され、選択トランジスタＳＴ２のソース領域はソース線に接続されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２は、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを有している。積層ゲートは、ゲート絶縁膜上に形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んでいる。そして、メモリセルトランジスタＭＴにおいては、フローティングゲートはトランジスタ毎に分離され、選択トランジスタＳＴ１、ＳＴ２においては、ワード線方向で隣接するもの同士で共通接続されている。また選択トランジスタＳＴ１、ＳＴ２においては、フローティングゲートと制御ゲートとが電気的に接続されている。同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線に共通接続され、同一行にある選択トランジスタＳＴ１、ＳＴ２の制御ゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。その他の構成は、上記第１乃至第３の実施形態と同様である。
【００９５】
上記のようなフラッシュメモリの場合であっても、上記第１乃至第３の実施形態が適用可能である。すなわち、カラムデコーダ１３及び第１、第２ロウデコーダ１６、１７に含まれるレベルシフト回路を、図３、図７、図９乃至図１１に示す構成にすることが出来る。
【００９６】
更に、上記実施形態は、ＮＯＲ型フラッシュメモリの場合にも適用できる。図１７は、第１乃至第３の実施形態の第５変形例に係るフラッシュメモリのブロック図であり、ＮＯＲ型フラッシュメモリについて示している。
【００９７】
図示するように、メモリセルアレイ１１は、マトリクス状に配置された複数のメモリセルトランジスタＭＴを備えている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを有している。積層ゲートは、ゲート絶縁膜上に形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んでいる。そして、フローティングゲートはトランジスタ毎に分離されている。同一列にあるメモリセルトランジスタＭＴのドレイン領域はビット線に共通接続されている。また同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線に共通接続されている。なお、ソースはソース線に接続されている。その他の構成は、上記第１乃至第３の実施形態とほぼ同様である。
【００９８】
上記のようなＮＯＲ型フラッシュメモリの場合であっても、上記第１乃至第３の実施形態が適用可能である。すなわち、カラムデコーダ１３及び第１ロウデコーダ１６に含まれるレベルシフト回路を、図３、図７、図９乃至図１１に示す構成にすることが出来る。
【００９９】
更に、上記実施形態はフラッシュメモリだけでなく、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にも適用出来る。図１８は、第１乃至第３の実施形態の第６変形例に係る半導体記憶装置のブロック図であり、ＤＲＡＭについて示している。
【０１００】
図示するように、メモリセルアレイ１１は、千鳥状に配置された複数のメモリセルＭＣを備えている。メモリセルＭＣは、セルトランジスタＣＴ及びセルキャパシタＣＣを有している。セルキャパシタＣＣは、一方電極が接地され、他方電極がセルトランジスタＣＴのソースに接続されている。そして、同一行にあるセルトランジスタＣＴのゲートが、ワード線に共通接続されている。その他の構成は、上記第１乃至第３の実施形態とほぼ同様である。
【０１０１】
上記のようなＤＲＡＭの場合であっても、上記第１乃至第３の実施形態が適用可能である。すなわち、カラムデコーダ１３及び第１ロウデコーダ１６に含まれるレベルシフト回路を、図３、図７、図９乃至図１１に示す構成にすることが出来る。
【０１０２】
また、上記第１乃至第３の実施形態は、システムＬＳＩにも適用できる。図１９は、第１乃至第３の実施形態の第７変形例に係るシステムＬＳＩのブロック図である。
【０１０３】
図示するように、システムＬＳＩ８０は、ロジック回路領域とメモリ領域とを有している。そして、ロジック回路領域には例えばＣＰＵ８１が設けられている。またメモリ領域には、上記第１乃至第３の実施形態で説明したフラッシュメモリ１０、図１６を用いて説明した、３つのＭＯＳトランジスタを含むフラッシュメモリ８２、及び図１５を用いて説明したＮＡＮＤ型フラッシュメモリ８３が設けられている。フラッシュメモリ１０のメモリセルは、セルの直列トランジスタの数が２個である。従って、メモリセルの電流駆動能力が他のメモリセルより大きい。そのため、フラッシュメモリ１０は、高速の読出し用途に向いている。図１９に示すようにＣＰＵ８１と同一チップに搭載した場合は、フラッシュメモリ１０をＣＰＵ８１のファームウェアなどを格納するＲＯＭとして使う事ができる。フラッシュメモリ１０の動作速度が速いため、ＣＰＵ８１がＲＡＭなどを介さずに、データを直接読み出す事が出来るようになるため、ＲＡＭなどが不要になり、システムＬＳＩの動作速度を向上できる。また、フラッシュメモリ１０は、フラッシュメモリ８２及びＮＡＮＤ型フラッシュメモリ８３と、同一の製造工程で形成出来る。例えば、不純物拡散層を形成するためのイオン注入工程や、ゲート電極及び金属配線層のパターニング工程等を、３つのフラッシュメモリについて同時に行うことが出来る。この場合、例えば不純物拡散層は、各メモリ間で同一の濃度を有することになる。このように、ＬＳＩに設けられる３つのフラッシュメモリを同一工程で形成できる結果、ＬＳＩの製造を簡略化出来る。
【０１０４】
なお、例えばロジック回路領域では、ＣＰＵ８１をＳＯＩ基板上に形成し、メモリ領域では、各メモリ１０、８２、８３をバルクのシリコン基板上に形成しても良い。
【０１０５】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０１０６】
【発明の効果】
以上説明したように、この発明によれば、製造工程を簡略化出来る半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るフラッシュメモリの一部領域の回路図。
【図３】この発明の第１の実施形態に係るフラッシュメモリの備えるレベルシフト回路の回路図。
【図４】図３に示すレベルシフト回路における、各種信号のタイムチャート。
【図５】レベルシフト回路の回路図。
【図６】図５に示すレベルシフト回路における、各種信号のタイムチャート。
【図７】この発明の第２の実施形態に係るフラッシュメモリの備えるレベルシフト回路の回路図。
【図８】この発明の第２の実施形態の変形例に係るフラッシュメモリの備えるレベルシフト回路の回路図。
【図９】この発明の第３の実施形態に係るフラッシュメモリの備えるレベルシフト回路の回路図。
【図１０】この発明の第３の実施形態の第１変形例に係るフラッシュメモリの備えるレベルシフト回路の回路図。
【図１１】この発明の第３の実施形態の第２変形例に係るフラッシュメモリの備えるレベルシフト回路の回路図。
【図１２】クロックドインバータの回路図。
【図１３】この発明の第１乃至第３の実施形態の第１変形例に係るフラッシュメモリの備えるロウデコーダ及びカラムデコーダの回路図。
【図１４】この発明の第１乃至第３の実施形態の第２変形例に係るフラッシュメモリのブロック図。
【図１５】この発明の第１乃至第３の実施形態の第３変形例に係るフラッシュメモリのブロック図。
【図１６】この発明の第１乃至第３の実施形態の第４変形例に係るフラッシュメモリのブロック図。
【図１７】この発明の第１乃至第３の実施形態の第５変形例に係るフラッシュメモリのブロック図。
【図１８】この発明の第１乃至第３の実施形態の第６変形例に係るＤＲＡＭのブロック図。
【図１９】この発明の第１乃至第３の実施形態の第７変形例に係るフラッシュメモリを備えるシステムＬＳＩのブロック図。
【符号の説明】
１０、８２、８３…フラッシュメモリ、１１…メモリセルアレイ、１２…カラムセレクタ、１３…カラムデコーダ、１４…センスアンプ、１５…書き込み回路、１６、１７…ロウデコーダ、１８…ソース線ドライバ、１９、２１、２７、６０、６１…電圧変換回路、２０…カラムアドレスデコード回路、２２、２８、３２…ＮＡＮＤゲート、２３、２５、２９、３１、３３、３５、４６、４７、５１、５２、５５、６３、６５…インバータ、２４、３０、３４、６２、６４…レベルシフト回路、２６…ロウアドレスデコード回路、４０、４１、５３、５４、６６〜７１、９２、９３…ｎチャネルＭＯＳトランジスタ、４２〜４５、９０、９１…ｐチャネルＭＯＳトランジスタ、４９…キャパシタ素子、５０…遅延回路、５６、５７…クロックドインバータ、８０…システムＬＳＩ、８１…ＣＰＵ
【発明の属する技術分野】
この発明は、半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。
【０００３】
近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照）。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備えている。このようなメモリセルにおいては、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。
【０００４】
【非特許文献１】
Ｗｅｉ−Ｈｕａ Ｌｉｕ 著、”Ａ ２−Ｔｒａｎｓｉｓｔｏｒ Ｓｏｕｒｃｅ−ｓｅｌｅｃｔ（２ＴＳ） Ｆｌａｓｈ ＥＥＰＲＯＭ ｆｏｒ １．８Ｖ−Ｏｎｌｙ Ａｐｐｌｉｃａｔｉｏｎ”、Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ ４．１、１９９７年
【０００５】
【発明が解決しようとする課題】
上記従来のフラッシュメモリであると、アドレス信号でデコードして得たアドレスデコード信号は、レベルシフト回路により所定の電位に昇圧した後に、セレクトゲート線に与えられる。しかし、従来のフラッシュメモリにおけるレベルシフト回路は動作速度が遅く、その結果、フラッシュメモリの動作速度が遅くなるという問題があった。
【０００６】
この発明は、上記事情に鑑みてなされたもので、その目的は、動作速度を向上できる半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、第１半導体層と、前記第１半導体層上にゲート間絶縁膜を介在して形成された第２半導体層とを含む積層ゲートを備える第１ＭＯＳトランジスタを有するメモリセルがマトリクス状に配置されたメモリセルアレイと、同一列にある前記第１ＭＯＳトランジスタの前記電流経路の一端を電気的に共通接続するビット線と、同一行にある前記第１ＭＯＳトランジスタの第２半導体層を共通接続する第１ワード線と、前記ビット線のいずれかを選択するカラムセレクタと、前記カラムセレクタを制御するカラムデコーダと、前記第１ワード線のいずれかを選択する第１ロウデコーダとを具備し、前記カラムデコーダと前記第１ロウデコーダの少なくとも一方は、電源電位に電気的に接続された電流経路の一端を有する第２、第３ＭＯＳトランジスタと、ゲートにアドレス信号に関連した入力信号が入力され、電流経路の一端が前記第２ＭＯＳトランジスタの電流経路の他端及び前記第３ＭＯＳトランジスタのゲートに接続され、電流経路の他端が接地電位に電気的に接続された第４ＭＯＳトランジスタと、ゲートに前記入力信号の反転信号が入力され、電流経路の一端が前記第３ＭＯＳトランジスタの電流経路の他端及び前記第２ＭＯＳトランジスタのゲートに接続され、電流経路の他端が接地電位に電気的に接続され、前記電流経路の一端が前記ビット線または前記第１ワード線に電気的に接続された第５ＭＯＳトランジスタと、前記入力信号に応答して、前記第２、第３ＭＯＳトランジスタへの前記電源電位の供給を制御する第１スイッチ素子とを含むレベルシフト回路を備えることを特徴としている。
【０００８】
上記構成の半導体記憶装置によれば、レベルシフト回路は、第２、第３ＭＯＳトランジスタへの電源電位の供給を制御する第１スイッチ素子を備えている。従って、入力信号が遷移した際、第１スイッチ素子によって第２ＭＯＳトランジスタへの電源の供給を停止することで、第２、第４ＭＯＳトランジスタの接続ノードの電位が速やかに決定される。その結果、第３ＭＯＳトランジスタの状態も速やかに決まり、ビット線または第１ワード線に与えられる電位が速やかに決まる。よって、半導体記憶装置の動作速度を向上できる。
【０００９】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
この発明の第１の実施形態に係る半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るフラッシュメモリのブロック図である。
【００１１】
図示するように、フラッシュメモリ１０は、メモリセルアレイ１１、カラムセレクタ１２、カラムデコーダ１３、センスアンプ１４、書き込み回路１５、第１ロウデコーダ１６、第２ロウデコーダ１７、及びソース線ドライバ１８を備えている。
【００１２】
メモリセルアレイ１１は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。フローティングゲートは、各メモリセルトランジスタＭＴ毎に分離されている。選択トランジスタＳＴも、メモリセルトランジスタＭＴと同様に、フローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。しかしメモリセルトランジスタと異なり、同一行の選択トランジスタＳＴのフローティングゲートは共通接続され、且つフローティングゲートと制御ゲートとは電気的に接続されている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。
【００１３】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴの制御ゲートは、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースはソース線ＳＬに共通接続され、ソース線ドライバ１８に接続されている。
【００１４】
カラムセレクタ１２は、（ｎ＋１）個のカラム選択トランジスタＣＳＴ０〜ＣＳＴｎを備えている。カラム選択トランジスタＣＳＴ０〜ＣＳＴｎの電流経路の一端は、それぞれビット線ＢＬ０〜ＢＬｎに接続され、他端はセンスアンプ１４及び書き込み回路１５に接続されている。またカラム選択トランジスタＣＳＴ０〜ＣＳＴｎのゲートは、それぞれカラム選択線ＣＳＬ０〜ＣＳＬｎに接続されている。
【００１５】
カラムデコーダ１３は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいて、カラム選択線ＣＳＬ０〜ＣＳＬｎのいずれかを選択する。
【００１６】
第１、第２ロウデコーダ１６、１７は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、第１ロウデコーダ１６は、書き込み時においてワード線ＷＬ０〜ＷＬｍのいずれかを選択する。第２ロウデコーダ１７は、読み出し時において、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。
【００１７】
センスアンプ１４は、第２ロウデコーダ１７並びにカラムデコーダ１３及びカラムセレクタ１２によって選択されたメモリセルＭＣから読み出したデータを増幅する。
【００１８】
書き込み回路１５は、外部より入力された書き込みデータを保持する。そして、書き込みデータに応じた電圧をビット線に供給する。
【００１９】
ソース線ドライバ１８は、読み出し時において、ソース線ＳＬに電圧を供給する。
【００２０】
次に、カラムデコーダ１３、第１、第２ロウデコーダ１６、１７の構成について、図２を用いて説明する。図２は、各デコーダの回路図である。
【００２１】
まず、カラムデコーダ１３の構成について説明する。カラムデコーダ１３は、カラムアドレスデコード回路２０及び電圧変換回路２１を備えている。カラムアドレスデコード回路２０は、電源電圧Ｖｃｃ１（＝１．３５〜１．６５Ｖ）で動作し、（ｉ＋１）ビットのカラムアドレス信号ＣＡ０〜ＣＡｉをデコードしてカラムアドレスデコード信号を得る。カラムアドレスデコード回路２０は、カラム選択線ＣＳＬ０〜ＣＳＬｎ毎に設けられたＮＡＮＤ回路２２及びインバータ２３を有している。ＮＡＮＤ回路２２は、カラムアドレス信号ＣＡ０〜ＣＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ２３がＮＡＮＤ演算結果を反転して、カラムアドレスデコード信号として出力する。
【００２２】
電圧変換回路２１は、電源電圧Ｖｃｃ２（＝２．７〜３．６Ｖ）で動作し、Ｖｃｃ１レベルのカラムアドレスデコード信号をＶｃｃ２レベルに変換する。電圧変換回路２１は、カラム選択線ＣＳＬ０〜ＣＳＬｎ毎に設けられたレベルシフト回路２４及びインバータ２５を備えている。レベルシフト回路２４は、カラムアドレスデコード信号の電圧レベルをＶｃｃ２レベルに変換する。またインバータ２５は、レベルシフト回路２４の出力を反転する。そして、インバータ２５の出力が、カラム選択線ＣＳＬ０〜ＣＳＬｎにカラム選択信号として与えられる。
【００２３】
次に第２ロウデコーダ１７の構成について説明する。第２ロウデコーダ１７の構成は、カラムデコーダ１３とほぼ同様である。すなわち、第２ロウデコーダ１７は、ロウアドレスデコード回路２６及び電圧変換回路２７を備えている。ロウアドレスデコード回路２６は、電源電圧Ｖｃｃ１（＝１．３５〜１．６５Ｖ）で動作し、（ｊ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｊをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路２６は、セレクトゲート線ＳＧ０〜ＳＧｍ毎に設けられたＮＡＮＤ回路２８及びインバータ２９を有している。ＮＡＮＤ回路２８は、ロウアドレス信号ＲＡ０〜ＲＡｊの各ビットのＮＡＮＤ演算を行う。そして、インバータ２９がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
【００２４】
電圧変換回路２７は、電源電圧Ｖｃｃ２（＝２．７〜３．６Ｖ）で動作し、Ｖｃｃ１レベルのロウアドレスデコード信号をＶｃｃ２レベルに変換する。電圧変換回路２７は、セレクトゲート線ＳＧ０〜ＳＧｍ毎に設けられたレベルシフト回路３０及びインバータ３１を備えている。レベルシフト回路３０は、ロウアドレスデコード信号の電圧レベルをＶｃｃ２レベルに変換する。またインバータ３１は、レベルシフト回路３０の出力を反転する。そして、インバータ３１の出力が、セレクトゲート線ＳＧ０〜ＳＧｍに与えられる。
【００２５】
次に第１ロウデコーダ１６の構成について説明する。第１ロウデコーダ１６の構成は、カラムアドレスデコード回路２０及びロウアドレスデコード回路２６とほぼ同様である。第１ロウデコーダ１６は、電源電圧Ｖｐｐ（＝１０Ｖ）、ＶＢＢ（＝−６Ｖ）で動作し、（ｊ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｊをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線ＷＬ０〜ＷＬｍに与えられる。第１ロウデコーダ１６は、ワード線ＷＬ０〜ＷＬｍ毎に設けられたＮＡＮＤ回路３２及びインバータ３３を有している。ＮＡＮＤ回路３２は、ロウアドレス信号ＲＡ０〜ＲＡｊの各ビットのＮＡＮＤ演算を行う。そして、インバータ３３がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
【００２６】
なお、第１ロウデコーダ１６に入力されるロウアドレス信号の電位は、Ｖｃｃ１レベルからＶｐｐレベルまたはＶＢＢレベルに変換されている。ロウアドレス信号ＲＡ０〜ＲＡｊの電位を変換するのが、電圧変換回路１９である。電圧変換回路１９は、電源電圧ＶｐｐまたはＶＢＢで動作し、Ｖｃｃ１レベルのロウアドレス信号ＲＡ０〜ＲＡｊをＶｐｐレベルまたはＶＢＢレベルに変換する。電圧変換回路１９は、ロウアドレス信号ＲＡ０〜ＲＡｊの各ビット（（ｊ＋１）ビット）毎に設けられたレベルシフト回路３４及びインバータ３５を有している。レベルシフト回路３４は、ロウアドレス信号の電圧レベルをＶｐｐレベルまたはＶＢＢレベルに変換する。またインバータ３５は、レベルシフト回路３０の出力を反転する。そして、インバータ３５の出力が、第１ロウデコーダ１６に与えられる。
【００２７】
すなわち、カラムデコーダ１３及び第２ロウデコーダ１７は、まずカラムアドレス信号及びロウアドレス信号をデコードしている。そして、その後にカラムアドレスデコード信号及びロウアドレスデコード信号の電圧レベルをＶｃｃ１レベルからＶｃｃ２レベルに変換している。他方、第１ロウデコーダ１６においては、まずロウアドレス信号の電圧レベルをＶｃｃ１レベルからＶｐｐまたはＶＢＢレベルに変換する。そして、その後にＶｐｐ、ＶＢＢレベルのロウアドレス信号をデコードしてロウアドレスデコード信号を得ている。
【００２８】
次に、電圧変換回路２１、２７に含まれるレベルシフト回路２４、３０の構成について、図３を用いて説明する。図３は、レベルシフト回路２４、３０の回路図である。
【００２９】
図示するように、レベルシフト回路２４、３０は、２つのｎチャネルＭＯＳトランジスタ４０、４１、４つのｐチャネルＭＯＳトランジスタ４２〜４５、及び２つのインバータ４６、４７を備えている。ｎチャネルＭＯＳトランジスタ４０は、ソースが接地され、ドレインがノードＢ１に接続され、ゲートに入力信号ＩＮが入力される。勿論、入力信号ＩＮは、カラムアドレスデコード回路２０及びロウアドレスデコード回路２６で得られた、Ｖｃｃ１レベルのカラムアドレスデコード信号及びロウアドレスデコード信号である。ｎチャネルＭＯＳトランジスタ４１は、ソースが接地され、ドレインがノードＣ１に接続され、ゲートに、インバータ４６で反転された入力信号／ＩＮが入力される。ｐチャネルＭＯＳトランジスタ４２は、ドレインがノードＢ１に接続され、ゲートがノードＣ１に接続されている。ｐチャネルＭＯＳトランジスタ４３は、ドレインがノードＣ１に接続され、ゲートがノードＢ１に接続されている。ｐチャネルＭＯＳトランジスタ４４は、ソースが電源電位Ｖｃｃ２に接続され、ドレインがｐチャネルＭＯＳトランジスタ４２のソースに接続され、ゲートに入力信号ＩＮが入力される。ｐチャネルＭＯＳトランジスタ４５は、ソースが電源電位Ｖｃｃ２に接続され、ドレインがｐチャネルＭＯＳトランジスタ４３のソースに接続され、ゲートに反転入力信号／ＩＮが入力される。そして、ノードＣ１における信号が、インバータ４７で反転されて、出力信号ＯＵＴとして出力される。
【００３０】
次に、上記構成のレベルシフト回路の動作について、第２ロウデコーダ１７におけるセレクトゲート線ＳＧ０に対応したレベルシフト回路３０の場合を例に挙げて、図４を用いて説明する。図４は、入力信号ＩＮ（ロウアドレスデコード信号）、並びにノードＡ１（反転入力信号／ＩＮ）、ノードＢ１、及びノードＣ１における信号の電位のタイムチャートである。
【００３１】
読み出し時において、セレクトゲート線ＳＧ０に対応するロウアドレス信号ＲＡ０〜ＲＡｊが外部から入力されたと仮定する。すると、ロウアドレスデコード信号は“Ｈ”レベル（Ｖｃｃ１）となる（時刻ｔ１）。また同時に、反転入力信号／ＩＮ（ノードＡ１の電位）は“Ｌ”レベルとなる。すると、ｎチャネルＭＯＳトランジスタ４０はオン状態、ｎチャネルＭＯＳトランジスタ４１はオフ状態となる。また同時にｐチャネルＭＯＳトランジスタ４４はオフ状態、ｐチャネルＭＯＳトランジスタ４５はほぼオン状態となる。ｐチャネルＭＯＳトランジスタ４５は、Ｖｃｃ２レベルで動作する。しかし、反転入力信号／ＩＮはＶｃｃ２レベルより小さいＶｃｃ１レベルの信号であるので、ｐチャネルＭＯＳトランジスタ４５は完全にはオン状態では無い。その結果、ノードＢ１の電位は“Ｌ”レベル（接地電位）となる。ノードＢ１の電位が“Ｌ”レベルとなることにより、ｐチャネルＭＯＳトランジスタ４３がオン状態となる。その結果、ノードＣ１は“Ｈ”レベル（Ｖｃｃ２）となる（時刻ｔ２）。すなわち、ロウアドレスデコード信号（入力信号ＩＮ）の電位は、Ｖｃｃ１からＶｃｃ２に変換される。そして、ノードＣ１における電位は、インバータ４７、３１で反転されて、セレクトゲート線ＳＧ０に与えられる。
【００３２】
なお、カラムデコーダ１３におけるレベルシフト回路２４の動作も、ロウアドレスデコード信号がカラムアドレスデコード信号に代わる以外は、上記第２ロウデコーダ１７の場合と同様である。また、電圧変換回路１９におけるレベルシフト回路３４も、図３と同様の構成とすることが出来、同様の動作を行うことが出来る。
【００３３】
次に、上記構成のフラッシュメモリの動作について説明する。
＜書き込み動作＞
データの書き込みにおいては、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ） ｔｕｎｎｅｌｉｎｇによって行われる。
【００３４】
以下、書き込み動作の詳細について、図１を用いて説明する。
まず、図１において、図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力される。そして、該書き込みデータが、書き込み回路１５に入力される。書き込むべきデータが“１”の場合、書き込み回路１５はビット線に０Ｖを与える。逆に、書き込むべきデータが“０”の場合、書き込み回路１５はビット線にＶＢＢ（−６Ｖ）を与える。
【００３５】
また、カラムデコーダ１３は、カラムアドレス信号ＣＡ０〜ＣＡｉに応じて、いずれかのカラム選択線ＣＳＬ０〜ＣＳＬｎを選択する。そしてカラムデコーダ１３は、Ｖｃｃ２を選択カラム選択線に与える。その結果、ビット線ＢＬ０〜ＢＬｎと書き込み回路１５とが接続される。
【００３６】
そして、第１ロウデコーダ１６が、ロウアドレス信号ＲＡ０〜ＲＡｊに応じて、ワード線ＷＬ０〜ＷＬｍのいずれかを選択する。そして第１ロウデコーダ１６は、Ｖｐｐ（例えば１０Ｖ）を、選択ワード線に与える。また、第２ロウデコーダ１７は、セレクトゲート線ＳＧ０〜ＳＧｍに“Ｌ”レベルを与える。またメモリセルの基板もＶＢＢ（−６Ｖ）とする。従って、全ての選択トランジスタＳＴはオフ状態となる。従って、選択トランジスタＳＴとソース線ＳＬとは電気的に分離される。
【００３７】
上記の結果、“１”データまたは“０”データに対応する電位が、ビット線ＢＬ０〜ＢＬｎを介してメモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶｐｐ（１０Ｖ）が印加され、“１”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域にはＶＢＢ（−６Ｖ）が印加される。従って、“１”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１０Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルトランジスタＭＴは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１６Ｖ）が大きいため、フローティングゲートに電子がＦＮ ｔｕｎｎｅｌｉｎｇによって注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する。
【００３８】
＜読み出し動作＞
次に、読み出し動作の詳細について、図１を用いて説明する。
まず図１において、第２ロウデコーダ１７が、ロウアドレス信号ＲＡ０〜ＲＡｊに応じて、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。選択セレクトゲート線には、“Ｈ”レベル（例えばＶｃｃ２）が与えられる。非選択セレクトゲート線は全て“Ｌ”レベル（例えば０Ｖ）である。従って、選択セレクトゲート線に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。従って、選択メモリセル内の選択トランジスタＳＴは、ソース線ＳＬと電気的に接続される。また第１ロウデコーダ１６は、全てのワード線ＷＬ０〜ＷＬｍを“Ｌ”レベル（０Ｖ）とする。また、ソース線ドライバ１８は、ソース線ＳＬの電位を０Ｖとする。
【００３９】
また、カラムデコーダ１３は、カラムアドレス信号ＣＡ０〜ＣＡｉに応じて、いずれかのカラム選択線ＣＳＬ０〜ＣＳＬｎを選択する。そしてカラムデコーダ１３は、Ｖｃｃ２を選択カラム選択線に与える。その結果、ビット線ＢＬ０〜ＢＬｎとセンスアンプ１４とが接続される。
【００４０】
そして、ビット線ＢＬ０〜ＢＬｎに、例えば１Ｖ程度の電圧が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルＭＣでは、ビット線からメモリセルトランジスタＭＴ及び選択トランジスタＳＴの電流経路を介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、ビット線からソース線に向かって電流は流れない。
【００４１】
以上の結果、ビット線ＢＬ０〜ＢＬｎの電位が変化し、その変化量をセンスアンプ１４が増幅することによって読み出し動作が行われる。
【００４２】
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。従って、図１の例であると、メモリセルアレイ１１に含まれる全てのメモリセルが同時に消去される。
【００４３】
図１において、第１ロウデコーダ１６は、ＶＢＢ（−６Ｖ）を、全てのワード線ＷＬ０〜ＷＬｍに与える。また、半導体基板（ウェル領域）の電位はＶｐｐ（１０Ｖ）とされる。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ ｔｕｎｎｅｌｉｎｇによって半導体基板に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【００４４】
なお、各デコーダ１３、１６、１７が、カラム選択線ＣＳＬ０〜ＣＳＬｎ、ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧＳ０〜ＳＧＳｍを選択する際のレベルシフト回路２４、３０、３４の動作は、図３、図４を用いて説明した通りである。
【００４５】
上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、以下の効果が得られる。
【００４６】
（１）フラッシュメモリの動作速度を向上できる。
図３に示すように、本実施形態に係るフラッシュメモリが備えるレベルシフト回路２４、３０、３４は、ｐチャネルＭＯＳトランジスタ４４、４５を有している。そして、ロウアドレスデコード信号またはカラムアドレスデコード信号が“Ｈ”レベルになった際には、ｐチャネルＭＯＳトランジスタ４４、４５はそれぞれオフ状態、オン状態となる。すると、ｐチャネルＭＯＳトランジスタ４２が電源電位Ｖｃｃ２から分離される結果、ロウアドレスデコード信号またはカラムアドレスデコード信号のＶｃｃ１レベルからＶｃｃ２レベルへの変換時間（Δｔ１）を短縮化出来る。よって、フラッシュメモリの動作速度が向上する。
【００４７】
この点について、図５に示すレベルシフト回路と比較しつつ以下説明する。図５は、図３に示す構成において、ｐチャネルＭＯＳトランジスタ４４、４５を廃した場合のレベルシフト回路の回路図である。すなわち、ｐチャネルＭＯＳトランジスタ４２、４３のソースは、電源電位Ｖｃｃ２に直接接続されている。上記構成のレベルシフト回路の動作について、図６を用いて説明する。図６は、入力信号ＩＮ（ロウアドレスデコード信号またはカラムアドレスデコード信号）、並びにノードＡ２（反転入力信号／ＩＮ）、ノードＢ２、及びノードＣ２における信号の電位のタイムチャートである。
【００４８】
図示するように、時刻ｔ１においてロウアドレスデコード信号またはカラムアドレスデコード信号が“Ｈ”レベルになったと仮定する。すると、反転入力信号／ＩＮ（ノードＡ１の電位）は“Ｌ”レベルとなる。ここで問題となるのが、ノードＢ１の電位である。時刻ｔ１以前では、入力信号ＩＮは“Ｌ”レベルであるので、ｎチャネルＭＯＳトランジスタ４１がオン状態、ｐチャネルＭＯＳトランジスタ４２がオン状態である。従って、ノードＢ１の電位は“Ｈ”レベルである（Ｖｃｃ２）。
【００４９】
そして、時刻ｔ１でノードＡ１の電位は“Ｌ”レベルになるから、ｎチャネルＭＯＳトランジスタ４１はオフ状態となる。すると、ｎチャネルＭＯＳトランジスタ４１がオフ状態になった瞬間に、ノードＣ１は“Ｌ”レベルでフローティング状態となる。従って、時刻ｔ１以後もｐチャネルＭＯＳトランジスタ４２はオン状態を維持し、ドレイン電流を流し続ける。他方、入力信号ＩＮが“Ｈ”レベルになることで、ｎチャネルＭＯＳトランジスタ４０はオン状態となる。従って、ｎチャネルＭＯＳトランジスタ４０はドレイン電流を流し始める。すなわち、ノードＢ１の電位は、ｐチャネルＭＯＳトランジスタ４２によってＶｃｃ２を維持しようとすると共に、ｎチャネルＭＯＳトランジスタ４０によって接地電位に移行しようとする。その結果、ノードＢ１の電位は、“Ｈ”レベル（Ｖｃｃ２）から徐々に低下し始める。すなわち、ｐチャネルＭＯＳトランジスタ４３のゲート電位が下がり始める。従って、ｐチャネルＭＯＳトランジスタ４３が徐々にオン状態へと移行する。すると、ノードＣ１の電位がＶｃｃ２に向かって上昇し始めるから、ｐチャネルＭＯＳトランジスタ４２はオフ状態へと変化し始める。ｐチャネルＭＯＳトランジスタ４２がオフ状態へと移行し始めることで、ノードＢ１の電位は接地電位に近づいていく。そして、最終的にはノードＢ１の電位は接地電位に落ち着き、ｐチャネルＭＯＳトランジスタ４３がオン状態となる。またノードＣ１の電位はＶｃｃ２に落ち着き、ｐチャネルＭＯＳトランジスタ４２はオフ状態となる。
【００５０】
以上のように、図５に示す構成であると、ロウアドレスデコード信号及びカラムアドレスデコード信号の電位をＶｃｃ１レベルからＶｃｃ２レベルに変換するのに非常に長い時間がかかる（Δｔ２＞＞Δｔ１）。これは、ロウアドレスデコード信号及びカラムアドレスデコード信号が“Ｈ”レベルに変化してから、ノードＢ１の電位が決まるまでに、長い時間を要するからである。これは、ロウアドレスデコード信号及びカラムアドレスデコード信号が“Ｈ”レベルに変化した後も、ｐチャネルＭＯＳトランジスタ４２がオン状態をとり続けることに起因する。すなわち、ｎチャネルＭＯＳトランジスタ４０がオン状態になっても、ｐチャネルＭＯＳトランジスタ４２がオン状態であるため、ノードＢ１の電位は直ちに接地電位に決まることが出来ず、ｐチャネルＭＯＳトランジスタ４２がオフ状態に移るにつれて、徐々に接地電位へと近づいていく。従って、ｐチャネルＭＯＳトランジスタ４３が完全にオン状態に移行するにも時間がかかる。すると、ノードＣ１の電位はｐチャネルＭＯＳトランジスタ４３の状態に依存するから、その結果、ノードＣ１の電位が決定するのに長時間（Δｔ２）を要することとなる。
【００５１】
これに対して本実施形態に係る構成であると、ｐチャネルＭＯＳトランジスタ４４、４５が、それぞれｐチャネルＭＯＳトランジスタ４２、４３のソースと電源電位との間に設けられている。そして、ｐチャネルＭＯＳトランジスタ４４、４５のゲートには、それぞれ入力信号ＩＮ、反転入力信号／ＩＮが入力される。すると、ロウアドレスデコード信号及びカラムアドレス信号が“Ｈ”レベルに変化し、ｎチャネルＭＯＳトランジスタ４０、４１がそれぞれオン状態、オフ状態に変化すると、同時にｐチャネルＭＯＳトランジスタ４４、４５がそれぞれオフ状態、オン状態となる。従って、ロウアドレスデコード信号及びカラムアドレス信号が“Ｈ”レベルに変化した瞬間、ノードＣ１は“Ｌ”レベルであるが、ｐチャネルＭＯＳトランジスタ４２はドレイン電流を流さない。なぜなら、ｐチャネルＭＯＳトランジスタ４４がオフ状態なので、ｐチャネルＭＯＳトランジスタ４０のソースは電源電位から切り離されているからである。従って、ノードＢ１はｎチャネルＭＯＳトランジスタ４０にのみ依存し、ｐチャネルＭＯＳトランジスタ４２の影響を受けない。その結果、ノードＢ１は速やかに“Ｌ”レベル（接地電位）となる。ノードＢ１が速やかに“Ｌ”レベルに変化することで、ｐチャネルＭＯＳトランジスタ４３も速やかにオン状態へと変化する。すると、ｐチャネルＭＯＳトランジスタ４５はオン状態にあるため、ノードＣ１の電位は“Ｈ”レベル（Ｖｃｃ２）に速やかに変化する。
【００５２】
以上の結果、ロウアドレスデコード信号またはカラムアドレスデコード信号のＶｃｃ１レベルからＶｃｃ２レベルへの変換時間を短縮化出来る。よって、読み出し、書き込み時において、ワード線、セレクトゲート線、カラム選択線の選択動作が高速化され、フラッシュメモリの動作速度を向上させることが出来る。
【００５３】
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、レベルシフト回路におけるｐチャネルＭＯＳトランジスタ４４、４５のゲート電位を、キャパシタ素子のカップリングによって制御するものである。従って、レベルシフト回路以外の構成は、上記第１の実施形態と同様であるので説明は省略する。図１９は、本実施形態に係るフラッシュメモリの備えるレベルシフト回路２４、３０の回路図である。
【００５４】
図示するように、本実施形態に係るレベルシフト回路２４、３０は、上記第１の実施形態で説明した図３の構成において、２つのキャパシタ素子４８、４９を設けたものである。キャパシタ素子４８の一方電極はｐチャネルＭＯＳトランジスタ４４のゲートに接続され、他方電極には入力信号ＩＮが入力される。またキャパシタ素子４９の一方電極はｐチャネルＭＯＳトランジスタ４５のゲートに接続され、他方電極には反転入力信号／ＩＮが入力される。
【００５５】
上記構成のレベルシフト回路の動作は、上記第１の実施形態と同様である。異なる点は、ｐチャネルＭＯＳトランジスタ４４、４５のゲート電位が、それぞれキャパシタ素子４８、４９のカップリングによって制御される点のみである。ロウアドレスデコード信号及びカラムでコード信号が“Ｈ”レベルに変化すると、ｐチャネルＭＯＳトランジスタ４４のゲート電位はキャパシタ素子４８のカップリングによって上昇する。またｐチャネルＭＯＳトランジスタ４５のゲート電位はキャパシタ素子４９のカップリングによって下降する。その結果、ｐチャネルＭＯＳトランジスタ４４、４５はそれぞれオフ状態、オン状態となる。
【００５６】
なお、電圧変換回路１９におけるレベルシフト回路３４も、図７と同様の構成とすることが出来、同様の動作を行うことが出来る。
【００５７】
上記のような構成によっても、上記第１の実施形態で説明した（１）の効果が得られる。
【００５８】
図８は、上記第２の実施形態の変形例に係るレベルシフト回路の回路図である。図７に示す回路構成であると、ｐチャネルＭＯＳトランジスタ４４、４５のゲート電位はフローティング状態である。従って、図８に示すように、充電回路を設けることで、ｐチャネルＭＯＳトランジスタ４４、４５の電位を安定化させることが望ましい。図示するように、充電回路は、遅延回路５０及び金属配線を備えている。遅延回路５０は、直列接続された２つのインバータ５１、５２を有している。インバータ５１の入力ノードには、入力信号ＩＮが入力され、インバータ５２の出力がｎチャネルＭＯＳトランジスタ４０のゲート及びインバータ４６に入力される。また、金属配線は、インバータ５１の入力ノードとｐチャネルＭＯＳトランジスタ４４のゲートとを接続し、更にインバータ５２の入力ノードとｐチャネルＭＯＳトランジスタ４５のゲートとを接続している。
【００５９】
本変形例に係る構成であると、上記（１）の効果に加えて、下記（２）の効果を得ることが出来る。
【００６０】
（２）レベルシフト回路を破壊から効果的に保護できる。
キャパシタ素子４４、４５が無い場合、ｐチャネルＭＯＳトランジスタ４４、４５のゲート電位はフローティング状態である。従って、なんらかの原因により、ｐチャネルＭＯＳトランジスタ４４の電位が例えばＶｃｃ２等の高い電位であった際に、入力信号ＩＮが“Ｈ”レベルに変化すると、ｐチャネルＭＯＳトランジスタ４４のゲート電位はＶｃｃ２＋Ｖｃｃ１という高い電位になる。その結果、ｐチャネルＭＯＳトランジスタ４４が破壊される虞がある。
【００６１】
本変形例であると、入力信号ＩＮは、キャパシタ素子４８の他方電極に達するよりも、遅延回路５０で発生する遅延時間だけ早く、ｐチャネルＭＯＳトランジスタ４４のゲートに達する。すなわち、キャパシタ素子４８におけるカップリングでｐチャネルＭＯＳトランジスタ４４のゲート電位が変化する瞬間には、ｐチャネルＭＯＳトランジスタ４４のゲート電位は既にＶｃｃ１に設定されている。
【００６２】
従って、キャパシタ素子４８のカップリングによってｐチャネルＭＯＳトランジスタ４４のゲート電位が上昇しても、その電位は常時Ｖｃｃ１＋Ｖｃｃ１一定である。従って、ｐチャネルＭＯＳトランジスタ４４が破壊されることを抑制できる。勿論、同様のことがｐチャネルＭＯＳトランジスタ４５についてもあてはまる。また、本変形例は、電圧変換回路１９におけるレベルシフト回路３４にも適用できることは言うまでもない。
【００６３】
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、非動作時にはレベルシフト回路のソースを接地電位から分離するものである。従って、レベルシフト回路以外の構成は、上記第１の実施形態と同様であるので、説明は省略する。図９は、本実施形態に係るフラッシュメモリの備えるレベルシフト回路２４、３０の回路図である。
【００６４】
図示するように、本実施形態に係るレベルシフト回路２４、３０は、上記第１の実施形態で説明した図３の構成において、ｎチャネルＭＯＳトランジスタ５３、５４、及びインバータ５５を設けたものである。ｎチャネルＭＯＳトランジスタ５３は、ソースが接地電位に接続され、ドレインがノードＢ１に接続され、ゲートにスタンバイ信号ＳＴＢＹが入力される。ｎチャネルＭＯＳトランジスタ５４は、ソースが接地電位に接続され、ドレインがｎチャネルＭＯＳトランジスタ４０、４１のソースに接続され、ゲートに、インバータ５５で反転されたスタンバイ信号／ＳＴＢＹが入力される。スタンバイ信号は、レベルシフト回路が動作状態にある際には“Ｌ”レベルとされ（ネゲートされ）、非動作状態（スタンバイ状態）に有る際には“Ｈ”レベルとされる（アサートされる）。
【００６５】
上記構成のレベルシフト回路において、動作状態の際には、スタンバイ信号ＳＴＢＹが“Ｌ”レベルとされるから、ｎチャネルＭＯＳトランジスタ５３はオフ状態、ｎチャネルＭＯＳトランジスタ５４はオン状態とされている。従って、動作は上記第１の実施形態で説明したとおりである。他方、非動作状態の際には、スタンバイ信号ＳＴＢＹが“Ｈ”レベルとされる。従って、ｎチャネルＭＯＳトランジスタ５３がオン状態、ｎチャネルＭＯＳトランジスタ５４がオフ状態とされる。従って、ノードＢ１は接地電位とされ、またｎチャネルＭＯＳトランジスタ４０、４１のソースはフローティング状態とされる。
【００６６】
勿論、本構成が電圧変換回路１９におけるレベルシフト回路３４にも適用できることは言うまでもない。
【００６７】
本実施形態に係るフラッシュメモリであると、上記第１の実施形態で説明した（１）の効果に加えて、下記（３）の効果を得ることが出来る。
【００６８】
（３）フラッシュメモリの消費電力を低減できる。
図９に示すように、本実施形態に係るフラッシュメモリが備えるレベルシフト回路２４、３０、３４は、ｎチャネルＭＯＳトランジスタ４０、４１のソースと接地電位との間にｎチャネルＭＯＳトランジスタ５４が設けられている。そして、スタンバイ状態においては、ｎチャネルＭＯＳトランジスタ５４はオフ状態となる。よって、ｎチャネルＭＯＳトランジスタ５４のソースは接地電位から分離される。すなわち、レベルシフト回路２４、３０、３４において、電源電位Ｖｃｃ２から接地電位に達する電流パスが存在しない。従って、スタンバイ状態において余計な電流がレベルシフト回路を流れることを抑制出来、レベルシフト回路における消費電力を低減でき、ひいてはフラッシュメモリの省電力化に寄与する。
【００６９】
図１０は、上記第３の実施形態の第１変形例に係るフラッシュメモリの備えるレベルシフト回路の回路図である。本変形例は、上記第３の実施形態を上記第２の実施形態で説明したレベルシフト回路に適用したものである。すなわち、第３の実施形態で説明した図７の構成において、ｎチャネルＭＯＳトランジスタ５３、５４、及びインバータ５５を設けたものである。本変形例によっても、（１）、（３）の効果が得られる。
【００７０】
図１１は、上記第３の実施形態の第２変形例に係るフラッシュメモリの備えるレベルシフト回路の回路図である。本変形例は、上記第３の実施形態を上記第２の実施形態の変形例に適用したものである。すなわち、第３の実施形態の変形例で説明した図８の構成において、ｎチャネルＭＯＳトランジスタ５３、５４、及びインバータ５５を設けたものである。本変形例によっても、（１）乃至（３）の効果が得られる。
【００７１】
なお、本変形例においては、インバータ５１の入力ノードと、ＭＯＳトランジスタ４４のゲートとの間にクロックドインバータ５６が接続され、インバータ５２の入力ノードと、ＭＯＳトランジスタ４５のゲートとの間にクロックドインバータ５７が接続されている。
【００７２】
図１２は、クロックドインバータ５６、５７の回路図である。図示するように、クロックドインバータ５６、５７は、２つのｐチャネルＭＯＳトランジスタ９０、９１、及び２つのｎチャネルＭＯＳトランジスタ９２、９３を有している。ｐチャネルＭＯＳトランジスタ９０は、ソースが電源電位Ｖｃｃ１に接続され、ゲートがクロックドインバータの入力ノードＩＮ２に接続されている。ｐチャネルＭＯＳトランジスタ９１は、ソースがｐチャネルＭＯＳトランジスタ９０のドレインに接続され、ドレインがクロックドインバータの出力ノードＯＵＴ２に接続され、ゲートに反転スタンバイ信号／ＳＴＢＹが入力される。ｎチャネルＭＯＳトランジスタ９２は、ソースが出力ノードＯＵＴ２に接続され、ゲートにスタンバイ信号ＳＴＢＹが入力されている。ｎチャネルＭＯＳトランジスタ９３は、ソースがｎチャネルＭＯＳトランジスタ９２のソースに接続され、ドレインが接地電位に接続され、ゲートが入力ノードＩＮ２に接続されている。
【００７３】
上記構成において、スタンバイ信号ＳＴＢＹは、前述の通り、レベルシフト回路のキャパシタ４８、４９の一方電極の電位を初期化するための信号である。そして、基本的には電源投入時、あるいは長時間信号が変化しない例えばスリープモードの際に、“Ｈ”レベルとされる。
【００７４】
スタンバイ信号ＳＴＢＹが“Ｈ”レベルの際、クロックドインバータ５６、５７は信号を通過させる。そして、入力信号ＩＮが“Ｌ”レベルの際には、クロックドインバータ５６のＭＯＳトランジスタ９０〜９２がオン状態となり、キャパシタ素子４８の一方電極は“Ｈ”レベル（Ｖｃｃ１）となる。従って、キャパシタ素子４８の電極間の電位差はＶｃｃ１に保持される。また、クロックドインバータ５７では、ＭＯＳトランジスタ９１〜９３がオン状態となり、キャパシタ素子４９の一方電極は“Ｌ”レベル（０Ｖ）となる。従って、キャパシタ素子４９の電極間の電位差もＶｃｃ１に保持される。
【００７５】
他方、入力信号ＩＮが“Ｈ”レベルの際には、キャパシタ素子４８の一方電極は“Ｌ”レベル（０Ｖ）となり、キャパシタ素子４８の電極間の電位差はＶｃｃ１に保持される。、あたキャパシタ素子４９の一方電極は“Ｈ”レベル（Ｖｃｃ１）となり、キャパシタ素子４９の電極間の電位差はＶｃｃ１に保持される。
【００７６】
上記状態で、レベルシフト回路が動作状態となり、スタンバイ信号ＳＴＢＹが“Ｌ”レベルにされると、クロックドインバータ５６、５７は非動作状態となる。そして、入力信号ＩＮが入力されると、ｐチャネルＭＯＳトランジスタ４４、４５の電位は、−Ｖｃｃ１〜２・Ｖｃｃ１の間でブートされる。
【００７７】
上記のように、非動作状態においてキャパシタ素子４８、４９の電極間電位差を固定しておくことで、レベルシフト回路の動作信頼性を向上できる。
【００７８】
上記のように、この発明の第１乃至第３の実施形態に係る半導体記憶装置であると、２本の電流経路を有し、一方の電流経路（図３において、Ｖｃｃ２からｎチャネルＭＯＳトランジスタ４０のソースに至る経路）の電位（ノードＢ１）を基に、他方の電流経路（Ｖｃｃ２からｎチャネルＭＯＳトランジスタ４１のソースに至る経路）に電流を流して電圧（ノードＣ１）を得るレベルシフト回路において、入力信号がアサートされた際に、一方の電流経路を電源電位Ｖｃｃ２から分離して、且つ接地電位に接続している。従って、一方の電流経路の電位（ノードＢ１）が速やかに決定する。その結果、他方の電流経路の電位（ノードＣ１）も速やかに決定する。そして、上記構成のレベルシフト回路に、ロウアドレスデコード信号及びカラムアドレスデコード信号を入力し、電圧レベルを変換した信号を、ビット線、セレクトゲート線、及びワード線に供給している。従って、フラッシュメモリの動作速度を向上できる。
【００７９】
なお、上記第１乃至第３の実施形態では、カラムデコーダ１３及び第２ロウデコーダ１７が、カラムアドレス信号ＣＡ０〜ＣＡｉ及びロウアドレス信号ＲＡ０〜ＲＡｊをデコードした後、その電圧レベルをＶｃｃ１からＶｃｃ２に変換する場合を例に挙げて説明した。しかし、第１ロウデコーダ１６と同様に、先にカラムアドレス信号ＣＡ０〜ＣＡｉ及びロウアドレス信号ＲＡ０〜ＲＡｊの電圧レベルをＶｃｃ１からＶｃｃ２に変換しても良い。図１３は、上記第１乃至第３の実施形態の第１変形例に係るフラッシュメモリの、特にカラムデコーダ１３及び第２ロウデコーダ１７の回路図である。
【００８０】
図示するように、カラムデコーダ１３及び第２ロウデコーダ１７の構成は、図２で説明したカラムアドレスデコード回路２０及びロウアドレスデコード回路２６とほぼ同様である。カラムデコーダ１３及び第２ロウデコーダ１７は、電源電圧Ｖｃｃ２で動作する。そして、カラムデコーダ１３は、（ｉ＋１）ビットのカラムアドレス信号ＣＡ０〜ＣＡｉをデコードしてカラムアドレスデコード信号を得る。このカラムアドレスデコード信号が、カラム選択線ＣＳＬ０〜ＣＳＬｎに与えられる。
【００８１】
なお、カラムデコーダ１３に入力されるカラムアドレス信号及び第２ロウデコーダ１７に入力されるロウアドレス信号の電位は、Ｖｃｃ１レベルからＶｃｃ２レベルに変換されている。カラムアドレス信号ＣＡ０〜ＣＡｉ及びロウアドレス信号ＲＡ０〜ＲＡｊの電位を変換するのが、電圧変換回路６０、６１である。電圧変換回路６０、６１は、電源電圧Ｖｃｃ２で動作し、Ｖｃｃ１レベルのカラムアドレス信号ＣＡ０〜ＣＡｉ及びロウアドレス信号ＲＡ０〜ＲＡｊをＶｃｃ２レベルに変換する。電圧変換回路６０は、カラムアドレス信号ＣＡ０〜ＣＡｉの各ビット（（ｉ＋１）ビット）毎に設けられたレベルシフト回路６２及びインバータ６３を有している。レベルシフト回路６２は、カラムアドレス信号の電圧レベルをＶｃｃ１レベルからＶｃｃ２レベルに変換する。またインバータ６３は、レベルシフト回路６２の出力を反転する。そして、インバータ６３の出力がカラムデコーダ１３に与えられる。電圧変換回路６１は、ロウアドレス信号ＲＡ０〜ＲＡｊの各ビット（（ｊ＋１）ビット）毎に設けられたレベルシフト回路６４及びインバータ６５を有している。レベルシフト回路６４は、ロウアドレス信号の電圧レベルをＶｃｃ１レベルからＶｃｃ２レベルに変換する。またインバータ６５は、レベルシフト回路６４の出力を反転する。そして、インバータ６５の出力が第２ロウデコーダ１７に与えられる。
【００８２】
上記のように、カラムデコーダ１３及び第２ロウデコーダ１７は、まずカラムアドレス信号及びロウアドレス信号の電圧レベルをＶｃｃ１レベルからＶｃｃ２レベルに変換している。そしてその後にＶｃｃ２レベルのカラムアドレス信号及びロウアドレス信号をデコードしても良い。
【００８３】
更に、上記第１乃至第３の実施形態に係るフラッシュメモリのメモリセルアレイにおいては、階層ビット線方式を採用しても良い。図１４は、第１乃至第３の実施形態の第２変形例に係るフラッシュメモリのブロック図である。
【００８４】
図示するように、メモリセルアレイ１１は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、メモリセルブロックＢＬＫ毎に設けられたセレクタＳＥＬ、及びＭＯＳトランジスタ６６を有している。なお、図１４では（２×２）個のメモリセルブロックＢＬＫのみを示しているが、この数は特に限定されるものではない。
【００８５】
各々のメモリセルブロックには、（４×２）個のメモリセルＭＣが含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図１では４個であるが、この数も一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。そして、２列のメモリセルのメモリセルトランジスタＭＴのドレイン領域は、２本のローカルビット線ＬＢＬ０、ＬＢＬ１にそれぞれ接続されている。ローカルビット線ＬＢＬ０、ＬＢＬ１の一端はセレクタＳＥＬに接続され、他端はＭＯＳトランジスタ７１の電流経路を介して、第１ロウデコーダ１６に接続されている。
【００８６】
次にセレクタＳＥＬの構成について説明する。セレクタＳＥＬの各々は、直列接続された４つのＭＯＳトランジスタ６７〜７０を備えている。すなわち、ＭＯＳトランジスタ６７の電流経路の一端がＭＯＳトランジスタ６８の電流経路の一端に接続され、ＭＯＳトランジスタ６８の電流経路の他端がＭＯＳトランジスタ６９の電流経路の一端に接続され、ＭＯＳトランジスタ６９の電流経路の他端がＭＯＳトランジスタ７０の電流経路の一端に接続されている。ＭＯＳトランジスタ６７、７０のゲートは、第１ロウデコーダ１６に接続され、ＭＯＳトランジスタ６８、６９のゲートは、カラムデコーダ１３に接続されている。そして、ＭＯＳトランジスタ６７とＭＯＳトランジスタ６８との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０が接続され、ＭＯＳトランジスタ６９とＭＯＳトランジスタ７０との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ１が接続されている。更に、セレクタＳＥＬのＭＯＳトランジスタ６７、７０の他端は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ６７またはＭＯＳトランジスタ７０の電流経路の他端を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）の一端は、書き込み用グローバルビット線毎に設けられた書き込み回路１５に接続されている。また、ＭＯＳトランジスタ６８とＭＯＳトランジスタ６９の接続ノードには、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）が接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬにおけるＭＯＳトランジスタ６８とＭＯＳトランジスタ６９との接続ノードを共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）の一端は、それぞれＭＯＳトランジスタ６６の電流経路を介してセンスアンプ１４に接続されている。各ＭＯＳトランジスタ６６のゲートは共通接続され、第１ロウデコーダ１６に接続されている。
【００８７】
第１ロウデコーダ１６は、書き込み時において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択し、選択したワード線に電圧を供給する。また、セレクタＳＥＬ内のＭＯＳトランジスタ６７、７０のゲートに電圧を供給する。更に、ＭＯＳトランジスタ７１のゲート、及びローカルビット線の共通接続ノードに電圧を供給する。
【００８８】
カラムデコーダ１３は、読み出し時において、セレクタＳＥＬ内のＭＯＳトランジスタ６８、６９のいずれかを選択し、選択したＭＯＳトランジスタのゲートに電圧を供給する。
【００８９】
上記のように、階層ビット線構造を採用することで、フラッシュメモリの動作速度を向上できる。そして、本構成におけるカラムデコーダ１３及び第１、第２ロウデコーダ１６、１７においても、この発明の第１乃至第３の実施形態で説明した構成を用いることが出来る。
【００９０】
また、上記第１乃至第３の実施形態では、選択トランジスタＳＴとメモリセルトランジスタＭＴの２つのトランジスタを含むメモリセルを有するフラッシュメモリの場合を例に挙げて説明した。しかし、上記実施形態は、ＮＡＮＤ型フラッシュメモリに適用することも出来る。図１５は、第１乃至第３の実施形態の第３変形例に係るフラッシュメモリのブロック図であり、ＮＡＮＤ型フラッシュメモリについて示している。
【００９１】
図示するように、メモリセルアレイ１１は、複数のＮＡＮＤセルを備えている。ＮＡＮＤセルは、２つの選択トランジスタＳＴ１、ＳＴ２と、複数個のメモリセルトランジスタＭＴを有している。図１５では、８個のメモリセルトランジスタの場合を例に挙げて説明したが、その数は１６個や３２個でも良く、限定されるものではない。複数個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。そして、同一列にある選択トランジスタＳＴ１のドレイン領域がビット線に共通接続され、選択トランジスタＳＴ２のソース領域がソース線に接続されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２は、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを有している。積層ゲートは、ゲート絶縁膜上に形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んでいる。そして、メモリセルトランジスタＭＴにおいては、フローティングゲートはトランジスタ毎に分離され、選択トランジスタＳＴ１、ＳＴ２においては、ワード線方向で隣接するもの同士で共通接続されている。また選択トランジスタＳＴ１、ＳＴ２においては、フローティングゲートと制御ゲートとが電気的に接続されている。そして、同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線に共通接続され、同一行にある選択トランジスタＳＴ１、ＳＴ２の制御ゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。その他の構成は、上記第１乃至第３の実施形態と同様である。
【００９２】
上記のようなＮＡＮＤ型フラッシュメモリの場合であっても、上記第１乃至第３の実施形態が適用可能である。すなわち、カラムデコーダ１３及び第１、第２ロウデコーダ１６、１７に含まれるレベルシフト回路を、図３、図７、図９乃至図１１に示す構成にすることが出来る。
【００９３】
更に、上記実施形態は、２つの選択トランジスタＳＴ１、ＳＴ２、及び１つのメモリセルトランジスタＭＴの３つのトランジスタを含むメモリセルを有するフラッシュメモリの場合にも適用できる。図１６は、第１乃至第３の実施形態の第４変形例に係るフラッシュメモリのブロック図である。
【００９４】
図示するように、メモリセルアレイ１１は、マトリクス状に配置された複数のメモリセルＭＣを備えている。メモリセルは、２つの選択トランジスタＳＴ１、ＳＴ２及び１つのメモリセルトランジスタＭＴを有している。そして、３つのトランジスタは、２つの選択トランジスタＳＴ１、ＳＴ２が、メモリセルトランジスタＭＴを挟むようにして、直列接続されている。同一列にある選択トランジスタＳＴ１のドレイン領域はビット線に共通接続され、選択トランジスタＳＴ２のソース領域はソース線に接続されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２は、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを有している。積層ゲートは、ゲート絶縁膜上に形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んでいる。そして、メモリセルトランジスタＭＴにおいては、フローティングゲートはトランジスタ毎に分離され、選択トランジスタＳＴ１、ＳＴ２においては、ワード線方向で隣接するもの同士で共通接続されている。また選択トランジスタＳＴ１、ＳＴ２においては、フローティングゲートと制御ゲートとが電気的に接続されている。同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線に共通接続され、同一行にある選択トランジスタＳＴ１、ＳＴ２の制御ゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。その他の構成は、上記第１乃至第３の実施形態と同様である。
【００９５】
上記のようなフラッシュメモリの場合であっても、上記第１乃至第３の実施形態が適用可能である。すなわち、カラムデコーダ１３及び第１、第２ロウデコーダ１６、１７に含まれるレベルシフト回路を、図３、図７、図９乃至図１１に示す構成にすることが出来る。
【００９６】
更に、上記実施形態は、ＮＯＲ型フラッシュメモリの場合にも適用できる。図１７は、第１乃至第３の実施形態の第５変形例に係るフラッシュメモリのブロック図であり、ＮＯＲ型フラッシュメモリについて示している。
【００９７】
図示するように、メモリセルアレイ１１は、マトリクス状に配置された複数のメモリセルトランジスタＭＴを備えている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを有している。積層ゲートは、ゲート絶縁膜上に形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んでいる。そして、フローティングゲートはトランジスタ毎に分離されている。同一列にあるメモリセルトランジスタＭＴのドレイン領域はビット線に共通接続されている。また同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線に共通接続されている。なお、ソースはソース線に接続されている。その他の構成は、上記第１乃至第３の実施形態とほぼ同様である。
【００９８】
上記のようなＮＯＲ型フラッシュメモリの場合であっても、上記第１乃至第３の実施形態が適用可能である。すなわち、カラムデコーダ１３及び第１ロウデコーダ１６に含まれるレベルシフト回路を、図３、図７、図９乃至図１１に示す構成にすることが出来る。
【００９９】
更に、上記実施形態はフラッシュメモリだけでなく、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にも適用出来る。図１８は、第１乃至第３の実施形態の第６変形例に係る半導体記憶装置のブロック図であり、ＤＲＡＭについて示している。
【０１００】
図示するように、メモリセルアレイ１１は、千鳥状に配置された複数のメモリセルＭＣを備えている。メモリセルＭＣは、セルトランジスタＣＴ及びセルキャパシタＣＣを有している。セルキャパシタＣＣは、一方電極が接地され、他方電極がセルトランジスタＣＴのソースに接続されている。そして、同一行にあるセルトランジスタＣＴのゲートが、ワード線に共通接続されている。その他の構成は、上記第１乃至第３の実施形態とほぼ同様である。
【０１０１】
上記のようなＤＲＡＭの場合であっても、上記第１乃至第３の実施形態が適用可能である。すなわち、カラムデコーダ１３及び第１ロウデコーダ１６に含まれるレベルシフト回路を、図３、図７、図９乃至図１１に示す構成にすることが出来る。
【０１０２】
また、上記第１乃至第３の実施形態は、システムＬＳＩにも適用できる。図１９は、第１乃至第３の実施形態の第７変形例に係るシステムＬＳＩのブロック図である。
【０１０３】
図示するように、システムＬＳＩ８０は、ロジック回路領域とメモリ領域とを有している。そして、ロジック回路領域には例えばＣＰＵ８１が設けられている。またメモリ領域には、上記第１乃至第３の実施形態で説明したフラッシュメモリ１０、図１６を用いて説明した、３つのＭＯＳトランジスタを含むフラッシュメモリ８２、及び図１５を用いて説明したＮＡＮＤ型フラッシュメモリ８３が設けられている。フラッシュメモリ１０のメモリセルは、セルの直列トランジスタの数が２個である。従って、メモリセルの電流駆動能力が他のメモリセルより大きい。そのため、フラッシュメモリ１０は、高速の読出し用途に向いている。図１９に示すようにＣＰＵ８１と同一チップに搭載した場合は、フラッシュメモリ１０をＣＰＵ８１のファームウェアなどを格納するＲＯＭとして使う事ができる。フラッシュメモリ１０の動作速度が速いため、ＣＰＵ８１がＲＡＭなどを介さずに、データを直接読み出す事が出来るようになるため、ＲＡＭなどが不要になり、システムＬＳＩの動作速度を向上できる。また、フラッシュメモリ１０は、フラッシュメモリ８２及びＮＡＮＤ型フラッシュメモリ８３と、同一の製造工程で形成出来る。例えば、不純物拡散層を形成するためのイオン注入工程や、ゲート電極及び金属配線層のパターニング工程等を、３つのフラッシュメモリについて同時に行うことが出来る。この場合、例えば不純物拡散層は、各メモリ間で同一の濃度を有することになる。このように、ＬＳＩに設けられる３つのフラッシュメモリを同一工程で形成できる結果、ＬＳＩの製造を簡略化出来る。
【０１０４】
なお、例えばロジック回路領域では、ＣＰＵ８１をＳＯＩ基板上に形成し、メモリ領域では、各メモリ１０、８２、８３をバルクのシリコン基板上に形成しても良い。
【０１０５】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０１０６】
【発明の効果】
以上説明したように、この発明によれば、製造工程を簡略化出来る半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るフラッシュメモリの一部領域の回路図。
【図３】この発明の第１の実施形態に係るフラッシュメモリの備えるレベルシフト回路の回路図。
【図４】図３に示すレベルシフト回路における、各種信号のタイムチャート。
【図５】レベルシフト回路の回路図。
【図６】図５に示すレベルシフト回路における、各種信号のタイムチャート。
【図７】この発明の第２の実施形態に係るフラッシュメモリの備えるレベルシフト回路の回路図。
【図８】この発明の第２の実施形態の変形例に係るフラッシュメモリの備えるレベルシフト回路の回路図。
【図９】この発明の第３の実施形態に係るフラッシュメモリの備えるレベルシフト回路の回路図。
【図１０】この発明の第３の実施形態の第１変形例に係るフラッシュメモリの備えるレベルシフト回路の回路図。
【図１１】この発明の第３の実施形態の第２変形例に係るフラッシュメモリの備えるレベルシフト回路の回路図。
【図１２】クロックドインバータの回路図。
【図１３】この発明の第１乃至第３の実施形態の第１変形例に係るフラッシュメモリの備えるロウデコーダ及びカラムデコーダの回路図。
【図１４】この発明の第１乃至第３の実施形態の第２変形例に係るフラッシュメモリのブロック図。
【図１５】この発明の第１乃至第３の実施形態の第３変形例に係るフラッシュメモリのブロック図。
【図１６】この発明の第１乃至第３の実施形態の第４変形例に係るフラッシュメモリのブロック図。
【図１７】この発明の第１乃至第３の実施形態の第５変形例に係るフラッシュメモリのブロック図。
【図１８】この発明の第１乃至第３の実施形態の第６変形例に係るＤＲＡＭのブロック図。
【図１９】この発明の第１乃至第３の実施形態の第７変形例に係るフラッシュメモリを備えるシステムＬＳＩのブロック図。
【符号の説明】
１０、８２、８３…フラッシュメモリ、１１…メモリセルアレイ、１２…カラムセレクタ、１３…カラムデコーダ、１４…センスアンプ、１５…書き込み回路、１６、１７…ロウデコーダ、１８…ソース線ドライバ、１９、２１、２７、６０、６１…電圧変換回路、２０…カラムアドレスデコード回路、２２、２８、３２…ＮＡＮＤゲート、２３、２５、２９、３１、３３、３５、４６、４７、５１、５２、５５、６３、６５…インバータ、２４、３０、３４、６２、６４…レベルシフト回路、２６…ロウアドレスデコード回路、４０、４１、５３、５４、６６〜７１、９２、９３…ｎチャネルＭＯＳトランジスタ、４２〜４５、９０、９１…ｐチャネルＭＯＳトランジスタ、４９…キャパシタ素子、５０…遅延回路、５６、５７…クロックドインバータ、８０…システムＬＳＩ、８１…ＣＰＵ
Claims (11)
- 第１半導体層と、前記第１半導体層上にゲート間絶縁膜を介在して形成された第２半導体層とを含む積層ゲートを備える第１ＭＯＳトランジスタを有するメモリセルがマトリクス状に配置されたメモリセルアレイと、
同一列にある前記第１ＭＯＳトランジスタの前記電流経路の一端を電気的に共通接続するビット線と、
同一行にある前記第１ＭＯＳトランジスタの第２半導体層を共通接続する第１ワード線と、
前記ビット線のいずれかを選択するカラムセレクタと、
前記カラムセレクタを制御するカラムデコーダと、
前記第１ワード線のいずれかを選択する第１ロウデコーダと
を具備し、前記カラムデコーダと前記第１ロウデコーダの少なくとも一方は、電源電位に電気的に接続された電流経路の一端を有する第２、第３ＭＯＳトランジスタと、
ゲートにアドレス信号に関連した入力信号が入力され、電流経路の一端が前記第２ＭＯＳトランジスタの電流経路の他端及び前記第３ＭＯＳトランジスタのゲートに接続され、電流経路の他端が接地電位に電気的に接続された第４ＭＯＳトランジスタと、
ゲートに前記入力信号の反転信号が入力され、電流経路の一端が前記第３ＭＯＳトランジスタの電流経路の他端及び前記第２ＭＯＳトランジスタのゲートに接続され、電流経路の他端が接地電位に電気的に接続され、前記電流経路の一端が前記ビット線または前記第１ワード線に電気的に接続された第５ＭＯＳトランジスタと、
前記入力信号に応答して、前記第２、第３ＭＯＳトランジスタへの前記電源電位の供給を制御する第１スイッチ素子とを含むレベルシフト回路を備える
ことを特徴とする半導体記憶装置。 - 前記第１スイッチ素子は、電流経路の一端が前記電源電位に接続され、電流経路の他端が前記第２ＭＯＳトランジスタの前記電流経路の一端に接続され、ゲートに前記入力信号が入力された第６ＭＯＳトランジスタと、
電流経路の一端が前記電源電位に接続され、電流経路の他端が前記第３ＭＯＳトランジスタの前記電流経路の一端に接続され、ゲートに前記入力信号の反転信号が入力された第７ＭＯＳトランジスタとを含む
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記レベルシフト回路は、前記入力信号が入力される一方電極を有する第１キャパシタ素子と、
前記入力信号の反転信号が入力される一方電極を有する第２キャパシタ素子とを更に備え、前記スイッチ素子は、前記第１、第２キャパシタ素子の他方電極における電位に応じて、前記第２、第３ＭＯＳトランジスタへの前記電源電位の供給を制御する
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記第１スイッチ素子は、電流経路の一端が前記電源電位に接続され、電流経路の他端が前記第２ＭＯＳトランジスタの前記電流経路の一端に接続され、ゲートが前記第１キャパシタ素子の他方電極に接続された第６ＭＯＳトランジスタと、
電流経路の一端が前記電源電位に接続され、電流経路の他端が前記第３ＭＯＳトランジスタの前記電流経路の一端に接続され、ゲートが前記第２キャパシタ素子の他方電極に接続された第７ＭＯＳトランジスタとを含む
ことを特徴とする請求項３記載の半導体記憶装置。 - 前記レベルシフト回路は、該レベルシフト回路を動作状態にするためのイネーブル信号がアサートされている際に、前記第４、第５ＭＯＳトランジスタの電流経路の他端を接地電位に接続する第２スイッチ素子と、
前記イネーブル信号がネゲートされている際に、前記第４ＭＯＳトランジスタの電流経路の一端を接地電位に接続する第３スイッチ素子と
を更に備えることを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。 - 前記第１スイッチ素子は、前記入力信号によって前記第４、第５ＭＯＳトランジスタがそれぞれオン状態、オフ状態とされている際、前記第２ＭＯＳトランジスタと前記電源電位との間を非接続とし、前記第３ＭＯＳトランジスタと前記電源電位との間を接続する
ことを特徴とする請求項１乃至５いずれか１項記載の半導体記憶装置。 - 前記カラムデコーダと前記第１ロウデコーダの少なくとも一方は、前記アドレス信号をデコードして第１の電圧レベルを有するアドレスデコード信号を得るデコーダ回路を更に備え、
前記レベルシフト回路に入力される前記入力信号は前記アドレスデコード信号であって、前記レベルシフト回路は、前記アドレスデコード信号を、前記第１の電圧レベルと異なる第２の電圧レベルに変換する
ことを特徴とする請求項１乃至６いずれか１項記載の半導体記憶装置。 - 前記レベルシフト回路に入力される前記入力信号は、第１の電圧レベルを有する前記アドレス信号であって、前記レベルシフト回路は、前記アドレス信号を、前記第１のレベルと異なる第２の電圧レベルに変換し、
前記カラムデコーダと前記第１ロウデコーダの少なくとも一方は、前記第２の電圧レベルに変換された前記アドレス信号をデコードしてアドレスデコード信号を得るデコーダ回路を更に備える
ことを特徴とする請求項１乃至６いずれか１項記載の半導体記憶装置。 - 前記メモリセルは、第３半導体層と、前記第３半導体層上に前記ゲート間絶縁膜を介在して形成された第４半導体層とを含む積層ゲートを備え、電流経路の一端が前記第１ＭＯＳトランジスタの電流経路の一端に接続された第８ＭＯＳトランジスタを更に含み、
前記第１ＭＯＳトランジスタの前記電流経路の他端を共通接続するソース線と、
同一行にある前記メモリセルの前記第８ＭＯＳトランジスタの前記第４半導体層を共通接続する第２ワード線と、
前記第２ワード線のいずれかを選択する第２ロウデコーダと
を更に備え、前記ビット線は、前記第８ＭＯＳトランジスタの電流経路の他端に接続され、前記第１ＭＯＳトランジスタの前記第１、第２半導体層は電気的に接続されている
ことを特徴とする請求項１乃至８いずれか１項記載の半導体記憶装置。 - 前記メモリセルは、第３半導体層と、前記第３半導体層上に前記ゲート間絶縁膜を介在して形成された第４半導体層とを含む積層ゲートを備え、電流経路の一端が前記第１ＭＯＳトランジスタの電流経路の一端に接続された第８ＭＯＳトランジスタと、
第５半導体層と、前記第５半導体層上に前記ゲート間絶縁膜を介在して形成された第６半導体層とを含む積層ゲートを備え、電流経路の一端が前記第８ＭＯＳトランジスタの電流経路の他端に接続された第９ＭＯＳトランジスタと
を更に含み、
前記第１ＭＯＳトランジスタの前記電流経路の他端を共通接続するソース線と、
同一行にある前記第８ＭＯＳトランジスタの前記第４半導体層を共通接続する第２ワード線と、
同一行にある前記第９ＭＯＳトランジスタの前記第６半導体層を共通接続する第３ワード線と、
前記第２ワード線のいずれかを選択する第２ロウデコーダと
を更に備え、前記第１ロウデコーダは、更に前記第３ワード線のいずれかを選択肢、前記ビット線は前記第９ＭＯＳトランジスタの電流経路の他端に接続され、前記第１ＭＯＳトランジスタの前記第１、第２半導体層は電気的に接続され、前記第９ＭＯＳトランジスタの前記第５、第６半導体層は電気的に接続されている
ことを特徴とする請求項１乃至８いずれか１項記載の半導体記憶装置。 - 前記メモリセルは、第３半導体層と、前記第３半導体層上に前記ゲート間絶縁膜を介在して形成された第４半導体層とを含む積層ゲートを備える第８ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタの電流経路の一端と前記第８ＭＯＳトランジスタの電流経路の一端との間に直列接続され、第５半導体層と、前記第５半導体層上に前記ゲート間絶縁膜を介在して形成された第６半導体層とを含む積層ゲートを備える複数の第９ＭＯＳトランジスタと
を更に含み、
前記第１ＭＯＳトランジスタの前記電流経路の他端を共通接続するソース線と、
同一行にある前記第８ＭＯＳトランジスタの前記第４半導体層を共通接続する第２ワード線と、
同一行にある前記第９ＭＯＳトランジスタの前記第６半導体層を共通接続する第３ワード線と、
前記第３ワード線のいずれかを選択する第２ロウデコーダと
を更に備え、前記第１ロウデコーダは、更に前記第２ワード線のいずれかを選択し、前記ビット線は前記第８ＭＯＳトランジスタの電流経路の他端に接続され、前記第１ＭＯＳトランジスタの前記第１、第２半導体層は電気的に接続され、前記第８ＭＯＳトランジスタの前記第３、第４半導体層は電気的に接続されている
ことを特徴とする請求項１乃至８いずれか１項記載の半導体記憶装置。
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