JP2004530334A - フラクショナル補償法（ｆｒａｃｔｉｏｎａｌｃｏｍｐｅｎｓａｔｉｏｎｍｅｔｈｏｄ）を使用するフラクショナルｎ周波数シンセサイザ（ｆｒａｃｔｉｏｎａｌ−ｎｆｒｅｑｕｅｎｃｙｓｙｎｔｈｅｓｉｚｅｒ） - Google Patents
フラクショナル補償法（ｆｒａｃｔｉｏｎａｌｃｏｍｐｅｎｓａｔｉｏｎｍｅｔｈｏｄ）を使用するフラクショナルｎ周波数シンセサイザ（ｆｒａｃｔｉｏｎａｌ−ｎｆｒｅｑｕｅｎｃｙｓｙｎｔｈｅｓｉｚｅｒ） Download PDFInfo
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Abstract
位相ロックループ（ＰＬＬ）周波数シンセサイザ（図３）は、フラクショナルスプリアス補償回路を組み込んでいる。このフラクショナルスプリアス補償回路により、チャージポンプが動作しているときにチャージポンプリップルを動的に補償することができる。これは、プログラマブル分周器（３３６）、２つの位相検出器（３１４および３２４）を利用することができ、これらはそれぞれチャージポンプ段ポンプを使用する。フラクショナルアキュムレータ段（３４０）により、位相比較時に動作するチャージポンプの個数が決まる。ＰＬＬ周波数シンセサイザを使用することにより、補償電流トリミングが不要になる。さらに、フラクショナル補償は動的に行われ、環境変化の影響を受けにくい。位相ロックループ（ＰＬＬ）フラクショナルＮ型周波数シンセサイザに、サンプル＆ホールド回路を組み込むことができる。この周波数シンセサイザでは、ループフィルタが必要なくなるため回路サイズを縮小できる。シンセサイザまたはフラクショナルＮ型ＰＬＬでは、分周器およびサンプル＆ホールド回路に結合された少なくとも２つの位相検出器を使用することができる。ロック検出回路は、最初に、サンプル＆ホールド回路の基準電圧を決定することができる。
Description
【技術分野】
【０００１】
本発明の装置および方法は、基準周波数のフラクショナル分解能（ｆｒａｃｔｉｏｎａｌ ｒｅｓｏｌｕｔｉｏｎ ｏｆ ａ ｒｅｆｅｒｅｎｃｅ ｆｒｅｑｕｅｎｃｙ）を必要とするシステム、特に、現代的な無線または有線通信システムで使用されるサンプル＆ホールド型の（ｓａｍｐｌｅ ａｎｄ ｈｏｌｄ ｔｙｐｅ）フラクショナルＮシンセサイザをはじめとするＰＬＬベースの周波数シンセサイザ（ＰＬＬ−ｂａｓｅｄ ｆｒｅｑｕｅｎｃｙ ｓｙｎｔｈｅｓｉｚｅｒ）に関係するシステムに使用することができる。
【背景技術】
【０００２】
周波数シンセサイザは、通常、受信機と送信機の両方において目的の出力を得るために現代的無線通信システムで使用される。さまざまな位相ロックループ（ＰＬＬ）ベースの周波数シンセサイザがあるが、その中でも、フラクショナルＮ周波数シンセサイザは、チャネル間隔が小さい通信システムに適している。フラクショナルＮアーキテクチャでは、基準周波数ＦREFの分数部分である周波数分解能（ｆｒｅｑｕｅｎｃｙ ｒｅｓｏｌｕｔｉｏｎ）を可能とし、Ｆを基準周波数に関するデバイスのフラクショナル分解能として、出力周波数信号ＦOUTと基準周波数ＦREFの関係は、関係式ＦOUT＝ＦREF（Ｎ＋Ｋ／Ｆ）により定められる。フラクショナルＮアーキテクチャの手法では、整数ではなく分数である分周器を生成する必要がある。これは、ループ内の分周器を値ＮとＮ＋１との間で動的に変化させることにより実行される。Ｆ個のサイクルからＮ＋１による除算をＫ回実行し、Ｎによる除算をＦ−Ｋ回実行すると、平均除算比はＮ＋Ｋ／Ｆとなる。
【０００３】
フラクショナルＮアーキテクチャの利点は、基準周波数ＦREFがチャネル間隔の制約を受けず、ループ帯域幅を増大することができるという点である。したがって、位相雑音が低減され、ロック時間が短縮する。しかし、少数の切り換えにより、構成された出力周波数信号ＦOUT内にスプリアス信号が発生する。これらのサブハーモニックスプリアス（ｓｕｂｈａｒｍｏｎｉｃ ｓｐｕｒｓ）は、フラクショナルスプリアス（ｆｒａｃｔｉｏｎａｌ ｓｐｕｒｓ）とも呼ばれ、何らかの最大許容可能限界値以下に保持しなければならない。
【０００４】
関連技術によるフラクショナル補償回路により、不要なスプリアス信号の低減を試みる。適切なフラクショナル補償（ｆｒａｃｔｉｏｎａｌ ｃｏｍｐｅｎｓａｔｉｏｎ）に対して、補償パルス（ｃｏｍｐｅｎｓａｔｉｏｎ ｐｕｌｓｅ）の面積は主チャージポンプのフラクショナルＮリップル（ｍａｉｎ ｃｈａｒｇｅ ｐｕｍｐ ｆｒａｃｔｉｏｎａｌ−Ｎ ｒｉｐｐｌｅ）の面積に等しくなければならない。しかし、ある関連技術によるフラクショナル補償回路では、補償電流の大きさは静的に固定されている。したがって、スプリアス信号のキャンセルは時間、プロセス、および温度によるスプリアス信号の動的な変化に追随することができない。
【０００５】
通常、フラクショナルＮ合成器と呼ばれる、他の関連技術によるフラクショナル補償回路では、シグマ−デルタ（ΣΔ）変調器を使用することにより、分周比を制御する。モジュラス除算器（ｍｏｄｕｌｕｓ ｄｉｖｉｄｅｒ）が、ΣΔ変調器から出力信号を受信する。フラクショナルスプリアス周波数または位相雑音は、シグマ−デルタ変調器の動作により周波数スペクトル全体にわたって分配される。しかし、絶対雑音レベルは、許容レベルを超えることがある。スペクトル純度を低下させない、より堅牢で信頼性の高いフラクショナル補償方式が必要である。
【０００６】
現代の無線通信システムで使用される周波数シンセサイザでは、位相ロックループ（ＰＬＬ）を使用するのがふつうである。ＰＬＬは、通常、電圧制御発振器（ＶＣＯ）、位相検出器（ＰＤ）、およびループフィルタ（ＬＦ）を備える。ＰＬＬを単一の集積回路に組み込む場合、ループフィルタ（ＬＦ）内に必要な容量は多くの場合、ほぼ数マイクロファラッドであるため、ＰＬＬの安定化に使用される大きなＬＦキャパシタが回路チップ面積の大半を占有する。最近の無線システムでは受信機および送信機（ＰＬＬを含む）全体の単一チップへの集積化を試みているので、ＬＦキャパシタの必要容量が重要な問題である。
【０００７】
ＬＦ容量を低減する１つの関連技術によるアプローチでは、サンプル＆ホールド回路を位相検出器または比較器として使用する。サンプル＆ホールド回路内のキャパシタは、通常のループフィルタ内の容量に比べてかなり小さい。サンプル＆ホールド位相検出器の利点としては他に、出力に入力周波数の高周波高調波が含まれないという点があげられる。位相が一定の場合、出力電圧も一定である。したがって、サンプル＆ホールドＰＤは、周波数シンセサイザに適用可能である。
【０００８】
大容量のＬＦキャパシタを必要としないサンプル＆ホールド大型ＰＬＬ周波数シンセサイザを開示している。（例えば、特許文献１参照）特許文献１のサンプル＆ホールドＰＬＬ周波数シンセサイザでは、整数Ｎアーキテクチャを使用して、基準周波数の整数倍数である出力周波数を発生する。しかし、整数Ｎアーキテクチャでは、入力基準周波数がチャネル間隔に等しくなければならないため、ループ帯域幅は制限される。したがって、発振器の位相雑音はループの帯域幅内でのみ低減されるので、至近距離の位相雑音も制限される。整数Ｎアーキテクチャの欠点は、ＰＬＬのロック時間はループ帯域幅にも依存するためロック時間が長いことである。
【０００９】
ループ帯域幅を広げるために、フラクショナルＮアーキテクチャが周波数シンセサイザに使用されてきた。図１は、サンプル＆ホールド回路を使用する関連技術の周波数シンセサイザを示している。図１に示されているように、基準周波数分周器１０４は、入力基準周波数１０２を分周し、分周された基準信号１０６を出力する。位相検出器（ＰＤ）１１０は、分周された基準信号１０６および整数分周器１２８の出力１０８を受信し、その比較に応答する出力信号１１２を発生する。サンプル＆ホールド回路１１４は、ＰＤ１１０の出力１１２を受信する。電圧制御発振器１１８は、サンプル＆ホールド回路１１４の出力１１６を受信する。電圧制御発振器１１８の出力１２０は、周波数合成器回路の出力信号ＦOUTであり、さらに整数分周器１２８に入力される。
【００１０】
動作中、ＶＣＯ出力信号１２０は、整数分周器１２８においてＮで除算され、基準分周器１０４からの分周された基準信号１０６と比較される。位相検出器ＰＤおよびサンプル＆ホールド回路１３０は、検出された位相差に依存する制御信号を発生する。制御信号は、電圧制御発振器（ＶＣＯ）に印加され、出力周波数ＦOUTを発生する。
【００１１】
図２ａは、関連技術の位相検出器およびサンプル＆ホールド回路１３０の図である。図２ａに示されているように、チャージポンプ２０６は位相検出器２０２の出力２０４を受け取る。チャージポンプ２０６の出力２１４は、第１のノードｎ１のところでノードサンプル＆ホールド回路１１４に入る。サンプル＆ホールド回路１１４では、基準電圧ＶREF ２１０は第１のスイッチ２１２を通じて第１のノードｎ１に接続されている。サンプルキャパシタ２２０は、グラウンド基準電圧２２２と第１のノードｎ１との間に接続される。第２のスイッチ２２４は、第１のノードｎ１と出力端子に２３４に接続されている第２のノードｎ２との間に接続される。ホールドキャパシタ２３０は、グラウンド基準電圧と第２のノードｎ２との間に接続されている。サンプルキャパシタ２２０およびホールドキャパシタ２３０の容量は、通常のループフィルタの容量よりはるかに小さい。位相検出器２０２で位相比較が実行される前に、スイッチＳＷ１が閉じられ、サンプルキャパシタが基準電圧ＶREFまで充電される。位相検出器２０２の後のチャージポンプ２０６は、位相比較の結果の検出された位相差に応じて基準電圧ＶREFからサンプルキャパシタ２２０の電圧を増減する。位相比較が完了すると、サンプルキャパシタ２２０内の電荷が第２のスイッチＳＷ２を介してホールドキャパシタに２３０に移動される。
【００１２】
図２ｂは、関連技術のサンプル＆ホールド型整数Ｎ周波数シンセサイザのロック状態のタイミング図である。図２ｂに示されているように、位相が通常のループフィルタ型ＰＬＬ内で揃ったときに、基準周波数信号と分周器出力（つまり、分周されたＶＣＯ出力）との間に関係が存在し、一定の位相差Ｔとなる。したがって、サンプル＆ホールド型ＰＬＬは、入力基準信号とＶＣＯ出力との間で位相が揃っていなければならない場合にクロックまたはデータリカバリとして応用するのに適当でない。位相検出器出力およびサンプルキャパシタの電圧も図２ｂに示されている。しかし、整数Ｎ周波数シンセサイザでは、位相整合は必要条件ではなく、サンプル＆ホールド型ＰＬＬは、位相雑音特性が満たされている限り適用可能である。図２ｂに示されているように、基準周波数信号の位相は分周器出力の位相よりも時間Ｔだけ進んでおり、位相検出器は位相比較毎にＵＰ（ＨＩＧＨ）信号を発生し、サンプルキャパシタ（Ｖｓａｍｐｌｅ）の電圧を基準電圧（Ｖref）から一定の割合で上げる。したがって、ホールドキャパシタ（Ｖｈｏｌｄ）の電圧および電圧制御発振器の出力周波数は一定に保たれる。
【００１３】
しかし、前述のように、整数Ｎ周波数シンセサイザは、ループ帯域幅がフラクショナルＮ周波数シンセサイザに比べて狭い。ループ帯域幅をチャネル間隔よりも高くするために、フラクショナルＮ合成器は、アキュムレータによって制御される、可変モジュラスプログラマブル分周器（ｖａｒｉａｂｌｅ ｍｏｄｕｌｕｓ ｐｒｏｇｒａｍｍａｂｌｅ ｄｉｖｉｄｅｒ）を備える。アキュムレータは、可変モジュラスプログラマブル分周器の分周比を変化させ、目的のフラクショナル分解能比（ｆｒａｃｔｉｏｎａｌ ｄｉｖｉｓｉｏｎ ｒａｔｉｏ）を生成する。したがって、フラクショナルＮ周波数シンセサイザ内のＶＣＯの制御電圧は一定ではないが、制御電圧の時間平均値には意味がある。したがって、関連技術によるフラクショナルＮアーキテクチャでは、ループフィルタを置き換えるのにサンプル＆ホールド回路を使用することができない。
【００１４】
図２ｃは、関連技術のフラクショナルＮシンセサイザ内のサンプル＆ホールド回路の問題点および欠点を示しているタイミング図である。図２ｃに示されているように、基準周波数および分周器出力は、図２ｂの位相検出器出力に示されているように一定の揃った位相差を持たない、位相検出器出力、サンプル＆ホールド回路の出力電圧、および分数アキュムレータの状態も示されている。図２ｃでは、フラクショナル比は、Ｎを除数として、３／８（Ｋ＝３ Ｎ＝８）と仮定されている。フラクショナルアキュムレータ（ｆｒａｃｔｉｏｎａｌ ａｃｃｕｍｕｌａｔｏｒ）の状態は、フラクショナル比に応じて変わる。したがって、基準周波数信号および位相検出器のＵＰパルスの幅に関する分周器出力の位相も変化する。サンプルキャパシタ（Ｖｓａｍｐｌｅ）の電圧変化量は、固定されておらず、ホールドキャパシタ（Ｖｈｏｌｄ）の電圧は、合成された周波数のスペクトル純度を低下させる分数リップルを示す。
【００１５】
上記の参照は、追加または他の詳細、特徴、および／または技術的背景の適切な教示に関して適切な限り本明細書に参照により組み込まれる。
【００１６】
【特許文献１】
米国特許第６１３７３７２号
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、少なくとも上記の問題点および／または欠点を解決し、少なくともこれ以降説明している利点を提示することである。
【００１８】
本発明の他の目的は、位相ロックループベースのフラクショナルＮシンセサイザを提示することである。
【００１９】
本発明の他の目的は、２つの位相検出器を組み込んだフラクショナル補償回路および方法を提示することである。
【００２０】
本発明の他の目的は、チャージポンプが動作しているときに必ず、フラクショナルスプリアスまたはチャージポンプリップルを動的に補正するフラクショナルスプリアス補償回路を組み込むことである。
【００２１】
本発明の他の目的は、複数の位相検出器を使用してスプリアス信号を動的にキャンセルする位相ロックループベースのフラクショナルＮシンセサイザおよび方法を提示することである。
【００２２】
本発明の他の目的は、複数の位相検出器の少なくとも１つの出力に対しさまざまな長さの遅延を生じさせ、フラクショナルスプリアスを低減する位相ロックループベースのフラクショナルＮシンセサイザを提示することである。
【００２３】
本発明の他の目的は、Ｎ個のチャージポンプからなるチャージポンプ段を使用し、位相比較時に動作するチャージポンプの個数Ｎがフラクショナルアキュムレータ段によって決定されるようなフラクショナル補償回路を提示することである。
【００２４】
本発明の他の目的は、ループフィルタ内にサンプル＆ホールド回路を組み込むフラクショナル補償回路および方法を提示することである。
【００２５】
本発明の他の目的は、複数の位相検出器を使用してスプリアス信号を動的にキャンセルし、サンプル＆ホールド回路を使用する位相ロックループベースのフラクショナルＮシンセサイザおよび方法を提示することである。
【００２６】
本発明の他の目的は、ループフィルタ内でサンプル＆ホールド回路に結合されているＮ個のチャージポンプからなるチャージポンプ段を使用し、位相比較時に動作するチャージポンプの個数Ｎがフラクショナルアキュムレータ段によって決定されるようなフラクショナル補償回路を提示することである。
【００２７】
本発明によるフラクショナルＮアーキテクチャおよび方法の利点は、基準周波数がチャネル間隔の制約を受けず、ループ帯域幅を増大することができるという点である。
【００２８】
本発明によるフラクショナルＮアーキテクチャおよび方法の他の利点は、サブハーモニックスプリアスまたはフラクショナルスプリアスを低く抑えられるという点である。
【００２９】
本発明によるフラクショナルＮアーキテクチャおよび方法の他の利点は、スプリアス信号キャンセルを動的に実行できるという点である。
【００３０】
本発明によるフラクショナルＮアーキテクチャおよび方法の他の利点は、補償電流のトリミングが必要なくなるという点である。
【００３１】
本発明によるフラクショナルＮアーキテクチャおよび方法の他の利点は、環境の変化に左右されにくいという点である。
【００３２】
本発明によるフラクショナルＮアーキテクチャおよび方法の他の利点は、回路サイズを小さくできるという点である。
【００３３】
本発明によるフラクショナルＮアーキテクチャおよび方法の他の利点は、大きなループフィルタキャパシタが必要なくなるという点である。
【００３４】
本発明によるフラクショナルＮアーキテクチャおよび方法の利点は、サンプル＆ホールド回路をＰＬＬ内に実装し安定した電圧を供給できるという点である。
【課題を解決するための手段】
【００３５】
上記の目的の全部または一部を本発明の目的に従って実施形態に示されまた広範に説明されているように達成するために、位相ロックループは、入力信号および第１の分周された信号を受け取り第１の比較信号を出力する第１の位相検出器、入力信号および第２の分周された信号を受け取り第２の比較信号を出力する第２の位相検出器、第１および第２の比較信号を受け取りその比較信号に対する応答である出力信号を発生する回路、その回路から出力信号を受け取り所定の周波数の信号を発生する電圧制御発振器、所定の周波数の信号を受け取り所定の位相関係を持つ第１および第２の分周された信号を発生するプログラマブルモジュラス分周器を備える。
【００３６】
さらに上記の目的の全部または一部を本発明の目的に従って実施形態に示され、また広範に説明されているように達成するために、携帯端末用のフラクショナルＮ周波数シンセサイザは、基準信号を受信するように結合された第１の入力ポート、第２の入力ポート、第３の入力ポート、および出力ポートを備える第１の位相検出器、および基準信号を受信するように結合された第１の入力ポート、第２の入力ポート、第３の入力ポート、および出力ポートを備える第２の位相検出器、第１および第２の位相検出器の出力ポートに結合されている第１の入力ポートおよび出力ポートを備える回路、前記回路の出力ポートに結合されている入力ポートを備え、出力ポートから所定の周波数の信号を送信する電圧制御発振器、第１の分周された信号を送信するために第１の位相検出器の第２の入力ポートに結合されている第１の出力ポート、第２の分周された信号を送信するために第２の位相検出器の第２の入力ポートに結合されている第２の出力ポート、電圧制御発振器の出力ポートに結合されている第１の入力ポート、および第２の入力ポートを備えるプログラマブルモジュラス分周器、およびプログラマブルモジュラス分周器の第２の入力ポートに結合されている第１の出力ポートおよび位相検出器の第３の入力ポートに結合されている第２の出力ポートを備えるアキュムレータを備える。
【００３７】
本発明の他の利点、目的、および特徴は、一部については以下の説明で述べるが、一部は当業者にとっては、以下の説明を調べた後では明白なことであろうし、また本発明を実施することにより学ぶこともできる。本発明の目的および利点は、添付の請求項で特に指摘されているように、理解され、また実現できるであろう。
【発明を実施するための最良の形態】
【００３８】
本発明については、図を参照しながら詳細に説明するが、類似の参照番号は類似の要素を指す。
【００３９】
図３は、本発明によるフラクショナル補償回路の好ましい実施形態を示す概略図である。図３に示されているように、周波数シンセサイザ３００は、位相検出器回路３４２を備える位相ロックループ（ＰＬＬ）、ループフィルタ３２８、電圧制御発振器（ＶＣＯ）３３０、およびアキュムレータ３４０に結合されているプログラマブルモジュラス分周器３３６を備える。周波数シンセサイザ３００では、基準周波数３０２が基準周波数分周器３０４に供給される。基準周波数分周器３０４の出力は、２つの位相検出器フィード３０６および３０８に分岐される。２つの位相検出器フィード３０６および３０８は、それぞれ、位相検出器回路３４２の位相検出器３１４および３２４に入力される。位相検出器３１４および３２４の出力３１６および３２２は、ループフィルタ（ＬＦ）３２８の入力３２０に結合される。ループフィルタ３２８の出力３２９は、電圧制御発振器（ＶＣＯ）３３０に供給される。位相検出器回路３４２は、好ましくは２つのチャージポンプブロック（図に示されていない）を備える２つの位相検出器３１４および３２４を内蔵する。「チャージポンプ」、「チャージポンプブロック」、および「ＣＰ」という用語は、同じ種類の回路を意味しており、本明細書では入れ替えて使用することができる。複数のチャージポンプが参照される場合、ＣＰ１およびＣＰ２が使用されるときもある。
【００４０】
プログラマブルモジュラス分周器３３６では、ＶＣＯ３３０の出力周波数信号ＦOUT３３２を、アキュムレータ３４０からの制御信号３３８に応じて、それぞれ、ＮとＮ＋１を入れ替えて、分周する。モジュラスプログラマブル分周器からの２つの分周された値ＶＣＯ信号ＦDIV1およびＦDIV2のそれぞれが、それぞれ位相検出器３１４および３２４の第２の入力３１０および３１２として使用される。モジュラスプログラマブル分周器３３６により出力された２つの分周されたＶＣＯ信号ＦDIV1およびＦDIV2 ３１０および３１２は、ＶＣＯの周期（１／ＦOUT）である周波数および位相差と同じである可能性がある。Ｎ個の等しいチャージポンプ（図に示されていない）は、それぞれ位相検出器３１４および３２４に結合するのが好ましい。アキュムレータ３４０は、入力基準周波数（ＦREF）と分周されたＶＣＯクロック（ＦDIV1、ＦDIV2）の間の位相検出器３１４と３２４の位相比較の実行前に使用可能にすべきチャージポンプの個数を制御する。したがって、アキュムレータ３４０の出力により、それぞれ位相検出器３１４および３２４への信号３１８および３２６が有効になる。
【００４１】
図４は、プログラマブルモジュラス分周器４００の好ましい実施形態を示す図であり、例えば、入力信号をＮ＋１またはＮで分周し、２つの分周されたＶＣＯ出力ＦDIV1およびＦDIV2、４１６および４２２を出力する。プログラマブルモジュラス分周器４００は、図３のプログラマブルモジュラス分周器３３６として使用することができる。プログラマブルモジュラス分周器４００は、３個のフリップフロップ４１２、４２０、４３４と、２個のロジックゲート４０２、４２８を備えることができる。３個のフリップフロップ４１２、４２０、および４３４は同一の出力信号４３６をクロック信号とするのが好ましいため、またこれは、出力周波数信号ＦOUT ３３６であるのが好ましいので、ＦDIV1とＦDIV2、４１６および４２２の位相差は、ＶＣＯ周波数の周期である（ＴVCO＝１／ＦOUT）。
【００４２】
図４に示されているように、第１の「ＯＲ」ゲート４０２は第３のフリップフロップ４３４から入力４０４を受け取り、また第２のフリップフロップ４２０から入力４０６を受け取る。第１のフリップフロップ４１２は、ＦOUT信号４３６に従って第１の「ＯＲ」ゲート ４０２の出力４０８を受け取って処理する。第２のフリップフロップ４２０は、ＦOUT信号４３６に従って第１のフリップフロップ４１２の出力４１４を受け取って処理する。第２のフリップフロップ４２０からの入力４０６に加えて、第２の「ＯＲ」ゲート４２８はモジュラス制御信号を入力４２６として受け取る。第３のフリップフロップ４３４は、ＦOUT信号４３６に従って第２の「ＯＲ」ゲート４２８の出力４３０を受け取って処理する。第１および第２のフリップフロップ４１２、４２０の出力信号４１４および４０６は、プログラマブルモジュラス分周器４００からの分周されたＶＣＯ信号ＤFDIV1 ４１６およびＦDIV2 ４２２であるのが好ましい。
【００４３】
図５は、位相検出器およびチャージポンプ回路５００の他の好ましい実施形態を示す図である。図５に示されているように、例えば、位相検出器およびチャージポンプ回路５００を図３に示されている位相検出器回路３４２内の位相検出器３１４、３２４のうちの１つとして使用することができる。それぞれのチャージポンプからＬＦ（図に示されていない）に供給される充電または放電電流は、Ｉを代表的なフラクショナルＮ周波数シンセサイザの電流とすると、Ｉ／Ｎによって決定されるのが好ましい。イネーブル信号（ＥＮ）５１５は、フラクショナルアキュムレータの状態に従ってアキュムレータ３４０などの対応するアキュムレータ（図に示されていない）により生成され、チャージポンプ５３４の有効／無効が制御される。図５に示されているように、アキュムレータからイネーブル信号を受信する位相検出器５０６に結合されているＮ個のチャージポンプ５３４があるのが好ましい。
【００４４】
図５に示されているように、位相検出器５０６は、分周された基準信号としてのＦREF入力５０２とＦDIV入力５０４を比較して、比較に対する応答としてそれぞれチャージポンプ回路５３４が受け取る２つの出力５０８および５１０を発生する。チャージポンプ５３４の第１の「ＡＮＤ」ゲート５１８は、「ＵＰ」信号５１２および「ＥＮ」信号５１５を受け取る。第２の「ＡＮＤ」ゲート５２０は、「ＤＮ」信号５１４および「ＥＮ」信号５１５を受け取る。出力信号５０８は「ＵＰ」信号５１２、出力信号５１０は「ＤＮ」信号５１４であるのが好ましい。第１のスイッチ５２６および第１の電流源５２２は、電源電圧と出力端子５３０との間に直列に結合されている。第１のスイッチ５２６の状態（例えば、開または閉）は、対応する位相検出器内の比較結果に対する第１の「ＡＮＤ」ゲート５１８からの出力信号５４０とイネーブル信号ＥＮとによって制御される。第２のスイッチ５２８および第２の電流源５２４は、出力端子５３０とグラウンド基準電圧との間に直列に結合されている。第２のスイッチ５２８の状態は、第２の「ＡＮＤ」ゲート５２０からの出力信号５４２により制御するのが好ましい。したがって、第１の電流源５２２および第２の電流源５２４は、チャージポンプ５３４の単一出力端子５３０に、選択により結合することができる。位相検出器とチャージポンプ回路５００のＮ個のチャージポンプ５３４の出力５３２は、ループフィルタ（図に示されていない）に入る。Ｎ個のチャージポンプ５３４の出力端子５３０は、ループフィルタに出力５３２を供給するように結合されている。しかし、本発明はそのように制限されることを意図していない。
【００４５】
チャージポンプブロックの制御タイミング関係は、図６で説明されており、分数は３／８（Ｋ＝３、Ｎ＝８）と想定されている。したがって、モジュラス分周器は、８（Ｎ）で５回分周し、８サイクルのうちから９（Ｎ＋１）で３回分周する。図６に示されているタイミング関係図は、図３のそれぞれの位相検出器３１４、３２４と関連するチャージポンプブロックに使用することができる。したがって、例えば、位相検出器回路３４２は、２（Ｎ＝８）または１６個のチャージポンプ段５３４を備えることもできる。
【００４６】
図６に示されている波形は、分周された基準周波数電圧６０２およびモジュラスプログラマブル分周器６０４および６０６の出力の電圧である（例えば、３１０、３１２）。ＣＰ１およびＣＰ２（例えば、ＰＤ３１４およびＰＤ３２４内の）有効にされているチャージポンプの個数は、６０８により示され、フラクショナルアキュムレータの状態は６１０により示されている。シンセサイザの分周器の状態は、６１２により示されている。図６に示されているように、位相比較時に有効にされるチャージポンプ（ＣＰ１およびＣＰ２）の個数は、アキュムレータの状態６１０により決定される。有効にされているチャージポンプの総数は、常に、除数Ｎとして固定されている。
【００４７】
Ｎ個のチャージポンプを持つチャージブロックポンプを備える位相検出器回路の他の好ましい実施形態が図７に示されている。図７に示されているように、チャージポンプブロック７００は、それぞれスイッチ７２６、７２８、７３０、．．．７３２への第１の入力列として使用される第１の位相検出器ＰＤ１の出力７０６を受け取る。第２の位相検出器ＰＤ２の出力７０８は、それぞれスイッチ７２６、７２８、７３０、．．．７３２への第２の入力列として使用される。スイッチ７２６、７２８、７３０、および７３２のそれぞれのスイッチ出力７３４、７３６、７３８、．．．７４０は、チャージポンプ７４２、７４４、７４６、．．．７４８への入力として使用される。好ましくはＮ個のチャージポンプ７４２、７４４、７４６、．．．７４８の出力７５０、７５２、７５４、．．．７５６は、ループフィルタ（図に示されていない）に接続される出力信号７５８に結合されている。チャージポンプブロック７００で、アキュムレータが位相検出器ＰＤ１およびＰＤＦ２を図７に示されているようにチャージポンプ７２６、７２８、７３０、．．．７３２に接続する作業を制御するときに、チャージポンプの個数は、図５の総数２Ｎ個のチャージポンプと比較して、Ｎまで減らされる。
【００４８】
分周された基準周波数と分周されたＶＣＯ周波数と位相関係が、図８ａおよびｂに示されている。図８ａは分周された基準信号の相対的位相の遅れを示し、図８ｂは分周された基準信号の相対的位相の進みを示す。例えば、図８ａおよび８ｂは、分周された基準周波数３０６と図３の周波数シンセサイザ３００の分周されたＶＣＯ周波数３１０、３１２との位相関係を示すことができる。図８ａと８ｂに示されているように、この相対的電圧波形は、基準周波数８０２、Ｄｉｖｉｄｅｒ Ｏｕｔｐｕｔ1 ８０４、Ｄｉｖｉｄｅｒ Ｏｕｔｐｕｔ2 ８０６、ＰＤ１出力８０８、およびＰＤ２出力８１０を含む。常に除数Ｎである有効にされているチャージポンプ８１２および８１６の個数とフラクショナルアキュムレータの状態８１４も、それらの波形に関して示されている。
【００４９】
図８ａでは、分周された基準周波数ＦREF ８０２の位相の遅れに対する応答として、位相検出器の出力８０８と８１０の両方により、すべてのチャージポンプがループフィルタを放電し（例えば、「ＤＯＷＮ」信号を発生し）、ＶＣＯ出力周波数を下げる。逆に、図８ｂでは、分周された基準周波数の位相の進みにより、位相検出器の出力８０８および８１０がすべてのチャージポンプを放電し（例えば、「ＵＰ」信号を発生し）、ＶＣＯはその出力周波数を上げる。ロック状態では、分周された基準周波数（ＦREF）の位相は、２つの分周されたＶＣＯ周波数ＦDIV1とＦDIV2、８０４および８０６の間に置かれるが、これは、一方の位相検出器（ＰＤ１）が「ＤＯＷＮ」信号を発生し、他方（ＰＤ２）が「ＵＰ」信号を発生することを意味している。したがって、ロック状態では、ＰＤ１に接続されているチャージポンプはループフィルタを放電し、ＰＤ２に接続されているチャージポンプはループフィルタを充電し、好ましくはループフィルタ電圧を一定に保つ。
【００５０】
図９は、本発明の好ましい実施形態によるフラクショナル補償を示すタイミング図である。例えば、図９は、分周された基準周波数３０６と図３の周波数シンセサイザ３００の分周されたＶＣＯ周波数３１０、３１２との位相関係を示すことができる。図９では、図６について上述したように、この分数は３／８（Ｋ＝３、Ｎ＝８）であると想定されている。図９に示されているように、分周された基準周波数９０２の相対的電圧波形、Ｄｉｖｉｄｅｒ Ｏｕｔｐｕｔ1 ９０４、Ｄｉｖｉｄｅｒ Ｏｕｔｐｕｔ2 ９０６、ＰＤ１出力９０８、ＰＤ２出力９１０、および制御電圧９１８が示されている。わかりやすくするため、制御電圧９１８の振幅９２０、９２２、および９２４のセクションを図９に拡大して示した。有効にされているチャージポンプ９１２および９１６の個数とフラクショナルアキュムレータの状態９１４も、それらの波形に関して示されている。
【００５１】
図９に示されているような周波数シンセサイザのロックされている状態では、ＰＤ１に接続されているチャージポンプ（ＣＰ１）は常にループフィルタから電流をシンクするが、ＰＤ２に接続されているチャージポンプ（ＣＰ２）は常にループフィルタに電流をソースする。ＣＰ１による放電電流の量は、以下の式で与えられ、
【００５２】
Ｑdischarge＝Ｉdischarge＊Ｔdischarge＝｛（Ｎ−Ｋ）＊（Ｉ／Ｎ）｝＊｛（Ｋ／Ｎ）＊ＴVCO｝ （式１）
【００５３】
Ｋはアキュムレータの状態を表す。式１と同様に、ＣＰ２による充電電流量は以下の式で与えられる。
【００５４】
Ｑcharge＝Ｉcharge＊Ｔcharge＝｛Ｋ＊（Ｉ／Ｎ）｝＊［｛（Ｎ−Ｋ）／Ｎ｝＊ＴVCO］ （式２）
【００５５】
（式１）と（式２）から、ＱchargeとＱdischargeは常に同じである。したがって、充電電流と放電電流は互いに補償しあい、ロック状態でループフィルタの出力電圧を一定に保つ。ＰＬＬのループ特性は位相関係を保持して、上記の式を満たすのが好ましく、ループフィルタ電圧は温度などの環境変化に左右されず一定に保たれるのが好ましい。したがって、フラクタルスプリアスは動的に補償される。さらに、補償電流トリミングは不要である。さらに、図９内の位相比較時のループフィルタ電圧の摂動が小さいことから、制御電圧の平均レベルを変化させず、またＶＣＯ周波数の周期の非常に短い時間に発生するためフラクタルスプリアスおよび位相雑音が関連技術によるフラクタルＮアーキテクチャに比べて無視できるくらい小さいことがわかる。
【００５６】
しかし、本発明による好ましい実施形態は、上記のケースに制限されないし、またそのように制限することも意図していない。例えば、分周された信号の間の位相差と使用するチャージポンプの個数を変えることにより、本発明による基準信号のフラクタル補償を実施するその他の組み合わせが可能である。
【００５７】
本発明による位相ロックループを備える周波数シンセサイザの他の実施形態が図１０に示されている。図１０に示されているように、周波数シンセサイザ１０００は、それぞれ第１および第２の位相検出器１０１０および１０１２に入力される基準周波数１００２を受け取る。第１の位相検出器１０１０は、さらに、第１の分周されたＶＣＯ周波数１００４を受け取り、第２の位相検出器１０１２は、さらに、第２の分周されたＶＣＯ周波数１００８を受け取る。遅延１０１８では、第１の位相検出器１０１０の出力１０１４を受け取り、好ましくは、指定された遅延の後、同出力を出力する。第１のチャージポンプ１０２２は、遅延ブロック１０１８の出力１０２０を受け取り、第２のチャージポンプ１０２４は、第２の位相検出器１０１２の出力１０１６を直接受け取る。第１のチャージポンプ１０２２の出力１０２６および第２のチャージポンプ１０２４の出力１０２８は結合され、ループフィルタ３２８などのループフィルタへの入力１０３０として使用される。ＶＣＯ３３０、モジュラスプログラマブル分周器３３６、およびアキュムレータ３４０は、ループフィルタ３２８および位相検出器回路１０５０に結合するのが好ましい。図１０の好ましい実施形態では、第１および第２の位相検出器１０１０および１０１２のうちの一方の出力に遅延を入れることにより、ループフィルタの電圧１０３０内の摂動がさらに低減される。図１０に示されているように、第１の位相検出器１０１０の出力１０１４を遅延させ、ループフィルタの電圧の摂動を低減するか、または最小限に抑える。しかし、本発明はそのように制限されることを意図していない。
【００５８】
例えば、図１０に示されているような遅延ブロック１０１８を第１の位相検出器１０１０の前に配置すると、上で説明したのと同じ効果が得られ、好ましい結果となる。図１１に示されているように、周波数シンセサイザの位相検出器回路１１００の他の好ましい実施形態では、基準周波数入力１００２を受け取る第１の遅延ブロック１１０６および第１の分周されたＶＣＯ周波数１００４を受け取る第２の遅延ブロック１１０８を備える。第１の位相検出器１０１０は、第１の遅延ブロック１１０６の出力１１１０および第２の遅延ブロック１１０８の出力１１１２を受け取って処理する。第２の位相検出器１０１２および第２のチャージポンプ１０２４は、上述のように動作する。しかし、第１のチャージポンプ１０２２は、第１の位相検出器１０１０から出力１１１４を直接受け取る。第１のチャージポンプ１０２２からの出力１１２６および第２のチャージポンプ１０２４からの出力１１２８は組み合わされ、ループフィルタ（図に示されていない）への入力１１３０として使用される。
【００５９】
図１０〜１１に示されている好ましい実施形態で発生するような遅延の動作および効果について説明することにする。図１２に示されているように、第１の位相検出器の電圧出力は波形１２０２で表され、第１の位相検出器の遅延された出力は波形１２０４で表され、第２の位相検出器の出力は波形１２０６で表される。電圧制御信号は、波形１２０８により表され、図に示されている振幅は、セクション１２１２、１２１４、および１２１６ではわかりやすくするために誇張してある。さらに、フラクショナルアキュムレータの状態は、１２１０で示されている。
【００６０】
図１２に示されているように、ＰＤ１の「ＤＯＷＮ」信号およびＰＤ２の「ＵＰ」信号がオーバーラップしている。したがって、充電電流および放電電流が同時にループフィルタに印加され、互いに補償しあい、ループフィルタの電圧の最大振幅変動を低減または最小限に抑える。遅延されたＰＤ１信号１２０４およびＰＤ２信号１２０６がオーバーラップする限り、図１０〜１１の好ましい実施形態のオペレーションはループフィルタの電圧を下げる効果を有する。しかし、本発明の好ましい実施形態はそのように制限されることを意図していない。例えば、遅延はＰＤ２信号またはＰＤ１とＰＤ２の両方の信号において発生することがありえる。さらに、分周比による最適なまたは所定の遅延を、例えば、制御アキュムレータにより設定することができる。
【００６１】
図１３および１４は、遅延制御回路例を示す図である。図１３は、デジタル制御回路１３００を示しており、直列に結合された遅延タップ１３０４、１３１２、１３２０、および１３２８は、入力端子１３０２と出力端子１３４０との間で結合されている。回路内に切り替えられる遅延タップ１３０４、１３１２、１３２０、および１３２８の個数により、入力信号ＩＮと出力信号ＯＵＴの間の所定の遅延が決まる。デジタル遅延制御回路１３００は、入力端子１３０２の入力信号ＩＮとして遅延される信号を受け取る。例えば、遅延タップとしてインバータが考えられる。複数のスイッチ１３３２、１３３４、１３３６、１３３８は、それぞれ、遅延タップ１３０４、１３１２、１３２０、および１３２８の出力と出力端子１３４０の間に接続されている。スイッチ１３３２、１３３４、１３３６、および１３３８のオン／オフ状態は、制御信号１３５０によって決定されるのが好ましい。したがって、デジタル遅延制御回路１３００の全遅延は、スイッチ１３３２、１３３４、１３３６、および１３３８の状態により制御される。
【００６２】
図１４は、制御電圧により各遅延セルの遅延と、さらにそれにより回路の全遅延が制御されるアナログ遅延制御回路例を示す。図１４に示されているように、アナログ遅延制御回路１４００は、第１の遅延セル１４０４に結合されている入力端子１４０２で入力信号ＩＮを受け取る。遅延セル１４１２、１４１６、および１４２２は、第１の遅延セル１４０４と出力端子１４２６との間に直列接続されている。遅延セル１４０４、１４１２、１４１６、および１４２２のそれぞれに制御電圧ＣＯＮＴＲＯＬ１４２８が入り、この制御電圧により、各遅延セルで発生する遅延が制御され、したがって、制御電圧１４２８により、入力信号ＩＮと出力信号ＯＵＴの間の所定の累積的遅延が決まる。上述のように、多少の遅延タップまたは遅延セルで遅延回路例を構成できる。
【００６３】
上述のように、周波数シンセサイザの好ましい実施形態にはさまざまな利点がある。好ましい実施形態による位相ロックループ（ＰＬＬ）を備える周波数シンセサイザは、フラクショナルスプリアス補償回路を組み込んで、チャージポンプが動作するときにチャージポンプのリップルを動的に補正する。好ましい実施形態では、プログラマブル分周器は、ＰＬＬの２つの位相検出器への入力に対し同じ分周比を使用する電圧制御発振器（ＶＣＯ）からの分周信号であるのが好ましい２つの出力信号を出力する。したがって、分周されたＶＣＯ信号の位相差は、ＶＣＯ出力の周期であることが好ましい。周波数シンセサイザのロック状態では、対応する基準信号の位相がこれらの分周器信号の間に発生する。好ましい実施形態では、２つの位相検出器（ＰＤ）が使用され、それぞれ入力端子が分周器の２つの分周ＶＣＯ信号のうちの一方を受け取るように接続されている。それぞれの位相検出器の第２の入力端子は、基準信号を受け取るように接続される。したがって、ロック状態では、一方のＰＤが「ＵＰ」信号を出力し、他方が「ＤＯＷＮ」信号を出力する。
【００６４】
チャージポンプブロックは、Ｎ個の等しいチャージポンプ段を備えることができ、それぞれの位相検出器出力端子に接続されている。それぞれのチャージポンプの出力端子は、ループフィルタ内で結合される。位相比較時に動作するチャージポンプの個数は、フラクショナルアキュムレータ段で決定される。ロック状態では、充電電流および放電電流の量は常に同じであり、互いに補償しあう。したがって、フラクショナルリップルは発生しない。そこで、本発明による好ましい実施形態では、補償電流トリミングの必要がないか、または少なくて済む。フラクショナル補償は動的であり、回路使用年数、プロセス、および温度などの環境変化の影響を受けにくい。したがって、周波数シンセサイザの好ましい実施形態は、プログラマブル分周器の分周された信号の位相差とアクティブ化されるチャージポンプの個数を変化させることにより実施することができる。
【００６５】
図１５は、複数の位相検出器がそれぞれ１つのサンプルキャパシタに結合されているサンプル＆ホールド回路１５００の好ましい実施形態を示す図である。図１５に示されているように、第１のチャージポンプ１５０６は第１の位相検出器ＰＤ１から入力を受け取り、第２のチャージポンプ１５０８は第２の位相検出器ＰＤ２から入力を受け取る。第１のチャージポンプ１５０６の出力１５１０および第２のチャージポンプ１５０８の出力１５１２は、第１のノードｎ１に結合されているサンプル＆ホールド回路１５３６の入力１５１４に一緒に結合されている。サンプル＆ホールド回路１５３６では、基準電圧Ｖref１５１６は第１のスイッチ１５１８を通じて第１のノードｎ１に結合されている。第１のキャパシタ１５２０であるサンプルキャパシタは、グラウンド基準電圧１５２２と第１のノードｎ１との間に結合される。第２のスイッチ１５２４は、第１のノードｎ１と出力端子に１５３４に結合されている第２のノードｎ２との間に結合される。第２のキャパシタ１５３０であるホールドキャパシタは、グラウンド基準電圧１５２２と第２のノードｎ２との間に結合される。サンプルキャパシタ１５２０およびホールドキャパシタ１５３０の容量は、通常のループフィルタキャパシタも容量よりもはるかに小さい。位相検出器ＰＤ１およびＰＤ２で位相比較が実行される前に、第１のスイッチ１５１８が閉じられ、サンプルキャパシタ１５２０が基準電圧Ｖref１５１６まで充電される。それぞれ位相検出器ＰＤ１およびＰＤ２の後のチャージポンプブロック１５０６および１５０８は、位相比較の結果の検出された位相差に応じて基準電圧Ｖref１５１６からサンプルキャパシタ１５２０の電圧を増減する。位相比較が完了すると、サンプルキャパシタ１５２０内の電荷が第２のスイッチ１５２４を介してホールドキャパシタに１５３０に移動されるのが好ましい。
【００６６】
図１６は、本発明によるサンプル＆ホールド型フラクショナルＮ周波数シンセサイザのフラクショナル補償法を示すタイミング図である。例えば、図１６は、分周された基準周波数３０６とサンプル＆ホールド回路でｌｏを置き換える図３の周波数シンセサイザ３００の分周されたＶＣＯ周波数３１０、３１２との位相関係を示すことができる。図１６では、この分数は３／８（Ｋ＝３、Ｎ＝８）であると仮定している。フラクショナルアキュムレータの状態Ｋにより、位相比較時に動作するチャージポンプの個数が決まる。例えば、ＰＤ１の（Ｎ−Ｋ）個のチャージポンプとＰＤ２のＫ個のチャージポンプが有効にされている。有効にされているチャージポンプの総数は、常にＮである。図１６では、分周された基準周波数１６０２の相対的電圧波形、Ｄｉｖｉｄｅｒ Ｏｕｔｐｕｔ1 １６０４、Ｄｉｖｉｄｅｒ Ｏｕｔｐｕｔ2 １６０６、ＰＤ１出力１６０８、ＰＤ２出力１６１０、および制御電圧１６１２が示されている。有効にされているチャージポンプ１６１６および１６１８の個数とフラクショナルアキュムレータの状態１６１４も、それらの波形に関して示されている。図１６で、分周された基準信号１６０２の位相の進みは、ＰＤ１およびＰＤ２に対応する有効にされているチャージポンプの個数を変えることで一様に補正されるため、ＰＤ１およびＰＤ２からの基準電圧（Ｖｓｍａｐｌｅ）から制御電圧（Ｖｈｏｌｄ）までの充電増大により一貫性のある値が得られる。
【００６７】
図７に関して上で説明したように、全部でＮ個のチャージポンプを実施し、アキュムレータによって制御されるスイッチでＰＤ１およびＰＤ２に接続されているチャージポンプの個数を決める。図１６に示されているように、すべての位相比較でのチャージポンプからソースされる電荷の量は以下の式で与えられる。
【００６８】
ＱTOTAL＝ＩCP1＊ＴCP1＋ＩCP2＊ＴCP2
＝［｛（Ｎ−Ｋ）＊（Ｉ／Ｎ）｝＊｛Ｔ１−（Ｋ／Ｎ）＊ＴVCO｝］＋［Ｋ＊（Ｉ／Ｎ）＊｛（Ｔ1−（Ｋ／Ｎ）＊ＴVCO）＋ＴVCO｝］
＝Ｉ＊Ｔ1＝ｃｏｎｓｔａｎｔ （式３）
【００６９】
したがって、制御電圧またはサンプルキャパシタの電圧変化は一定であり、ホールドキャパシタの電圧も一定に保たれる。そのため、合成された出力はよいスペクトル純度を示す。分周比が変化して異なる周波数が発生する場合、基準信号と分周された出力との位相差Ｔ1が変化し、これにより制御電圧が決まる。さらに、図１６に示されているように、基準信号は分周された信号１６０４および１６０６よりも先へ進む。しかし、本発明はそのように制限されることを意図していない。基準信号の位相が分周された出力よりも遅れる場合、サンプルキャパシタの電圧を基準電圧Ｖrefから下げることができる。さらに、本発明による好ましい実施形態は、２つの分周器出力信号の位相差と各位相検出器内のチャージポンプの個数を変えることによりさまざまな形で実施することができる。
【００７０】
本発明による位相ロックループを備えるサンプル＆ホールド型フラクショナルＮ周波数シンセサイザの他の実施形態が図１７に示されている。図１７に示されているように、周波数シンセサイザ１７００は、それぞれ第１および第２の位相検出器１７１０および１７１２に入力される基準周波数１７０２を受け取る。第１の位相検出器１７１０は、さらに、第１の分周されたＶＣＯ周波数１７０４を受け取り、第２の位相検出器１７１２は、さらに、第２の分周されたＶＣＯ周波数１７０８を受け取る。ロック検出器１７１８および第１のチャージポンプブロック１７２２は、第１の位相検出器１７１０の出力１７１４を受け取る。ロック検出器１７１８および第２のチャージポンプ１７２４は、第２の位相検出器１７１２の出力１７１６を受け取る。第１のチャージポンプ１７２２の出力１７２６および第２のチャージポンプ１７２４の出力１７２８は一緒に結合され、サンプル＆ホールド回路１５３６などのサンプル＆ホールド回路１７４０の入力１７３０として使用される。ＶＣＯ３３０、モジュラスプログラマブル分周器３３６、およびアキュムレータ３４０などは、サンプル＆ホールド回路１７４０および位相検出器１７１０および１７１２に結合するのが好ましい。
【００７１】
図１７の好ましい実施形態では、デジタル−アナログコンバータ（ＤＡＣ）１７３２は、ロック検出器１７１８から入力１７２０を受け取り、サンプル＆ホールド回路１７４０に入る出力１７３４を発生する。出力１７３４は、サンプルキャパシタを初期化するために使用される基準電圧Ｖrefであるのが好ましい。
【００７２】
サンプル＆ホールド型ＰＬＬでは、最初に設定された基準電圧がロック制御電圧から隔たりすぎると、ループは目的の周波数を発生することができない。本発明による周波数シンセサイザ１７００は、ロック検出器を備え、最初に設定された基準電圧がロック制御電圧から隔たり過ぎていたとしても、目的の周波数を発生する。図１７に示されているように、検出器回路１７５０は、ロック検出器１７１８およびＤＡＣ１７３２を備えることができる。ロック検出器１７１８は、それぞれ、各位相検出器１７１０および１７１２の出力を監視するのが好ましい。例えば、ＰＤ１とＰＤ２の両方の出力が増加電圧信号の場合（例えば、「ＵＰ」信号）、基準信号１７０２が分周された信号１７０４および１７０８よりも先に進む。この場合、ＤＡＣ１７３２により、基準電圧１７３４（例えば、Ｖref）が高くなり、基準電圧と目的の電圧との間の電圧差が最小になる。ＰＤ１とＰＤ２の両方の出力が減少電圧信号の場合（例えば、「ＤＯＷＮ」信号）、基準信号１７０２が分周された信号１７０４および１７０８よりも遅れる。この場合、ＤＡＣ１７３２により、基準電圧１７３４は低くなる。一方の位相検出器が増大信号を発生し、他方の位相検出器が減少信号を発生した場合（例えば、ＰＤ１がＤＯＷＮ信号を発生し、ＰＤ２がＵＰ信号を発生する場合）、基準電圧１７３４は目的の制御電圧に非常に近い値となる。しかし、本発明はそのように制限されることを意図していない。
【００７３】
図１８は、本発明の他の実施形態による基準電圧を設定するシステムを示している。図１８に示されているように、検出器回路１８５０の他の好ましい実施形態は、アナログ−デジタル回路（ＡＤＣ）１８２０およびデジタル−アナログ回路（ＤＡＣ）１８３０を備える。第１の位相検出器１７１０、第２の位相検出器１７１２、第１のチャージポンプ１７２２、第２のチャージポンプ１７２４、およびサンプル＆ホールド回路１７４０については上で説明している。そこで、ここでは説明を省略する。サンプル＆ホールド回路１７４０の出力１８１０は、ＶＣＯ（図に示されていない）とアナログ−デジタルコンバータ１８２０に送られる。アナログ−デジタルコンバータ１８２０の出力１８２２がデジタル−アナログコンバータ１８３０に入る。ＡＤＣ１８２０は、所定の電圧との比較のため制御電圧を決定し、好ましくは、ＤＡＣ１８３０を通じて基準電圧１８４０（例えば、Ｖref）を設定する。しかし、本発明はそのように制限されることを意図していない。例えば、検出器回路１８５０は、検出器回路１７５０で置き換えることもでき、サンプル＆ホールド回路１７４０から出力電圧１８１０を受け取るロック検出器１７１８を使用して所定の制御電圧と比較できるようになるまでＤＡＣ１７３２出力を制御する。
【００７４】
図１９は、サンプル＆ホールド回路内の基準電圧が目的の制御電圧と一致したときにサンプル＆ホールド型フラクショナルＮ周波数シンセサイザのフラクショナル補償法を示すタイミング図である。例えば、図１９は、分周された基準周波数３０６と図３の周波数シンセサイザ３００の分周されたＶＣＯ周波数３１０、３１２との位相関係を示すことができる。図１９では、上述のようにこの分数は３／８（Ｋ＝３、Ｎ＝８）であると仮定されている。相対的電圧波形は分周された基準周波数１９０２であり、Ｄｉｖｉｄｅｒ Ｏｕｔｐｕｔ1 １９０４、Ｄｉｖｉｄｅｒ Ｏｕｔｐｕｔ2 １９０６、ＰＤ１出力１９０８、ＰＤ２出力１９１０、および制御電圧１９１８が示されている。有効にされているチャージポンプ１９１２および１９１６の個数とフラクショナルアキュムレータの状態１６１４も、それらの波形に関して示されている。
【００７５】
図１９に示されているように、基準信号は分周された信号の間にある。したがって、ＰＤ１に結合されているチャージポンプ（ＣＰ１）は常にサンプル＆ホールド回路から電流をシンクし、ＰＤ２に結合されているチャージポンプ（ＣＰ２）は常に周波数シンセサイザのサンプル＆ホールドに電流をソースする。充電および放電の量は、式３を通じて正確に一致し、制御電圧は一定に保たれる。式３によれば、ＣＰ１による放電電流の量は、以下の式で与えられ、
【００７６】
Ｑdischarge＝Ｉdischarge＊Ｔdischarge＝｛（Ｎ−Ｋ）＊（Ｉ／Ｎ）｝＊｛（Ｋ／Ｎ）＊ＴVCO｝ （式１）
【００７７】
Ｋはアキュムレータの状態を表す。式１と同様に、ＣＰ２による充電電流量は以下の式で与えられる。
【００７８】
Ｑcharge＝Ｉcharge＊Ｔcharge＝｛Ｋ＊（Ｉ／Ｎ）｝＊［｛（Ｎ−Ｋ）／Ｎ｝＊ＴVCO］ （式２）
【００７９】
（式１）と（式２）から、ＱchargeとＱdischargeは常に同じである。
【００８０】
上述のように、本発明による周波数シンセサイザの好ましい実施形態にはさまざまな利点がある。位相ロックループ（ＰＬＬ）周波数シンセサイザの好ましい実施形態では、フラクショナルＮ型周波数シンセサイザ内にサンプル＆ホールド回路を組み込む。好ましい実施形態では、サンプル＆ホールド回路でフラクショナルＮ型周波数シンセサイザ内の関連技術のループフィルタキャパシタを置き換えるため、回路サイズが縮小し、必要電力も低減される。好ましい実施形態による位相ロックループ（ＰＬＬ）を備える周波数シンセサイザは、さらにフラクショナルスプリアス補償回路を組み込んで、チャージポンプが動作するときにチャージポンプのリップルを動的に補正する。好ましい実施形態では、プログラマブル分周器は、位相差がＶＣＯ出力の周期である電圧制御発振器（ＶＣＯ）からの好ましくは分周された信号である２つの出力信号を発生する。周波数シンセサイザのロック状態では、対応する基準信号の位相がこれら２つの分周器信号の間に発生する。好ましい実施形態では、２つの位相検出器（ＰＤ）が使用され、それぞれ、基準信号および２つの分周されたＶＣＯ信号のうちの一方を受け取り、一方の位相検出器で電圧増大信号を出力し、他方の位相検出器ではロック状態で電圧減少信号を出力することができる。
【００８１】
チャージポンプブロックは、Ｎ個の等しいチャージポンプ段を備え、一方または両方の位相検出器出力端子に結合することができ、また各チャージポンプの出力はサンプル＆ホールド回路内で結合される。ロック状態では、充電電流および放電電流の量は実質的に互いに補償しあう。したがって、フラクショナルリップルは発生しない。そのため、フラクショナル補償は動的であり、本発明による好ましい実施形態での回路使用年数、プロセス、および温度などの環境変化の影響を受けにくい。周波数シンセサイザの好ましい実施形態は、サンプル＆ホールド回路を備える複数の位相検出器を使用して一様で安定なＶＣＯ制御電圧を供給することにより実施することができる。
【００８２】
前述の実施形態および利点は、単に例として取りあげたのであり、本発明を制限するものと解釈すべきではない。本発明の教示は、他の種類の装置にも容易に応用できる。本発明の説明は、理解を目的としており、請求項の範囲を制限することを目的としていない。多くの代替、修正、およびバリエーションがあるが、当業者であれば明らかであろう。請求項では、手段と機能の条項は、本明細書で記載されている機能を実行するものとして説明している構造および構造上の均等だけでなく、均等な構造も対象とすることを意図している。
【図面の簡単な説明】
【００８３】
【図１】サンプル＆ホールド回路を使用する整数Ｎ周波数シンセサイザの関連技術による実施形態の図である。
【図２ａ】図１の位相検出器およびサンプル＆ホールド回路の図である。
【図２ｂ】関連技術のサンプル＆ホールド型整数Ｎ周波数シンセサイザのロック状態のタイミング図である。
【図２ｃ】関連技術のフラクショナルＮシンセサイザ内のサンプル＆ホールド回路のタイミング図である。
【図３】本発明による位相ロックループ（ＰＬＬ）を備える周波数シンセサイザの好ましい実施形態を示す概略図である。
【図４】図３のプログラマブルモジュラス分周器の好ましい実施形態を示す図である。
【図５】位相検出器の後のチャージポンプ段とともにチャージポンプブロックを備える位相検出器回路を示す図である。
【図６】図５のチャージポンプブロックの制御タイミング図を示す図である。
【図７】図５の全部で２Ｎ個のチャージポンプと比較してチャージポンプの個数をＮ個に減らしたチャージポンプブロックを備える位相検出器回路の他の実施形態を示す図である。
【図８ａ】それぞれ分周された基準周波数および分周されたＶＣＯ周波数の位相の遅れおよび位相の進みのタイミング図である。
【図８ｂ】それぞれ分周された基準周波数および分周されたＶＣＯ周波数の位相の遅れおよび位相の進みのタイミング図である。
【図９】本発明の好ましい実施形態による補償方式のタイミング図である。
【図１０】位相検出器回路内に遅延が生じるＰＬＬを備える周波数シンセサイザの他の好ましい実施形態を示す図である。
【図１１】遅延がある位相検出器回路の他の好ましい実施形態を示す図である。
【図１２】位相検出器回路に遅延が入り込んだときの影響を示すタイミング図である。
【図１３】回路内に切り替えられる遅延タップにより遅延が決定されるデジタル制御回路例を示す図である。
【図１４】制御電圧により各遅延セルの遅延と回路の全遅延が制御されるアナログ回路例を示す図である。
【図１５】各チャージポンプ出力が１つのサンプルキャパシタに結合されているサンプル＆ホールド回路を示す図である。
【図１６】本発明によるサンプル＆ホールドフラクショナルＮ周波数シンセサイザを動作させる方法の好ましい実施形態を示すタイミング図である。
【図１７】本発明により基準電圧を設定する検出器回路を備えるサンプル＆ホールド型フラクショナルＮ周波数シンセサイザの他の好ましい実施形態を示す図である。
【図１８】本発明により基準電圧を設定する検出器回路を備えるフラクショナルＮ周波数シンセサイザの他の好ましい実施形態の一部を示す図である。
【図１９】本発明による基準電圧が目的の制御電圧と一致したときにサンプル＆ホールド型フラクショナルＮ周波数シンセサイザを動作させる方法の他の好ましい実施形態を示すタイミング図である。
【０００１】
本発明の装置および方法は、基準周波数のフラクショナル分解能（ｆｒａｃｔｉｏｎａｌ ｒｅｓｏｌｕｔｉｏｎ ｏｆ ａ ｒｅｆｅｒｅｎｃｅ ｆｒｅｑｕｅｎｃｙ）を必要とするシステム、特に、現代的な無線または有線通信システムで使用されるサンプル＆ホールド型の（ｓａｍｐｌｅ ａｎｄ ｈｏｌｄ ｔｙｐｅ）フラクショナルＮシンセサイザをはじめとするＰＬＬベースの周波数シンセサイザ（ＰＬＬ−ｂａｓｅｄ ｆｒｅｑｕｅｎｃｙ ｓｙｎｔｈｅｓｉｚｅｒ）に関係するシステムに使用することができる。
【背景技術】
【０００２】
周波数シンセサイザは、通常、受信機と送信機の両方において目的の出力を得るために現代的無線通信システムで使用される。さまざまな位相ロックループ（ＰＬＬ）ベースの周波数シンセサイザがあるが、その中でも、フラクショナルＮ周波数シンセサイザは、チャネル間隔が小さい通信システムに適している。フラクショナルＮアーキテクチャでは、基準周波数ＦREFの分数部分である周波数分解能（ｆｒｅｑｕｅｎｃｙ ｒｅｓｏｌｕｔｉｏｎ）を可能とし、Ｆを基準周波数に関するデバイスのフラクショナル分解能として、出力周波数信号ＦOUTと基準周波数ＦREFの関係は、関係式ＦOUT＝ＦREF（Ｎ＋Ｋ／Ｆ）により定められる。フラクショナルＮアーキテクチャの手法では、整数ではなく分数である分周器を生成する必要がある。これは、ループ内の分周器を値ＮとＮ＋１との間で動的に変化させることにより実行される。Ｆ個のサイクルからＮ＋１による除算をＫ回実行し、Ｎによる除算をＦ−Ｋ回実行すると、平均除算比はＮ＋Ｋ／Ｆとなる。
【０００３】
フラクショナルＮアーキテクチャの利点は、基準周波数ＦREFがチャネル間隔の制約を受けず、ループ帯域幅を増大することができるという点である。したがって、位相雑音が低減され、ロック時間が短縮する。しかし、少数の切り換えにより、構成された出力周波数信号ＦOUT内にスプリアス信号が発生する。これらのサブハーモニックスプリアス（ｓｕｂｈａｒｍｏｎｉｃ ｓｐｕｒｓ）は、フラクショナルスプリアス（ｆｒａｃｔｉｏｎａｌ ｓｐｕｒｓ）とも呼ばれ、何らかの最大許容可能限界値以下に保持しなければならない。
【０００４】
関連技術によるフラクショナル補償回路により、不要なスプリアス信号の低減を試みる。適切なフラクショナル補償（ｆｒａｃｔｉｏｎａｌ ｃｏｍｐｅｎｓａｔｉｏｎ）に対して、補償パルス（ｃｏｍｐｅｎｓａｔｉｏｎ ｐｕｌｓｅ）の面積は主チャージポンプのフラクショナルＮリップル（ｍａｉｎ ｃｈａｒｇｅ ｐｕｍｐ ｆｒａｃｔｉｏｎａｌ−Ｎ ｒｉｐｐｌｅ）の面積に等しくなければならない。しかし、ある関連技術によるフラクショナル補償回路では、補償電流の大きさは静的に固定されている。したがって、スプリアス信号のキャンセルは時間、プロセス、および温度によるスプリアス信号の動的な変化に追随することができない。
【０００５】
通常、フラクショナルＮ合成器と呼ばれる、他の関連技術によるフラクショナル補償回路では、シグマ−デルタ（ΣΔ）変調器を使用することにより、分周比を制御する。モジュラス除算器（ｍｏｄｕｌｕｓ ｄｉｖｉｄｅｒ）が、ΣΔ変調器から出力信号を受信する。フラクショナルスプリアス周波数または位相雑音は、シグマ−デルタ変調器の動作により周波数スペクトル全体にわたって分配される。しかし、絶対雑音レベルは、許容レベルを超えることがある。スペクトル純度を低下させない、より堅牢で信頼性の高いフラクショナル補償方式が必要である。
【０００６】
現代の無線通信システムで使用される周波数シンセサイザでは、位相ロックループ（ＰＬＬ）を使用するのがふつうである。ＰＬＬは、通常、電圧制御発振器（ＶＣＯ）、位相検出器（ＰＤ）、およびループフィルタ（ＬＦ）を備える。ＰＬＬを単一の集積回路に組み込む場合、ループフィルタ（ＬＦ）内に必要な容量は多くの場合、ほぼ数マイクロファラッドであるため、ＰＬＬの安定化に使用される大きなＬＦキャパシタが回路チップ面積の大半を占有する。最近の無線システムでは受信機および送信機（ＰＬＬを含む）全体の単一チップへの集積化を試みているので、ＬＦキャパシタの必要容量が重要な問題である。
【０００７】
ＬＦ容量を低減する１つの関連技術によるアプローチでは、サンプル＆ホールド回路を位相検出器または比較器として使用する。サンプル＆ホールド回路内のキャパシタは、通常のループフィルタ内の容量に比べてかなり小さい。サンプル＆ホールド位相検出器の利点としては他に、出力に入力周波数の高周波高調波が含まれないという点があげられる。位相が一定の場合、出力電圧も一定である。したがって、サンプル＆ホールドＰＤは、周波数シンセサイザに適用可能である。
【０００８】
大容量のＬＦキャパシタを必要としないサンプル＆ホールド大型ＰＬＬ周波数シンセサイザを開示している。（例えば、特許文献１参照）特許文献１のサンプル＆ホールドＰＬＬ周波数シンセサイザでは、整数Ｎアーキテクチャを使用して、基準周波数の整数倍数である出力周波数を発生する。しかし、整数Ｎアーキテクチャでは、入力基準周波数がチャネル間隔に等しくなければならないため、ループ帯域幅は制限される。したがって、発振器の位相雑音はループの帯域幅内でのみ低減されるので、至近距離の位相雑音も制限される。整数Ｎアーキテクチャの欠点は、ＰＬＬのロック時間はループ帯域幅にも依存するためロック時間が長いことである。
【０００９】
ループ帯域幅を広げるために、フラクショナルＮアーキテクチャが周波数シンセサイザに使用されてきた。図１は、サンプル＆ホールド回路を使用する関連技術の周波数シンセサイザを示している。図１に示されているように、基準周波数分周器１０４は、入力基準周波数１０２を分周し、分周された基準信号１０６を出力する。位相検出器（ＰＤ）１１０は、分周された基準信号１０６および整数分周器１２８の出力１０８を受信し、その比較に応答する出力信号１１２を発生する。サンプル＆ホールド回路１１４は、ＰＤ１１０の出力１１２を受信する。電圧制御発振器１１８は、サンプル＆ホールド回路１１４の出力１１６を受信する。電圧制御発振器１１８の出力１２０は、周波数合成器回路の出力信号ＦOUTであり、さらに整数分周器１２８に入力される。
【００１０】
動作中、ＶＣＯ出力信号１２０は、整数分周器１２８においてＮで除算され、基準分周器１０４からの分周された基準信号１０６と比較される。位相検出器ＰＤおよびサンプル＆ホールド回路１３０は、検出された位相差に依存する制御信号を発生する。制御信号は、電圧制御発振器（ＶＣＯ）に印加され、出力周波数ＦOUTを発生する。
【００１１】
図２ａは、関連技術の位相検出器およびサンプル＆ホールド回路１３０の図である。図２ａに示されているように、チャージポンプ２０６は位相検出器２０２の出力２０４を受け取る。チャージポンプ２０６の出力２１４は、第１のノードｎ１のところでノードサンプル＆ホールド回路１１４に入る。サンプル＆ホールド回路１１４では、基準電圧ＶREF ２１０は第１のスイッチ２１２を通じて第１のノードｎ１に接続されている。サンプルキャパシタ２２０は、グラウンド基準電圧２２２と第１のノードｎ１との間に接続される。第２のスイッチ２２４は、第１のノードｎ１と出力端子に２３４に接続されている第２のノードｎ２との間に接続される。ホールドキャパシタ２３０は、グラウンド基準電圧と第２のノードｎ２との間に接続されている。サンプルキャパシタ２２０およびホールドキャパシタ２３０の容量は、通常のループフィルタの容量よりはるかに小さい。位相検出器２０２で位相比較が実行される前に、スイッチＳＷ１が閉じられ、サンプルキャパシタが基準電圧ＶREFまで充電される。位相検出器２０２の後のチャージポンプ２０６は、位相比較の結果の検出された位相差に応じて基準電圧ＶREFからサンプルキャパシタ２２０の電圧を増減する。位相比較が完了すると、サンプルキャパシタ２２０内の電荷が第２のスイッチＳＷ２を介してホールドキャパシタに２３０に移動される。
【００１２】
図２ｂは、関連技術のサンプル＆ホールド型整数Ｎ周波数シンセサイザのロック状態のタイミング図である。図２ｂに示されているように、位相が通常のループフィルタ型ＰＬＬ内で揃ったときに、基準周波数信号と分周器出力（つまり、分周されたＶＣＯ出力）との間に関係が存在し、一定の位相差Ｔとなる。したがって、サンプル＆ホールド型ＰＬＬは、入力基準信号とＶＣＯ出力との間で位相が揃っていなければならない場合にクロックまたはデータリカバリとして応用するのに適当でない。位相検出器出力およびサンプルキャパシタの電圧も図２ｂに示されている。しかし、整数Ｎ周波数シンセサイザでは、位相整合は必要条件ではなく、サンプル＆ホールド型ＰＬＬは、位相雑音特性が満たされている限り適用可能である。図２ｂに示されているように、基準周波数信号の位相は分周器出力の位相よりも時間Ｔだけ進んでおり、位相検出器は位相比較毎にＵＰ（ＨＩＧＨ）信号を発生し、サンプルキャパシタ（Ｖｓａｍｐｌｅ）の電圧を基準電圧（Ｖref）から一定の割合で上げる。したがって、ホールドキャパシタ（Ｖｈｏｌｄ）の電圧および電圧制御発振器の出力周波数は一定に保たれる。
【００１３】
しかし、前述のように、整数Ｎ周波数シンセサイザは、ループ帯域幅がフラクショナルＮ周波数シンセサイザに比べて狭い。ループ帯域幅をチャネル間隔よりも高くするために、フラクショナルＮ合成器は、アキュムレータによって制御される、可変モジュラスプログラマブル分周器（ｖａｒｉａｂｌｅ ｍｏｄｕｌｕｓ ｐｒｏｇｒａｍｍａｂｌｅ ｄｉｖｉｄｅｒ）を備える。アキュムレータは、可変モジュラスプログラマブル分周器の分周比を変化させ、目的のフラクショナル分解能比（ｆｒａｃｔｉｏｎａｌ ｄｉｖｉｓｉｏｎ ｒａｔｉｏ）を生成する。したがって、フラクショナルＮ周波数シンセサイザ内のＶＣＯの制御電圧は一定ではないが、制御電圧の時間平均値には意味がある。したがって、関連技術によるフラクショナルＮアーキテクチャでは、ループフィルタを置き換えるのにサンプル＆ホールド回路を使用することができない。
【００１４】
図２ｃは、関連技術のフラクショナルＮシンセサイザ内のサンプル＆ホールド回路の問題点および欠点を示しているタイミング図である。図２ｃに示されているように、基準周波数および分周器出力は、図２ｂの位相検出器出力に示されているように一定の揃った位相差を持たない、位相検出器出力、サンプル＆ホールド回路の出力電圧、および分数アキュムレータの状態も示されている。図２ｃでは、フラクショナル比は、Ｎを除数として、３／８（Ｋ＝３ Ｎ＝８）と仮定されている。フラクショナルアキュムレータ（ｆｒａｃｔｉｏｎａｌ ａｃｃｕｍｕｌａｔｏｒ）の状態は、フラクショナル比に応じて変わる。したがって、基準周波数信号および位相検出器のＵＰパルスの幅に関する分周器出力の位相も変化する。サンプルキャパシタ（Ｖｓａｍｐｌｅ）の電圧変化量は、固定されておらず、ホールドキャパシタ（Ｖｈｏｌｄ）の電圧は、合成された周波数のスペクトル純度を低下させる分数リップルを示す。
【００１５】
上記の参照は、追加または他の詳細、特徴、および／または技術的背景の適切な教示に関して適切な限り本明細書に参照により組み込まれる。
【００１６】
【特許文献１】
米国特許第６１３７３７２号
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、少なくとも上記の問題点および／または欠点を解決し、少なくともこれ以降説明している利点を提示することである。
【００１８】
本発明の他の目的は、位相ロックループベースのフラクショナルＮシンセサイザを提示することである。
【００１９】
本発明の他の目的は、２つの位相検出器を組み込んだフラクショナル補償回路および方法を提示することである。
【００２０】
本発明の他の目的は、チャージポンプが動作しているときに必ず、フラクショナルスプリアスまたはチャージポンプリップルを動的に補正するフラクショナルスプリアス補償回路を組み込むことである。
【００２１】
本発明の他の目的は、複数の位相検出器を使用してスプリアス信号を動的にキャンセルする位相ロックループベースのフラクショナルＮシンセサイザおよび方法を提示することである。
【００２２】
本発明の他の目的は、複数の位相検出器の少なくとも１つの出力に対しさまざまな長さの遅延を生じさせ、フラクショナルスプリアスを低減する位相ロックループベースのフラクショナルＮシンセサイザを提示することである。
【００２３】
本発明の他の目的は、Ｎ個のチャージポンプからなるチャージポンプ段を使用し、位相比較時に動作するチャージポンプの個数Ｎがフラクショナルアキュムレータ段によって決定されるようなフラクショナル補償回路を提示することである。
【００２４】
本発明の他の目的は、ループフィルタ内にサンプル＆ホールド回路を組み込むフラクショナル補償回路および方法を提示することである。
【００２５】
本発明の他の目的は、複数の位相検出器を使用してスプリアス信号を動的にキャンセルし、サンプル＆ホールド回路を使用する位相ロックループベースのフラクショナルＮシンセサイザおよび方法を提示することである。
【００２６】
本発明の他の目的は、ループフィルタ内でサンプル＆ホールド回路に結合されているＮ個のチャージポンプからなるチャージポンプ段を使用し、位相比較時に動作するチャージポンプの個数Ｎがフラクショナルアキュムレータ段によって決定されるようなフラクショナル補償回路を提示することである。
【００２７】
本発明によるフラクショナルＮアーキテクチャおよび方法の利点は、基準周波数がチャネル間隔の制約を受けず、ループ帯域幅を増大することができるという点である。
【００２８】
本発明によるフラクショナルＮアーキテクチャおよび方法の他の利点は、サブハーモニックスプリアスまたはフラクショナルスプリアスを低く抑えられるという点である。
【００２９】
本発明によるフラクショナルＮアーキテクチャおよび方法の他の利点は、スプリアス信号キャンセルを動的に実行できるという点である。
【００３０】
本発明によるフラクショナルＮアーキテクチャおよび方法の他の利点は、補償電流のトリミングが必要なくなるという点である。
【００３１】
本発明によるフラクショナルＮアーキテクチャおよび方法の他の利点は、環境の変化に左右されにくいという点である。
【００３２】
本発明によるフラクショナルＮアーキテクチャおよび方法の他の利点は、回路サイズを小さくできるという点である。
【００３３】
本発明によるフラクショナルＮアーキテクチャおよび方法の他の利点は、大きなループフィルタキャパシタが必要なくなるという点である。
【００３４】
本発明によるフラクショナルＮアーキテクチャおよび方法の利点は、サンプル＆ホールド回路をＰＬＬ内に実装し安定した電圧を供給できるという点である。
【課題を解決するための手段】
【００３５】
上記の目的の全部または一部を本発明の目的に従って実施形態に示されまた広範に説明されているように達成するために、位相ロックループは、入力信号および第１の分周された信号を受け取り第１の比較信号を出力する第１の位相検出器、入力信号および第２の分周された信号を受け取り第２の比較信号を出力する第２の位相検出器、第１および第２の比較信号を受け取りその比較信号に対する応答である出力信号を発生する回路、その回路から出力信号を受け取り所定の周波数の信号を発生する電圧制御発振器、所定の周波数の信号を受け取り所定の位相関係を持つ第１および第２の分周された信号を発生するプログラマブルモジュラス分周器を備える。
【００３６】
さらに上記の目的の全部または一部を本発明の目的に従って実施形態に示され、また広範に説明されているように達成するために、携帯端末用のフラクショナルＮ周波数シンセサイザは、基準信号を受信するように結合された第１の入力ポート、第２の入力ポート、第３の入力ポート、および出力ポートを備える第１の位相検出器、および基準信号を受信するように結合された第１の入力ポート、第２の入力ポート、第３の入力ポート、および出力ポートを備える第２の位相検出器、第１および第２の位相検出器の出力ポートに結合されている第１の入力ポートおよび出力ポートを備える回路、前記回路の出力ポートに結合されている入力ポートを備え、出力ポートから所定の周波数の信号を送信する電圧制御発振器、第１の分周された信号を送信するために第１の位相検出器の第２の入力ポートに結合されている第１の出力ポート、第２の分周された信号を送信するために第２の位相検出器の第２の入力ポートに結合されている第２の出力ポート、電圧制御発振器の出力ポートに結合されている第１の入力ポート、および第２の入力ポートを備えるプログラマブルモジュラス分周器、およびプログラマブルモジュラス分周器の第２の入力ポートに結合されている第１の出力ポートおよび位相検出器の第３の入力ポートに結合されている第２の出力ポートを備えるアキュムレータを備える。
【００３７】
本発明の他の利点、目的、および特徴は、一部については以下の説明で述べるが、一部は当業者にとっては、以下の説明を調べた後では明白なことであろうし、また本発明を実施することにより学ぶこともできる。本発明の目的および利点は、添付の請求項で特に指摘されているように、理解され、また実現できるであろう。
【発明を実施するための最良の形態】
【００３８】
本発明については、図を参照しながら詳細に説明するが、類似の参照番号は類似の要素を指す。
【００３９】
図３は、本発明によるフラクショナル補償回路の好ましい実施形態を示す概略図である。図３に示されているように、周波数シンセサイザ３００は、位相検出器回路３４２を備える位相ロックループ（ＰＬＬ）、ループフィルタ３２８、電圧制御発振器（ＶＣＯ）３３０、およびアキュムレータ３４０に結合されているプログラマブルモジュラス分周器３３６を備える。周波数シンセサイザ３００では、基準周波数３０２が基準周波数分周器３０４に供給される。基準周波数分周器３０４の出力は、２つの位相検出器フィード３０６および３０８に分岐される。２つの位相検出器フィード３０６および３０８は、それぞれ、位相検出器回路３４２の位相検出器３１４および３２４に入力される。位相検出器３１４および３２４の出力３１６および３２２は、ループフィルタ（ＬＦ）３２８の入力３２０に結合される。ループフィルタ３２８の出力３２９は、電圧制御発振器（ＶＣＯ）３３０に供給される。位相検出器回路３４２は、好ましくは２つのチャージポンプブロック（図に示されていない）を備える２つの位相検出器３１４および３２４を内蔵する。「チャージポンプ」、「チャージポンプブロック」、および「ＣＰ」という用語は、同じ種類の回路を意味しており、本明細書では入れ替えて使用することができる。複数のチャージポンプが参照される場合、ＣＰ１およびＣＰ２が使用されるときもある。
【００４０】
プログラマブルモジュラス分周器３３６では、ＶＣＯ３３０の出力周波数信号ＦOUT３３２を、アキュムレータ３４０からの制御信号３３８に応じて、それぞれ、ＮとＮ＋１を入れ替えて、分周する。モジュラスプログラマブル分周器からの２つの分周された値ＶＣＯ信号ＦDIV1およびＦDIV2のそれぞれが、それぞれ位相検出器３１４および３２４の第２の入力３１０および３１２として使用される。モジュラスプログラマブル分周器３３６により出力された２つの分周されたＶＣＯ信号ＦDIV1およびＦDIV2 ３１０および３１２は、ＶＣＯの周期（１／ＦOUT）である周波数および位相差と同じである可能性がある。Ｎ個の等しいチャージポンプ（図に示されていない）は、それぞれ位相検出器３１４および３２４に結合するのが好ましい。アキュムレータ３４０は、入力基準周波数（ＦREF）と分周されたＶＣＯクロック（ＦDIV1、ＦDIV2）の間の位相検出器３１４と３２４の位相比較の実行前に使用可能にすべきチャージポンプの個数を制御する。したがって、アキュムレータ３４０の出力により、それぞれ位相検出器３１４および３２４への信号３１８および３２６が有効になる。
【００４１】
図４は、プログラマブルモジュラス分周器４００の好ましい実施形態を示す図であり、例えば、入力信号をＮ＋１またはＮで分周し、２つの分周されたＶＣＯ出力ＦDIV1およびＦDIV2、４１６および４２２を出力する。プログラマブルモジュラス分周器４００は、図３のプログラマブルモジュラス分周器３３６として使用することができる。プログラマブルモジュラス分周器４００は、３個のフリップフロップ４１２、４２０、４３４と、２個のロジックゲート４０２、４２８を備えることができる。３個のフリップフロップ４１２、４２０、および４３４は同一の出力信号４３６をクロック信号とするのが好ましいため、またこれは、出力周波数信号ＦOUT ３３６であるのが好ましいので、ＦDIV1とＦDIV2、４１６および４２２の位相差は、ＶＣＯ周波数の周期である（ＴVCO＝１／ＦOUT）。
【００４２】
図４に示されているように、第１の「ＯＲ」ゲート４０２は第３のフリップフロップ４３４から入力４０４を受け取り、また第２のフリップフロップ４２０から入力４０６を受け取る。第１のフリップフロップ４１２は、ＦOUT信号４３６に従って第１の「ＯＲ」ゲート ４０２の出力４０８を受け取って処理する。第２のフリップフロップ４２０は、ＦOUT信号４３６に従って第１のフリップフロップ４１２の出力４１４を受け取って処理する。第２のフリップフロップ４２０からの入力４０６に加えて、第２の「ＯＲ」ゲート４２８はモジュラス制御信号を入力４２６として受け取る。第３のフリップフロップ４３４は、ＦOUT信号４３６に従って第２の「ＯＲ」ゲート４２８の出力４３０を受け取って処理する。第１および第２のフリップフロップ４１２、４２０の出力信号４１４および４０６は、プログラマブルモジュラス分周器４００からの分周されたＶＣＯ信号ＤFDIV1 ４１６およびＦDIV2 ４２２であるのが好ましい。
【００４３】
図５は、位相検出器およびチャージポンプ回路５００の他の好ましい実施形態を示す図である。図５に示されているように、例えば、位相検出器およびチャージポンプ回路５００を図３に示されている位相検出器回路３４２内の位相検出器３１４、３２４のうちの１つとして使用することができる。それぞれのチャージポンプからＬＦ（図に示されていない）に供給される充電または放電電流は、Ｉを代表的なフラクショナルＮ周波数シンセサイザの電流とすると、Ｉ／Ｎによって決定されるのが好ましい。イネーブル信号（ＥＮ）５１５は、フラクショナルアキュムレータの状態に従ってアキュムレータ３４０などの対応するアキュムレータ（図に示されていない）により生成され、チャージポンプ５３４の有効／無効が制御される。図５に示されているように、アキュムレータからイネーブル信号を受信する位相検出器５０６に結合されているＮ個のチャージポンプ５３４があるのが好ましい。
【００４４】
図５に示されているように、位相検出器５０６は、分周された基準信号としてのＦREF入力５０２とＦDIV入力５０４を比較して、比較に対する応答としてそれぞれチャージポンプ回路５３４が受け取る２つの出力５０８および５１０を発生する。チャージポンプ５３４の第１の「ＡＮＤ」ゲート５１８は、「ＵＰ」信号５１２および「ＥＮ」信号５１５を受け取る。第２の「ＡＮＤ」ゲート５２０は、「ＤＮ」信号５１４および「ＥＮ」信号５１５を受け取る。出力信号５０８は「ＵＰ」信号５１２、出力信号５１０は「ＤＮ」信号５１４であるのが好ましい。第１のスイッチ５２６および第１の電流源５２２は、電源電圧と出力端子５３０との間に直列に結合されている。第１のスイッチ５２６の状態（例えば、開または閉）は、対応する位相検出器内の比較結果に対する第１の「ＡＮＤ」ゲート５１８からの出力信号５４０とイネーブル信号ＥＮとによって制御される。第２のスイッチ５２８および第２の電流源５２４は、出力端子５３０とグラウンド基準電圧との間に直列に結合されている。第２のスイッチ５２８の状態は、第２の「ＡＮＤ」ゲート５２０からの出力信号５４２により制御するのが好ましい。したがって、第１の電流源５２２および第２の電流源５２４は、チャージポンプ５３４の単一出力端子５３０に、選択により結合することができる。位相検出器とチャージポンプ回路５００のＮ個のチャージポンプ５３４の出力５３２は、ループフィルタ（図に示されていない）に入る。Ｎ個のチャージポンプ５３４の出力端子５３０は、ループフィルタに出力５３２を供給するように結合されている。しかし、本発明はそのように制限されることを意図していない。
【００４５】
チャージポンプブロックの制御タイミング関係は、図６で説明されており、分数は３／８（Ｋ＝３、Ｎ＝８）と想定されている。したがって、モジュラス分周器は、８（Ｎ）で５回分周し、８サイクルのうちから９（Ｎ＋１）で３回分周する。図６に示されているタイミング関係図は、図３のそれぞれの位相検出器３１４、３２４と関連するチャージポンプブロックに使用することができる。したがって、例えば、位相検出器回路３４２は、２（Ｎ＝８）または１６個のチャージポンプ段５３４を備えることもできる。
【００４６】
図６に示されている波形は、分周された基準周波数電圧６０２およびモジュラスプログラマブル分周器６０４および６０６の出力の電圧である（例えば、３１０、３１２）。ＣＰ１およびＣＰ２（例えば、ＰＤ３１４およびＰＤ３２４内の）有効にされているチャージポンプの個数は、６０８により示され、フラクショナルアキュムレータの状態は６１０により示されている。シンセサイザの分周器の状態は、６１２により示されている。図６に示されているように、位相比較時に有効にされるチャージポンプ（ＣＰ１およびＣＰ２）の個数は、アキュムレータの状態６１０により決定される。有効にされているチャージポンプの総数は、常に、除数Ｎとして固定されている。
【００４７】
Ｎ個のチャージポンプを持つチャージブロックポンプを備える位相検出器回路の他の好ましい実施形態が図７に示されている。図７に示されているように、チャージポンプブロック７００は、それぞれスイッチ７２６、７２８、７３０、．．．７３２への第１の入力列として使用される第１の位相検出器ＰＤ１の出力７０６を受け取る。第２の位相検出器ＰＤ２の出力７０８は、それぞれスイッチ７２６、７２８、７３０、．．．７３２への第２の入力列として使用される。スイッチ７２６、７２８、７３０、および７３２のそれぞれのスイッチ出力７３４、７３６、７３８、．．．７４０は、チャージポンプ７４２、７４４、７４６、．．．７４８への入力として使用される。好ましくはＮ個のチャージポンプ７４２、７４４、７４６、．．．７４８の出力７５０、７５２、７５４、．．．７５６は、ループフィルタ（図に示されていない）に接続される出力信号７５８に結合されている。チャージポンプブロック７００で、アキュムレータが位相検出器ＰＤ１およびＰＤＦ２を図７に示されているようにチャージポンプ７２６、７２８、７３０、．．．７３２に接続する作業を制御するときに、チャージポンプの個数は、図５の総数２Ｎ個のチャージポンプと比較して、Ｎまで減らされる。
【００４８】
分周された基準周波数と分周されたＶＣＯ周波数と位相関係が、図８ａおよびｂに示されている。図８ａは分周された基準信号の相対的位相の遅れを示し、図８ｂは分周された基準信号の相対的位相の進みを示す。例えば、図８ａおよび８ｂは、分周された基準周波数３０６と図３の周波数シンセサイザ３００の分周されたＶＣＯ周波数３１０、３１２との位相関係を示すことができる。図８ａと８ｂに示されているように、この相対的電圧波形は、基準周波数８０２、Ｄｉｖｉｄｅｒ Ｏｕｔｐｕｔ1 ８０４、Ｄｉｖｉｄｅｒ Ｏｕｔｐｕｔ2 ８０６、ＰＤ１出力８０８、およびＰＤ２出力８１０を含む。常に除数Ｎである有効にされているチャージポンプ８１２および８１６の個数とフラクショナルアキュムレータの状態８１４も、それらの波形に関して示されている。
【００４９】
図８ａでは、分周された基準周波数ＦREF ８０２の位相の遅れに対する応答として、位相検出器の出力８０８と８１０の両方により、すべてのチャージポンプがループフィルタを放電し（例えば、「ＤＯＷＮ」信号を発生し）、ＶＣＯ出力周波数を下げる。逆に、図８ｂでは、分周された基準周波数の位相の進みにより、位相検出器の出力８０８および８１０がすべてのチャージポンプを放電し（例えば、「ＵＰ」信号を発生し）、ＶＣＯはその出力周波数を上げる。ロック状態では、分周された基準周波数（ＦREF）の位相は、２つの分周されたＶＣＯ周波数ＦDIV1とＦDIV2、８０４および８０６の間に置かれるが、これは、一方の位相検出器（ＰＤ１）が「ＤＯＷＮ」信号を発生し、他方（ＰＤ２）が「ＵＰ」信号を発生することを意味している。したがって、ロック状態では、ＰＤ１に接続されているチャージポンプはループフィルタを放電し、ＰＤ２に接続されているチャージポンプはループフィルタを充電し、好ましくはループフィルタ電圧を一定に保つ。
【００５０】
図９は、本発明の好ましい実施形態によるフラクショナル補償を示すタイミング図である。例えば、図９は、分周された基準周波数３０６と図３の周波数シンセサイザ３００の分周されたＶＣＯ周波数３１０、３１２との位相関係を示すことができる。図９では、図６について上述したように、この分数は３／８（Ｋ＝３、Ｎ＝８）であると想定されている。図９に示されているように、分周された基準周波数９０２の相対的電圧波形、Ｄｉｖｉｄｅｒ Ｏｕｔｐｕｔ1 ９０４、Ｄｉｖｉｄｅｒ Ｏｕｔｐｕｔ2 ９０６、ＰＤ１出力９０８、ＰＤ２出力９１０、および制御電圧９１８が示されている。わかりやすくするため、制御電圧９１８の振幅９２０、９２２、および９２４のセクションを図９に拡大して示した。有効にされているチャージポンプ９１２および９１６の個数とフラクショナルアキュムレータの状態９１４も、それらの波形に関して示されている。
【００５１】
図９に示されているような周波数シンセサイザのロックされている状態では、ＰＤ１に接続されているチャージポンプ（ＣＰ１）は常にループフィルタから電流をシンクするが、ＰＤ２に接続されているチャージポンプ（ＣＰ２）は常にループフィルタに電流をソースする。ＣＰ１による放電電流の量は、以下の式で与えられ、
【００５２】
Ｑdischarge＝Ｉdischarge＊Ｔdischarge＝｛（Ｎ−Ｋ）＊（Ｉ／Ｎ）｝＊｛（Ｋ／Ｎ）＊ＴVCO｝ （式１）
【００５３】
Ｋはアキュムレータの状態を表す。式１と同様に、ＣＰ２による充電電流量は以下の式で与えられる。
【００５４】
Ｑcharge＝Ｉcharge＊Ｔcharge＝｛Ｋ＊（Ｉ／Ｎ）｝＊［｛（Ｎ−Ｋ）／Ｎ｝＊ＴVCO］ （式２）
【００５５】
（式１）と（式２）から、ＱchargeとＱdischargeは常に同じである。したがって、充電電流と放電電流は互いに補償しあい、ロック状態でループフィルタの出力電圧を一定に保つ。ＰＬＬのループ特性は位相関係を保持して、上記の式を満たすのが好ましく、ループフィルタ電圧は温度などの環境変化に左右されず一定に保たれるのが好ましい。したがって、フラクタルスプリアスは動的に補償される。さらに、補償電流トリミングは不要である。さらに、図９内の位相比較時のループフィルタ電圧の摂動が小さいことから、制御電圧の平均レベルを変化させず、またＶＣＯ周波数の周期の非常に短い時間に発生するためフラクタルスプリアスおよび位相雑音が関連技術によるフラクタルＮアーキテクチャに比べて無視できるくらい小さいことがわかる。
【００５６】
しかし、本発明による好ましい実施形態は、上記のケースに制限されないし、またそのように制限することも意図していない。例えば、分周された信号の間の位相差と使用するチャージポンプの個数を変えることにより、本発明による基準信号のフラクタル補償を実施するその他の組み合わせが可能である。
【００５７】
本発明による位相ロックループを備える周波数シンセサイザの他の実施形態が図１０に示されている。図１０に示されているように、周波数シンセサイザ１０００は、それぞれ第１および第２の位相検出器１０１０および１０１２に入力される基準周波数１００２を受け取る。第１の位相検出器１０１０は、さらに、第１の分周されたＶＣＯ周波数１００４を受け取り、第２の位相検出器１０１２は、さらに、第２の分周されたＶＣＯ周波数１００８を受け取る。遅延１０１８では、第１の位相検出器１０１０の出力１０１４を受け取り、好ましくは、指定された遅延の後、同出力を出力する。第１のチャージポンプ１０２２は、遅延ブロック１０１８の出力１０２０を受け取り、第２のチャージポンプ１０２４は、第２の位相検出器１０１２の出力１０１６を直接受け取る。第１のチャージポンプ１０２２の出力１０２６および第２のチャージポンプ１０２４の出力１０２８は結合され、ループフィルタ３２８などのループフィルタへの入力１０３０として使用される。ＶＣＯ３３０、モジュラスプログラマブル分周器３３６、およびアキュムレータ３４０は、ループフィルタ３２８および位相検出器回路１０５０に結合するのが好ましい。図１０の好ましい実施形態では、第１および第２の位相検出器１０１０および１０１２のうちの一方の出力に遅延を入れることにより、ループフィルタの電圧１０３０内の摂動がさらに低減される。図１０に示されているように、第１の位相検出器１０１０の出力１０１４を遅延させ、ループフィルタの電圧の摂動を低減するか、または最小限に抑える。しかし、本発明はそのように制限されることを意図していない。
【００５８】
例えば、図１０に示されているような遅延ブロック１０１８を第１の位相検出器１０１０の前に配置すると、上で説明したのと同じ効果が得られ、好ましい結果となる。図１１に示されているように、周波数シンセサイザの位相検出器回路１１００の他の好ましい実施形態では、基準周波数入力１００２を受け取る第１の遅延ブロック１１０６および第１の分周されたＶＣＯ周波数１００４を受け取る第２の遅延ブロック１１０８を備える。第１の位相検出器１０１０は、第１の遅延ブロック１１０６の出力１１１０および第２の遅延ブロック１１０８の出力１１１２を受け取って処理する。第２の位相検出器１０１２および第２のチャージポンプ１０２４は、上述のように動作する。しかし、第１のチャージポンプ１０２２は、第１の位相検出器１０１０から出力１１１４を直接受け取る。第１のチャージポンプ１０２２からの出力１１２６および第２のチャージポンプ１０２４からの出力１１２８は組み合わされ、ループフィルタ（図に示されていない）への入力１１３０として使用される。
【００５９】
図１０〜１１に示されている好ましい実施形態で発生するような遅延の動作および効果について説明することにする。図１２に示されているように、第１の位相検出器の電圧出力は波形１２０２で表され、第１の位相検出器の遅延された出力は波形１２０４で表され、第２の位相検出器の出力は波形１２０６で表される。電圧制御信号は、波形１２０８により表され、図に示されている振幅は、セクション１２１２、１２１４、および１２１６ではわかりやすくするために誇張してある。さらに、フラクショナルアキュムレータの状態は、１２１０で示されている。
【００６０】
図１２に示されているように、ＰＤ１の「ＤＯＷＮ」信号およびＰＤ２の「ＵＰ」信号がオーバーラップしている。したがって、充電電流および放電電流が同時にループフィルタに印加され、互いに補償しあい、ループフィルタの電圧の最大振幅変動を低減または最小限に抑える。遅延されたＰＤ１信号１２０４およびＰＤ２信号１２０６がオーバーラップする限り、図１０〜１１の好ましい実施形態のオペレーションはループフィルタの電圧を下げる効果を有する。しかし、本発明の好ましい実施形態はそのように制限されることを意図していない。例えば、遅延はＰＤ２信号またはＰＤ１とＰＤ２の両方の信号において発生することがありえる。さらに、分周比による最適なまたは所定の遅延を、例えば、制御アキュムレータにより設定することができる。
【００６１】
図１３および１４は、遅延制御回路例を示す図である。図１３は、デジタル制御回路１３００を示しており、直列に結合された遅延タップ１３０４、１３１２、１３２０、および１３２８は、入力端子１３０２と出力端子１３４０との間で結合されている。回路内に切り替えられる遅延タップ１３０４、１３１２、１３２０、および１３２８の個数により、入力信号ＩＮと出力信号ＯＵＴの間の所定の遅延が決まる。デジタル遅延制御回路１３００は、入力端子１３０２の入力信号ＩＮとして遅延される信号を受け取る。例えば、遅延タップとしてインバータが考えられる。複数のスイッチ１３３２、１３３４、１３３６、１３３８は、それぞれ、遅延タップ１３０４、１３１２、１３２０、および１３２８の出力と出力端子１３４０の間に接続されている。スイッチ１３３２、１３３４、１３３６、および１３３８のオン／オフ状態は、制御信号１３５０によって決定されるのが好ましい。したがって、デジタル遅延制御回路１３００の全遅延は、スイッチ１３３２、１３３４、１３３６、および１３３８の状態により制御される。
【００６２】
図１４は、制御電圧により各遅延セルの遅延と、さらにそれにより回路の全遅延が制御されるアナログ遅延制御回路例を示す。図１４に示されているように、アナログ遅延制御回路１４００は、第１の遅延セル１４０４に結合されている入力端子１４０２で入力信号ＩＮを受け取る。遅延セル１４１２、１４１６、および１４２２は、第１の遅延セル１４０４と出力端子１４２６との間に直列接続されている。遅延セル１４０４、１４１２、１４１６、および１４２２のそれぞれに制御電圧ＣＯＮＴＲＯＬ１４２８が入り、この制御電圧により、各遅延セルで発生する遅延が制御され、したがって、制御電圧１４２８により、入力信号ＩＮと出力信号ＯＵＴの間の所定の累積的遅延が決まる。上述のように、多少の遅延タップまたは遅延セルで遅延回路例を構成できる。
【００６３】
上述のように、周波数シンセサイザの好ましい実施形態にはさまざまな利点がある。好ましい実施形態による位相ロックループ（ＰＬＬ）を備える周波数シンセサイザは、フラクショナルスプリアス補償回路を組み込んで、チャージポンプが動作するときにチャージポンプのリップルを動的に補正する。好ましい実施形態では、プログラマブル分周器は、ＰＬＬの２つの位相検出器への入力に対し同じ分周比を使用する電圧制御発振器（ＶＣＯ）からの分周信号であるのが好ましい２つの出力信号を出力する。したがって、分周されたＶＣＯ信号の位相差は、ＶＣＯ出力の周期であることが好ましい。周波数シンセサイザのロック状態では、対応する基準信号の位相がこれらの分周器信号の間に発生する。好ましい実施形態では、２つの位相検出器（ＰＤ）が使用され、それぞれ入力端子が分周器の２つの分周ＶＣＯ信号のうちの一方を受け取るように接続されている。それぞれの位相検出器の第２の入力端子は、基準信号を受け取るように接続される。したがって、ロック状態では、一方のＰＤが「ＵＰ」信号を出力し、他方が「ＤＯＷＮ」信号を出力する。
【００６４】
チャージポンプブロックは、Ｎ個の等しいチャージポンプ段を備えることができ、それぞれの位相検出器出力端子に接続されている。それぞれのチャージポンプの出力端子は、ループフィルタ内で結合される。位相比較時に動作するチャージポンプの個数は、フラクショナルアキュムレータ段で決定される。ロック状態では、充電電流および放電電流の量は常に同じであり、互いに補償しあう。したがって、フラクショナルリップルは発生しない。そこで、本発明による好ましい実施形態では、補償電流トリミングの必要がないか、または少なくて済む。フラクショナル補償は動的であり、回路使用年数、プロセス、および温度などの環境変化の影響を受けにくい。したがって、周波数シンセサイザの好ましい実施形態は、プログラマブル分周器の分周された信号の位相差とアクティブ化されるチャージポンプの個数を変化させることにより実施することができる。
【００６５】
図１５は、複数の位相検出器がそれぞれ１つのサンプルキャパシタに結合されているサンプル＆ホールド回路１５００の好ましい実施形態を示す図である。図１５に示されているように、第１のチャージポンプ１５０６は第１の位相検出器ＰＤ１から入力を受け取り、第２のチャージポンプ１５０８は第２の位相検出器ＰＤ２から入力を受け取る。第１のチャージポンプ１５０６の出力１５１０および第２のチャージポンプ１５０８の出力１５１２は、第１のノードｎ１に結合されているサンプル＆ホールド回路１５３６の入力１５１４に一緒に結合されている。サンプル＆ホールド回路１５３６では、基準電圧Ｖref１５１６は第１のスイッチ１５１８を通じて第１のノードｎ１に結合されている。第１のキャパシタ１５２０であるサンプルキャパシタは、グラウンド基準電圧１５２２と第１のノードｎ１との間に結合される。第２のスイッチ１５２４は、第１のノードｎ１と出力端子に１５３４に結合されている第２のノードｎ２との間に結合される。第２のキャパシタ１５３０であるホールドキャパシタは、グラウンド基準電圧１５２２と第２のノードｎ２との間に結合される。サンプルキャパシタ１５２０およびホールドキャパシタ１５３０の容量は、通常のループフィルタキャパシタも容量よりもはるかに小さい。位相検出器ＰＤ１およびＰＤ２で位相比較が実行される前に、第１のスイッチ１５１８が閉じられ、サンプルキャパシタ１５２０が基準電圧Ｖref１５１６まで充電される。それぞれ位相検出器ＰＤ１およびＰＤ２の後のチャージポンプブロック１５０６および１５０８は、位相比較の結果の検出された位相差に応じて基準電圧Ｖref１５１６からサンプルキャパシタ１５２０の電圧を増減する。位相比較が完了すると、サンプルキャパシタ１５２０内の電荷が第２のスイッチ１５２４を介してホールドキャパシタに１５３０に移動されるのが好ましい。
【００６６】
図１６は、本発明によるサンプル＆ホールド型フラクショナルＮ周波数シンセサイザのフラクショナル補償法を示すタイミング図である。例えば、図１６は、分周された基準周波数３０６とサンプル＆ホールド回路でｌｏを置き換える図３の周波数シンセサイザ３００の分周されたＶＣＯ周波数３１０、３１２との位相関係を示すことができる。図１６では、この分数は３／８（Ｋ＝３、Ｎ＝８）であると仮定している。フラクショナルアキュムレータの状態Ｋにより、位相比較時に動作するチャージポンプの個数が決まる。例えば、ＰＤ１の（Ｎ−Ｋ）個のチャージポンプとＰＤ２のＫ個のチャージポンプが有効にされている。有効にされているチャージポンプの総数は、常にＮである。図１６では、分周された基準周波数１６０２の相対的電圧波形、Ｄｉｖｉｄｅｒ Ｏｕｔｐｕｔ1 １６０４、Ｄｉｖｉｄｅｒ Ｏｕｔｐｕｔ2 １６０６、ＰＤ１出力１６０８、ＰＤ２出力１６１０、および制御電圧１６１２が示されている。有効にされているチャージポンプ１６１６および１６１８の個数とフラクショナルアキュムレータの状態１６１４も、それらの波形に関して示されている。図１６で、分周された基準信号１６０２の位相の進みは、ＰＤ１およびＰＤ２に対応する有効にされているチャージポンプの個数を変えることで一様に補正されるため、ＰＤ１およびＰＤ２からの基準電圧（Ｖｓｍａｐｌｅ）から制御電圧（Ｖｈｏｌｄ）までの充電増大により一貫性のある値が得られる。
【００６７】
図７に関して上で説明したように、全部でＮ個のチャージポンプを実施し、アキュムレータによって制御されるスイッチでＰＤ１およびＰＤ２に接続されているチャージポンプの個数を決める。図１６に示されているように、すべての位相比較でのチャージポンプからソースされる電荷の量は以下の式で与えられる。
【００６８】
ＱTOTAL＝ＩCP1＊ＴCP1＋ＩCP2＊ＴCP2
＝［｛（Ｎ−Ｋ）＊（Ｉ／Ｎ）｝＊｛Ｔ１−（Ｋ／Ｎ）＊ＴVCO｝］＋［Ｋ＊（Ｉ／Ｎ）＊｛（Ｔ1−（Ｋ／Ｎ）＊ＴVCO）＋ＴVCO｝］
＝Ｉ＊Ｔ1＝ｃｏｎｓｔａｎｔ （式３）
【００６９】
したがって、制御電圧またはサンプルキャパシタの電圧変化は一定であり、ホールドキャパシタの電圧も一定に保たれる。そのため、合成された出力はよいスペクトル純度を示す。分周比が変化して異なる周波数が発生する場合、基準信号と分周された出力との位相差Ｔ1が変化し、これにより制御電圧が決まる。さらに、図１６に示されているように、基準信号は分周された信号１６０４および１６０６よりも先へ進む。しかし、本発明はそのように制限されることを意図していない。基準信号の位相が分周された出力よりも遅れる場合、サンプルキャパシタの電圧を基準電圧Ｖrefから下げることができる。さらに、本発明による好ましい実施形態は、２つの分周器出力信号の位相差と各位相検出器内のチャージポンプの個数を変えることによりさまざまな形で実施することができる。
【００７０】
本発明による位相ロックループを備えるサンプル＆ホールド型フラクショナルＮ周波数シンセサイザの他の実施形態が図１７に示されている。図１７に示されているように、周波数シンセサイザ１７００は、それぞれ第１および第２の位相検出器１７１０および１７１２に入力される基準周波数１７０２を受け取る。第１の位相検出器１７１０は、さらに、第１の分周されたＶＣＯ周波数１７０４を受け取り、第２の位相検出器１７１２は、さらに、第２の分周されたＶＣＯ周波数１７０８を受け取る。ロック検出器１７１８および第１のチャージポンプブロック１７２２は、第１の位相検出器１７１０の出力１７１４を受け取る。ロック検出器１７１８および第２のチャージポンプ１７２４は、第２の位相検出器１７１２の出力１７１６を受け取る。第１のチャージポンプ１７２２の出力１７２６および第２のチャージポンプ１７２４の出力１７２８は一緒に結合され、サンプル＆ホールド回路１５３６などのサンプル＆ホールド回路１７４０の入力１７３０として使用される。ＶＣＯ３３０、モジュラスプログラマブル分周器３３６、およびアキュムレータ３４０などは、サンプル＆ホールド回路１７４０および位相検出器１７１０および１７１２に結合するのが好ましい。
【００７１】
図１７の好ましい実施形態では、デジタル−アナログコンバータ（ＤＡＣ）１７３２は、ロック検出器１７１８から入力１７２０を受け取り、サンプル＆ホールド回路１７４０に入る出力１７３４を発生する。出力１７３４は、サンプルキャパシタを初期化するために使用される基準電圧Ｖrefであるのが好ましい。
【００７２】
サンプル＆ホールド型ＰＬＬでは、最初に設定された基準電圧がロック制御電圧から隔たりすぎると、ループは目的の周波数を発生することができない。本発明による周波数シンセサイザ１７００は、ロック検出器を備え、最初に設定された基準電圧がロック制御電圧から隔たり過ぎていたとしても、目的の周波数を発生する。図１７に示されているように、検出器回路１７５０は、ロック検出器１７１８およびＤＡＣ１７３２を備えることができる。ロック検出器１７１８は、それぞれ、各位相検出器１７１０および１７１２の出力を監視するのが好ましい。例えば、ＰＤ１とＰＤ２の両方の出力が増加電圧信号の場合（例えば、「ＵＰ」信号）、基準信号１７０２が分周された信号１７０４および１７０８よりも先に進む。この場合、ＤＡＣ１７３２により、基準電圧１７３４（例えば、Ｖref）が高くなり、基準電圧と目的の電圧との間の電圧差が最小になる。ＰＤ１とＰＤ２の両方の出力が減少電圧信号の場合（例えば、「ＤＯＷＮ」信号）、基準信号１７０２が分周された信号１７０４および１７０８よりも遅れる。この場合、ＤＡＣ１７３２により、基準電圧１７３４は低くなる。一方の位相検出器が増大信号を発生し、他方の位相検出器が減少信号を発生した場合（例えば、ＰＤ１がＤＯＷＮ信号を発生し、ＰＤ２がＵＰ信号を発生する場合）、基準電圧１７３４は目的の制御電圧に非常に近い値となる。しかし、本発明はそのように制限されることを意図していない。
【００７３】
図１８は、本発明の他の実施形態による基準電圧を設定するシステムを示している。図１８に示されているように、検出器回路１８５０の他の好ましい実施形態は、アナログ−デジタル回路（ＡＤＣ）１８２０およびデジタル−アナログ回路（ＤＡＣ）１８３０を備える。第１の位相検出器１７１０、第２の位相検出器１７１２、第１のチャージポンプ１７２２、第２のチャージポンプ１７２４、およびサンプル＆ホールド回路１７４０については上で説明している。そこで、ここでは説明を省略する。サンプル＆ホールド回路１７４０の出力１８１０は、ＶＣＯ（図に示されていない）とアナログ−デジタルコンバータ１８２０に送られる。アナログ−デジタルコンバータ１８２０の出力１８２２がデジタル−アナログコンバータ１８３０に入る。ＡＤＣ１８２０は、所定の電圧との比較のため制御電圧を決定し、好ましくは、ＤＡＣ１８３０を通じて基準電圧１８４０（例えば、Ｖref）を設定する。しかし、本発明はそのように制限されることを意図していない。例えば、検出器回路１８５０は、検出器回路１７５０で置き換えることもでき、サンプル＆ホールド回路１７４０から出力電圧１８１０を受け取るロック検出器１７１８を使用して所定の制御電圧と比較できるようになるまでＤＡＣ１７３２出力を制御する。
【００７４】
図１９は、サンプル＆ホールド回路内の基準電圧が目的の制御電圧と一致したときにサンプル＆ホールド型フラクショナルＮ周波数シンセサイザのフラクショナル補償法を示すタイミング図である。例えば、図１９は、分周された基準周波数３０６と図３の周波数シンセサイザ３００の分周されたＶＣＯ周波数３１０、３１２との位相関係を示すことができる。図１９では、上述のようにこの分数は３／８（Ｋ＝３、Ｎ＝８）であると仮定されている。相対的電圧波形は分周された基準周波数１９０２であり、Ｄｉｖｉｄｅｒ Ｏｕｔｐｕｔ1 １９０４、Ｄｉｖｉｄｅｒ Ｏｕｔｐｕｔ2 １９０６、ＰＤ１出力１９０８、ＰＤ２出力１９１０、および制御電圧１９１８が示されている。有効にされているチャージポンプ１９１２および１９１６の個数とフラクショナルアキュムレータの状態１６１４も、それらの波形に関して示されている。
【００７５】
図１９に示されているように、基準信号は分周された信号の間にある。したがって、ＰＤ１に結合されているチャージポンプ（ＣＰ１）は常にサンプル＆ホールド回路から電流をシンクし、ＰＤ２に結合されているチャージポンプ（ＣＰ２）は常に周波数シンセサイザのサンプル＆ホールドに電流をソースする。充電および放電の量は、式３を通じて正確に一致し、制御電圧は一定に保たれる。式３によれば、ＣＰ１による放電電流の量は、以下の式で与えられ、
【００７６】
Ｑdischarge＝Ｉdischarge＊Ｔdischarge＝｛（Ｎ−Ｋ）＊（Ｉ／Ｎ）｝＊｛（Ｋ／Ｎ）＊ＴVCO｝ （式１）
【００７７】
Ｋはアキュムレータの状態を表す。式１と同様に、ＣＰ２による充電電流量は以下の式で与えられる。
【００７８】
Ｑcharge＝Ｉcharge＊Ｔcharge＝｛Ｋ＊（Ｉ／Ｎ）｝＊［｛（Ｎ−Ｋ）／Ｎ｝＊ＴVCO］ （式２）
【００７９】
（式１）と（式２）から、ＱchargeとＱdischargeは常に同じである。
【００８０】
上述のように、本発明による周波数シンセサイザの好ましい実施形態にはさまざまな利点がある。位相ロックループ（ＰＬＬ）周波数シンセサイザの好ましい実施形態では、フラクショナルＮ型周波数シンセサイザ内にサンプル＆ホールド回路を組み込む。好ましい実施形態では、サンプル＆ホールド回路でフラクショナルＮ型周波数シンセサイザ内の関連技術のループフィルタキャパシタを置き換えるため、回路サイズが縮小し、必要電力も低減される。好ましい実施形態による位相ロックループ（ＰＬＬ）を備える周波数シンセサイザは、さらにフラクショナルスプリアス補償回路を組み込んで、チャージポンプが動作するときにチャージポンプのリップルを動的に補正する。好ましい実施形態では、プログラマブル分周器は、位相差がＶＣＯ出力の周期である電圧制御発振器（ＶＣＯ）からの好ましくは分周された信号である２つの出力信号を発生する。周波数シンセサイザのロック状態では、対応する基準信号の位相がこれら２つの分周器信号の間に発生する。好ましい実施形態では、２つの位相検出器（ＰＤ）が使用され、それぞれ、基準信号および２つの分周されたＶＣＯ信号のうちの一方を受け取り、一方の位相検出器で電圧増大信号を出力し、他方の位相検出器ではロック状態で電圧減少信号を出力することができる。
【００８１】
チャージポンプブロックは、Ｎ個の等しいチャージポンプ段を備え、一方または両方の位相検出器出力端子に結合することができ、また各チャージポンプの出力はサンプル＆ホールド回路内で結合される。ロック状態では、充電電流および放電電流の量は実質的に互いに補償しあう。したがって、フラクショナルリップルは発生しない。そのため、フラクショナル補償は動的であり、本発明による好ましい実施形態での回路使用年数、プロセス、および温度などの環境変化の影響を受けにくい。周波数シンセサイザの好ましい実施形態は、サンプル＆ホールド回路を備える複数の位相検出器を使用して一様で安定なＶＣＯ制御電圧を供給することにより実施することができる。
【００８２】
前述の実施形態および利点は、単に例として取りあげたのであり、本発明を制限するものと解釈すべきではない。本発明の教示は、他の種類の装置にも容易に応用できる。本発明の説明は、理解を目的としており、請求項の範囲を制限することを目的としていない。多くの代替、修正、およびバリエーションがあるが、当業者であれば明らかであろう。請求項では、手段と機能の条項は、本明細書で記載されている機能を実行するものとして説明している構造および構造上の均等だけでなく、均等な構造も対象とすることを意図している。
【図面の簡単な説明】
【００８３】
【図１】サンプル＆ホールド回路を使用する整数Ｎ周波数シンセサイザの関連技術による実施形態の図である。
【図２ａ】図１の位相検出器およびサンプル＆ホールド回路の図である。
【図２ｂ】関連技術のサンプル＆ホールド型整数Ｎ周波数シンセサイザのロック状態のタイミング図である。
【図２ｃ】関連技術のフラクショナルＮシンセサイザ内のサンプル＆ホールド回路のタイミング図である。
【図３】本発明による位相ロックループ（ＰＬＬ）を備える周波数シンセサイザの好ましい実施形態を示す概略図である。
【図４】図３のプログラマブルモジュラス分周器の好ましい実施形態を示す図である。
【図５】位相検出器の後のチャージポンプ段とともにチャージポンプブロックを備える位相検出器回路を示す図である。
【図６】図５のチャージポンプブロックの制御タイミング図を示す図である。
【図７】図５の全部で２Ｎ個のチャージポンプと比較してチャージポンプの個数をＮ個に減らしたチャージポンプブロックを備える位相検出器回路の他の実施形態を示す図である。
【図８ａ】それぞれ分周された基準周波数および分周されたＶＣＯ周波数の位相の遅れおよび位相の進みのタイミング図である。
【図８ｂ】それぞれ分周された基準周波数および分周されたＶＣＯ周波数の位相の遅れおよび位相の進みのタイミング図である。
【図９】本発明の好ましい実施形態による補償方式のタイミング図である。
【図１０】位相検出器回路内に遅延が生じるＰＬＬを備える周波数シンセサイザの他の好ましい実施形態を示す図である。
【図１１】遅延がある位相検出器回路の他の好ましい実施形態を示す図である。
【図１２】位相検出器回路に遅延が入り込んだときの影響を示すタイミング図である。
【図１３】回路内に切り替えられる遅延タップにより遅延が決定されるデジタル制御回路例を示す図である。
【図１４】制御電圧により各遅延セルの遅延と回路の全遅延が制御されるアナログ回路例を示す図である。
【図１５】各チャージポンプ出力が１つのサンプルキャパシタに結合されているサンプル＆ホールド回路を示す図である。
【図１６】本発明によるサンプル＆ホールドフラクショナルＮ周波数シンセサイザを動作させる方法の好ましい実施形態を示すタイミング図である。
【図１７】本発明により基準電圧を設定する検出器回路を備えるサンプル＆ホールド型フラクショナルＮ周波数シンセサイザの他の好ましい実施形態を示す図である。
【図１８】本発明により基準電圧を設定する検出器回路を備えるフラクショナルＮ周波数シンセサイザの他の好ましい実施形態の一部を示す図である。
【図１９】本発明による基準電圧が目的の制御電圧と一致したときにサンプル＆ホールド型フラクショナルＮ周波数シンセサイザを動作させる方法の他の好ましい実施形態を示すタイミング図である。
Claims (33)
- 位相ロックループであって、
入力信号および第１の分周された信号を受け取り第１の比較信号を出力する第１の位相検出器と、
前記入力信号および第２の分周された信号を受け取り第２の比較信号を出力する第２の位相検出器と、
前記第１および第２の比較信号を受け取り、前記比較信号に応答する出力信号を発生する回路と、
前記回路から前記出力信号を受け取り、所定の周波数信号を発生する電圧制御発振器と、
前記所定の周波数信号を受け取り、所定の位相関係を持つ前記第１および第２の分周された信号を発生するプログラマブルモジュラス分周器とを備えることを特徴とする位相ロックループ。 - さらに制御線によって操作される複数の並列スイッチを備え、前記スイッチのそれぞれが、前記各スイッチの位置に応じて、複数のチャージポンプの対応する１つを前記第１および第２の比較信号のうちの選択された信号に結合することを特徴とする請求項１に記載の位相ロックループ。
- 前記チャージポンプのそれぞれは、所定の量の電流を前記回路に対してソースすること、およびシンクすることのうちの一方を実行することを特徴とする請求項２に記載の位相ロックループ。
- 前記第１の位相検出器は、
第１の出力ポートおよび第２の出力ポートを備える位相検出器部分と、
複数のチャージポンプ段を備えるチャージポンプ部分とを備えることを特徴とする請求項１に記載の位相ロックループ。 - 前記チャージポンプ段のそれぞれは、
第１の電流源および第１の所定の電圧とチャージポンプ出力端子との間に直列に結合されている第１のスイッチと、
第２の電流源および第２の所定の電圧と前記チャージポンプ出力端子との間に直列に結合されている第２のスイッチと、
前記第１の入力が前記位相検出器部分の前記第１の出力ポートに結合され、第２の入力が制御信号を受け取り、出力ポートが前記第１のスイッチに結合されている第１のロジックゲートと、
第１の入力が前記位相検出器部分の前記第２の出力ポートに結合され、第２の入力が制御信号を受け取り、出力ポートが前記第２のスイッチに結合されている第２のロジックゲートとを備えることを特徴とする請求項４に記載の位相ロックループ。 - 前記第１および第２のロジックゲートはＡＮＤゲートであり、前記第１および第２のＡＮＤゲートの出力で前記第１および第２のスイッチのうちの一方を選択して前記チャージポンプ出力端子を前記第１および第２の電流源のうちの一方に結合することを特徴とする請求項５に記載の位相ロックループ。
- さらに前記分周された信号および前記第１および第２の位相検出器のうちの一方に対する前記比較信号で前記入力信号のうちの１つを遅延させるように結合されている信号遅延デバイスを備えることを特徴とする請求項１に記載の位相ロックループ。
- さらに前記第１および第２の位相検出器のうちの一方に結合されている信号遅延デバイスを備えることを特徴とする請求項１に記載の位相ロックループ。
- 前記信号遅延デバイスはデジタル遅延制御回路およびアナログ遅延制御回路のうちの１つであることを特徴とする請求項８に記載の位相ロックループ。
- 前記第１および第２の分周された信号は同じ周波数を持つことを特徴とする請求項１に記載の位相ロックループ。
- 前記プログラマブルモジュラス分周器は、
第１のロジックゲートと、
制御信号を受け取る第２のロジックゲートと、
第１のロジックゲートの出力信号と前記電圧制御発振器の前記出力ポートからのクロック信号を受け取るように結合されている第１のフリップフロップと、
第１のフリップフロップの出力信号を受け取るように結合されている第２のフリップフロップゲートであって、前記第１および第２のロジックゲートが前記第２のフリップフロップの出力信号を受け取ることを特徴とする第２のフリップフロップゲートと、
前記第２のロジックゲートから出力信号を受け取るように結合されている第３のフリップフロップであって、前記第１、第２、および第３のフリップフロップがクロック信号として所定の周波数信号を受け取り、前記第３のフリップフロップの出力信号が前記第１のロジックゲートに入り、前記第１および第２のフリップフロップの前記出力信号が分周された信号であることを特徴とする第３のフリップフロップとを備える請求項１に記載の位相ロックループ。 - 前記第１および第２の分周された信号は前記クロック信号の一周期分だけ位相が異なることを特徴とする請求項１１に記載の位相ロックループ。
- さらに前記回路の基準電圧を調整するように結合されている検出回路を備えることを特徴とする請求項１に記載の位相ロックループ。
- 前記回路はサンプル＆ホールド回路であって、
第１のスイッチおよび第１の所定の基準電圧と第２の所定の基準電圧の間の第１のノードのところで直列に結合されている第１のキャパシタであって、前記第１のノードは前記第１および第２の比較信号を受け取るように結合されていることを特徴とする第１のスイッチおよび第１のキャパシタと、
前記第２の基準電圧と第２のノードの間に結合される第２のキャパシタと、
前記第１のノードと前記第２のノードの間に結合されているスイッチとを備えることを特徴とする請求項１に記載の位相ロックループ。 - さらに前記第１の所定の基準電圧を設定する検出回路を備えることを特徴とする請求項１４に記載の位相ロックループ。
- 前記検出回路は、
前記第１および第２の位相検出器から前記比較信号を受け取るロック検出器と、
前記ロック検出器からの制御信号に応答する前記第１の所定の基準電圧の電圧レベルを調整するデジタル−アナログコンバータとを備えることを特徴とする請求項１５に記載の位相ロックループ。 - 前記検出回路は、
前記サンプル＆ホールド回路の前記出力を受け取るアナログ−デジタルコンバータと、
前記アナログ−デジタルコンバータからの制御信号に応答する前記第１の所定の基準電圧の電圧レベルを調整するデジタル−アナログコンバータとを備えることを特徴とする請求項１５に記載の位相ロックループ。 - 前記検出回路は、
前記サンプル＆ホールド回路から前記出力信号を受け取るロック検出器と、
前記ロック検出器からの制御信号に応答する前記第１の所定の基準電圧の電圧レベルを調整するデジタル−アナログコンバータとを備えることを特徴とする請求項１５に記載の位相ロックループ。 - 前記第１および第２の分周された信号は同じ周波数を持ち、前記第１および第２の分周された信号は前記クロック信号の１周期分だけ位相が異なり、前記第１の位相検出器および第２の位相検出器は同じ設計のものであることを特徴とする請求項１に記載の位相ロックループ。
- 携帯端末用のフラクショナルＮ周波数シンセサイザであって、
位相検出器回路であって、
基準信号を受け取るように結合されている第１の入力ポート、第２の入力ポート、第３の入力ポート、および出力ポートを備える第１の位相検出器と、
前記基準信号を受け取るように結合されている第１の入力ポート、第２の入力ポート、第３の入力ポート、および出力ポートを備える第２の位相検出器と、
前記第１および第２の位相検出器の前記出力ポートに結合されている第１の入力ポート、および出力ポートを備える回路と、
前記回路の前記出力ポートに結合されている入力ポートを備え、所定の周波数信号を出力ポートから送信する電圧制御発振器と、
前記第１の位相検出器の前記第２の入力ポートに結合して第１の分周された信号を送信する第１の出力ポート、前記第２の位相検出器の前記第２の入力ポートに結合して第２の分周された信号を送信する第２の出力ポート、前記電圧制御発振器の前記出力ポートに結合されている第１の入力ポート、および第２の入力ポートを備えるプログラマブルモジュラス分周器と、
第１の出力ポートが前記プログラマブルモジュラス分周器の前記第２の入力ポートに結合され、第２の出力ポートが前記位相検出器の前記第３の入力ポートに結合されているアキュムレータとを備えることを特徴とするフラクショナルＮ周波数シンセサイザ。 - 前記移動端末は携帯電話、パーソナルデジタルアシスタント、デジタルオーディオプレーヤー、インターネットアプライアンス、遠隔制御デバイス、およびラップトップコンピュータのうちの１つであることを特徴とする請求項２０に記載のフラクショナルＮ周波数シンセサイザ。
- さらに制御線によって操作される複数のスイッチを備え、前記スイッチのそれぞれが、複数のチャージポンプのうちの対応する１つを、前記アキュムレータからの制御信号に応じて、前記第１の位相検出器および前記第２の位相検出器のうちの選択された位相検出器の出力ポートに結合することを特徴とする請求項２０に記載のフラクショナルＮ周波数シンセサイザ。
- 前記第１の位相検出器および第２の位相検出器は同じ設計であることを特徴とする請求項２０に記載のフラクショナルＮ周波数シンセサイザ。
- 前記第１の位相検出器は、
第１の出力ポートおよび第２の出力ポートを備える位相検出器部分と、
複数のチャージポンプ段を備えるチャージポンプ部分とを備えることを特徴とする請求項２０に記載のフラクショナルＮ周波数シンセサイザ。 - 前記チャージポンプ段のそれぞれは、
第１の電流源および第１の所定の電圧とチャージポンプ出力端子との間に直列に結合されている第１のスイッチと、
第２の電流源および第２の所定の電圧と前記チャージポンプ出力端子との間に直列に結合されている第２のスイッチと、
前記第１の入力ポートが前記位相検出器部分の前記第１の出力ポートに結合され、第２の入力が制御信号を受け取り、出力ポートが前記第１のスイッチに結合されている第１のロジックゲートと、
第１の入力が前記位相検出器部分の前記第２の出力ポートに結合され、第２の入力が制御信号を受け取り、出力ポートが前記第２のスイッチに結合されている第２のロジックゲートとを備えることを特徴とする請求項２４に記載のフラクショナルＮ周波数シンセサイザ。 - さらに前記分周された信号および前記第１および第２の位相検出器のうちの一方に対する前記比較信号で前記入力信号のうちの１つを遅延させるように結合されている信号遅延デバイスを備えることを特徴とする請求項２０に記載のフラクショナルＮ周波数シンセサイザ。
- さらに前記第１および第２の位相検出器のうちの一方に結合されている信号遅延デバイスを備えることを特徴とする請求項２０に記載のフラクショナルＮ周波数シンセサイザ。
- 前記プログラマブルモジュラス分周器は、
第１のロジックゲートと、
制御信号を受け取る第２のロジックゲートと、
第１のロジックゲートの出力信号と前記電圧制御発振器の前記出力ポートからのクロック信号を受け取るように結合されている第１のフリップフロップと、
第１のフリップフロップの出力信号を受け取るように結合されている第２のフリップフロップゲートであって、前記第１および第２のロジックゲートが前記第２のフリップフロップの出力信号を受け取る第２のフリップフロップゲートと、
前記第２のロジックゲートから出力信号を受け取るように結合されている第３のフリップフロップであって、前記第１、第２、および第３のフリップフロップがクロック信号として所定の周波数信号を受け取り、前記第３のフリップフロップの出力信号が前記第１のロジックゲートに入り、前記第１および第２のフリップフロップの前記出力信号が分周された信号であることを特徴とする第３のフリップフロップとを備える請求項２０に記載のフラクショナルＮ周波数シンセサイザ。 - 前記第１および第２の分周された信号は同じ周波数を持ち、前記第１および第２の分周された信号は前記電圧制御発振器の前記出力ポートからの前記所定の周波数信号の前記周期分だけ位相が異なることを特徴とする請求項２０に記載のフラクショナルＮ周波数シンセサイザ。
- 前記回路はサンプル＆ホールド回路であって、
第１のスイッチおよび第１の所定の基準電圧と第２の所定の基準電圧の間の第１のノードのところで直列に結合されている第１のキャパシタであって、前記第１のノードは前記位相検出器の前記出力から第１および第２の比較信号を受け取るように結合されていることを特徴とする第１のスイッチおよび第１のキャパシタと、
前記第２の基準電圧と第２のノードの間に結合される第２のキャパシタと、
前記第１のノードと前記第２のノードの間に結合されているスイッチとを備えることを特徴とする請求項２０に記載の位相ロックループ。 - さらに前記第１の所定の基準電圧を設定する検出回路を備えることを特徴とする請求項３０に記載の位相ロックループ。
- 前記検出回路は、
前記第１および第２の位相検出器から前記比較信号を受け取るロック検出器と、
前記ロック検出器からの制御信号に応答する前記第１の所定の基準電圧の電圧レベルを調整するデジタル−アナログコンバータとを備えることを特徴とする請求項３１に記載の位相ロックループ。 - 前記検出回路は、
前記サンプル＆ホールド回路の出力信号を入力するアナログ−デジタルコンバータと、
前記アナログ−デジタルコンバータからの制御信号に応答する前記第１の所定の基準電圧の電圧レベルを調整するデジタル−アナログコンバータとを備えることを特徴とする請求項３１に記載の位相ロックループ。
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