JP2004509469A - トレンチキャパシタと選択トランジスタとを備えた半導体メモリーセル、および、その製造方法 - Google Patents

Abstract

本発明は、基板（２）に形成され、かつ、トレンチキャパシタ（３）と選択トランジスタ（４）とを含んだ半導体メモリーセルに関するものである。トレンチキャパシタ（３）は、キャパシタ誘電体（８）および導電性トレンチ充填材（１０）を含んでいる。導電性トレンチ充填材の上に、拡散バリア（１９）が配置され、その上にエピタキシー層（２４）が形成されている。また、選択トランジスタ（４）は、プレーナー型トランジスタとしてトレンチキャパシタ（３）の上方に配置されている。そして、エピタキシー層（２４）に、選択トランジスタ（４）のドレインドープ領域（１３）が配置されている。

Description

本発明は、トレンチキャパシタと選択トランジスタとを備えた半導体メモリーセル、および、その製造方法に関するものである。
【０００１】
集積回路（ＩＣ）またはチップは、例えばダイナミックランダムアクセス読み書きメモリー（ＤＲＡＭ）のように、電荷を蓄積するためにキャパシタを使用する。この場合、キャパシタにおける電荷状態はデータビットを表す。
【０００２】
ＤＲＡＭチップとは、列および行の形状に配置され、かつ、ワード線およびビット線によって制御されるメモリーセルのマトリックスを含んだものである。適切なワード線およびビット線を活性化することによって、メモリーセルからデータを読み出したり、データをメモリーセルに書き込んだりできる。
【０００３】
通常、ＤＲＡＭメモリーセルとは、キャパシタと連結したトランジスタを含んだものである。このトランジスタは拡散領域を２つ含んでおり、これらの拡散領域は、ゲートによって制御されたチャネルによって互いに分割されている。そして、電流の方向によって、一方の拡散領域はドレイン、他方はソースと呼ばれている。また、ドレイン領域はビット線と、ソース領域はトレンチキャパシタと、ゲートはワード線と連結している。ゲートに適切な電圧を加えることによって、ドレイン領域とソース領域との間をチャネルを通じて流れる電流が、ＯＮおよびＯＦＦの切り換えを行うことで、このトランジスタは制御される。
【０００４】
キャパシタに蓄積された電荷は、漏れ電流のせいで時間とともに減少する。電荷が閾値未満の不定のレベルに減少する前に、キャパシタをリフレッシュする必要がある。それゆえ、このメモリーセルはダイナミックＲＡＭ（ＤＲＡＭ）と呼ばれている。また、トレンチキャパシタと選択トランジスタとを備えた半導体メモリーの典型的な形態については、アメリカ特許明細書５，８６７，４２０に記載されている。
【０００５】
知られているＤＲＡＭ変型例に関する課題は、トレンチキャパシタの容量を十分に大きくすることにある。この課題は、今後、半導体素子がますます小型化していく過程で深刻化する課題である。集積密度が連続的に高まるということは、各メモリーセルの使用面積およびトレンチキャパシタの容量がますます減少することを意味している。そして、トレンチキャパシタの容量が小さ過ぎるということは、トレンチキャパシタに蓄積される電荷量が少な過ぎるということであるので、メモリーデバイスの機能性および使用可能性に対して不利に作用しまう。
【０００６】
例えば、センスアンプに必要なものは、メモリーセルに存在する情報を確実に読み出すための十分な信号レベルである。ビット線容量に対するトレンチキャパシタのメモリー容量の割合は、この信号レベルの決定に大きく影響する。トレンチキャパシタのメモリー容量が非常に少ない場合、センスアンプに適合した信号発生させるには、その割合は小さすぎるかもしれない。
【０００７】
同様に、メモリー容量が少ないと、より高いリフレッシュ周波数が必要である。なぜなら、トレンチキャパシタに蓄積された電荷量は、トレンチキャパシタの容量によって制限され、さらに漏れ電流の影響を受けて減少するからである。蓄積キャパシタ内の電荷量が最小値を下回ると、接続されたセンスアンプを用いて蓄積キャパシタに蓄積された情報を読み出しできなくなり、情報は消失し、読み出しエラーが発生する。
【０００８】
読み出しエラーを防止するために、漏れ電流を減らすことを提案する。一つにはトランジスタによって、もう一方では例えばキャパシタ誘電体のような誘電体によって、漏れ電流を減らすことができる。こうすることによって、意に反して減少してしまった記憶時間（保持時間）を延長できる。
【０００９】
通常、ＤＲＡＭにはトレンチキャパシタが用いられる。トレンチキャパシタとは、シリコン基板内に形成された立体構造物である。トレンチキャパシタの電極面積および容量は、基板を深くエッチングすればするほど増大する。しかも、トレンチキャパシタの容量を増大しても、メモリーセルの基板表面を拡大する必要はない。しかし、トレンチキャパシタにおいてエッチングできる深さはトレンチの直径に応じて決まり、アスペクト比（トレンチの深さと直径との比）は製造時にしか決められないという点で、この方法には限界がある。
【００１０】
集積密度が漸進的に高まると、各メモリーセルの使用できる基板面積はますます減少する。その減少に応じてトレンチの直径が短くなると、トレンチキャパシタの容量も必然的に小さくなる。トレンチキャパシタの容量が、下流に接続されたセンスアンプによって蓄積可能な電荷を十分に読み出しできない程に小さく測定されると、読み出しエラーが生じる。
【００１１】
アメリカ特許明細書５，３６０，７５８では、トレンチキャパシタと選択トランジスタとを備えたメモリーセルを用いた場合に、トレンチキャパシタとトランジスタとの間隔を最小に保つ必要があるということが開示されている。このように最小の間隔を保たなければならないのは、熱工程におけるトレンチキャパシタとトランジスタとの電気的接触の形成が、もともとトレンチキャパシタに位置するドーパント（微量の添加不純物）を拡散することによって行われるからである。この場合のドーパントの拡散は、通常、５０〜１５０ｎｍの範囲に広がる。ここで、ドーパントが選択トランジスタのチャネルに拡散してしまうと、トランジスタを通過する漏れ電流の増大を引き起こし、メモリーセルを使用不可能にしてしまう可能性があるため、ドーパントが上記チャネルに確実に拡散しないようにする必要がある。つまり、拡散なしで理論的に可能なメモリーセルの大きさは、拡散の大きさによって、拡大されてしまうということを意味する。
【００１２】
本発明の目的は、所要面積を縮小し、かつ、記憶時間を改善した半導体メモリーセル、および、その製造方法を提示することにある。
【００１３】
その目的は、以下に示す半導体メモリーセルによって達成される。つまり、内部にトレンチキャパシタが配置されているトレンチと、上記トレンチキャパシタの上方にプレーナー型トランジスタとして配置されている選択トランジスタと、上記トレンチ内に配置されているキャパシタ誘電体と、上記トレンチ内に配置されている導電性トレンチ充填材と、上記導電性トレンチ充填材上に配置されている拡散バリアと、上記拡散バリアの上方でエピタキシー成長をしたエピタキシー層と、上記エピタキシー層内に配置されている上記選択トランジスタのソースドープ領域とを備えた半導体メモリーセルである。
【００１４】
本発明の構成では、先ず、導電性トレンチ充填材の上に拡散バリアが配置される。この拡散バリアは、導電性トレンチ充填材に位置し、選択トランジスタに損害を与えうるドーパントの拡散を防止する役割を果たす。ここでは、拡散バリアが水平方向に構成されているということが新規な点である。そして、メモリーセルの面積をできる限り縮小するために、選択トランジスタをできる限りトレンチキャパシタのすぐ上に配置する。さらに、トレンチキャパシタおよび拡散バリアを、エピタキシー層によって覆う。このエピタキシー層を単結晶の状態に形成する。これにより、エピタキシー層に選択トランジスタのソースドープ領域を配置できる。
【００１５】
本発明の構成では、選択トランジスタのソースドープ領域は、その下部において拡散バリアと接触して接続している。拡散バリアがその下部で接触・接続していることによって、都合よく面積を削減できるので、メモリーセルに用いられる基板表面をできる限り小さく構成できる。さらに、ソースドープ領域が直接接触していることによって、拡散バリアとソースドープ領域との間では、抵抗の低い接続が保障される。
【００１６】
本発明の他の形態では、水平方向に配置された拡散バリアを提示する。この拡散バリアを水平方向に配置することによって、例えば、トレンチの断面全体に拡散バリアを設置できる。これによって、第１に、トレンチからドーパントが拡散することを防止し、第２に、選択トランジスタのソースドープ領域をできる限り多くの部分と接触・接続させることによって抵抗の低い接触を保証する。また、拡散バリアは、垂直な接触面をも備えている。さらに、拡散バリアは、トレンチとソースドープ領域との間のソースドープ領域側に埋設されている。これによって、ソースドープ領域とチャネルとのｐｎ接合面を縮小し、漏れ電流を低減する。
【００１７】
本発明の他の変形例では、導電性トレンチ充填材の上に配置された内部開口部を備えた絶縁性カバー層を提示する。絶縁性カバー層は、第一に、その上方に位置するエピタキシー成長をしたエピタキシー層から導電性トレンチ充填材を絶縁する。ただし、カバー層に位置する内部開口部によって、導電性トレンチ充填材とエピタキシー層内に配置された選択トランジスタのソースドープ領域との電気的接触が保証される。本発明の他の変型例では、内部開口部内に配置された導電性接触部を提示する。この導電性接触部は、導電性トレンチ充填材と接触し、かつ、誘電層の内部開口部をふさぐように形成される。例えば、導電性トレンチ充填材は、タングステン、窒化タングステン、窒化チタン、ヒ素またはリンをドープされたポリシリコンまたはアモルファスシリコンを含んでいる。
【００１８】
本発明の他の好ましい形態では、導電性トレンチ充填材を選択トランジスタのソースドープ領域に連結するための導電性接触部を提示する。この構成において、導電性接触部は、トレンチキャパシタと選択トランジスタとの間に形成される。
【００１９】
本発明の他の好ましい形態では、誘電層における内部開口部の断面積は、トレンチの断面積よりも小さい。この形態によって、選択トランジスタを比較的小さく形成したとしても、トレンチの断面を確実に大きく、したがってトレンチキャパシタの容量を確実に大きくできる。これによって、ソースドープ領域を小さくできる。なぜなら、内部開口部の断面積は、トレンチの断面積よりも小さく形成され、ソースドープ領域の大きさに適合させることができるからである。ソースドープ領域が小さいということの他の利点は、チャネルとソースドープ領域との間の漏れ電流を低減するという点である。
【００２０】
さらに、側面の端板（Ｒａｎｄｓｔｅｇ）として構成される絶縁性カバー層を提示する。絶縁性カバー層を側面の端板として構成するために、絶縁性カバー層を、例えばスペーサー技術を用いて形成することもできる。さらに、絶縁層を表面で均一に蒸着してエッチバックすると共に、絶縁カバー層をトレンチ内の側面の端板として形成する。
【００２１】
本発明の他の形態では、絶縁性カバー層は上端部を有し、拡散バリアの全体はその上端部より下に配置されている。本構成の利点は、製造のコスト効率が良いという点にある。他の利点は、結晶転位が界面で生じた場合、結晶転位は誘電層が環状であるがゆえにスライドすること（Ｇｌｅｉｔｅｎ）によって接触領域を離れることはないという点にある。
【００２２】
本発明の構成の他の形態では、カバー層は上端部を備え、導電性接触部は上端部より高い位置に配置されている。この構成の利点は、接触面が比較的大きいので、特に、例えば厚さ１ｎｍの窒化シリコンのように薄い誘電性バリアが用いられると、抵抗は減少するという点である。
【００２３】
さらに、拡散バリアは導電性接触部の上に配置されている。
【００２４】
本方法に関して設定された目的は、以下の半導体メモリーセルの製造方法によって達成される。つまり、上部領域および下部領域を備え、導電性トレンチ充填材が充填されているトレンチに、トレンチキャパシタを形成するステップと、上記導電性トレンチ充填材の上に拡散バリアを形成するステップと、上記拡散バリアがエピタキシー層によってエピタキシー成長をするステップと、上記トレンチキャパシタの上方に選択トランジスタをプレーナー型トランジスタとして形成すると共に、上記選択トランジスタのソースドープ領域を上記エピタキシー層内に形成するステップとを有する製造方法である。
【００２５】
本発明の方法の形態では、拡散バリアのエピタキシー成長後に、エピタキシー成長よりも高温で行われるリフロープロセスが提示される。リフロープロセスの利点は、エピタキシー成長がなされたシリコンが、昇温による流出効果（Ｆｌｉｅｓｓｅｆｆｅｋｔ）などによって表面を平坦化でき、成長欠陥を修復する点である。
【００２６】
本発明の方法の他の好ましい形態では、水素を添加することによって行われるリフロープロセスを提示する。本方法工程の利点は、平坦化工程を改善でき、成長欠陥をさらに低減できる点である。
【００２７】
他の好ましい形態については、従属請求項に示す。
【００２８】
次に、本発明を実施例および図に基づいて詳述する。
【００２９】
図１に本発明のメモリーセル１を示す。メモリーセル１は、基板２に形成されている。通常、基板２は、ｐ型またはｎ型に低ドープされた（１ｃｍ^３あたりのドーパント原子は１０^１５‐１０^１７）シリコンである。メモリーセル１は、トレンチキャパシタ３と選択トランジスタ４とを含んでいる。トレンチキャパシタ３は、トレンチ５に形成される。このトレンチ５の下部領域は、埋め込み板６によって取り囲まれている。埋め込み板６は導電層として形成されており、例えばドーピング剤を基板２に注入する（Ｅｉｎｂｒｉｎｇｅｎ）ことによって形成してもよい。ｎ型またはｐ型にドープされた基板２の基礎ドーピング（Ｇｒｕｎｄｄｏｔｉｅｒｕｎｇ）に合うように、１ｃｍ^３あたり１０^２１以下のドーピング剤によって埋め込み板をはるかに強くドープする。この埋め込み板６は、埋め込み板６と同じドーピング剤型（Ｄｏｔｉｅｒｓｔｏｆｆｔｙｐ）をしたドープ層である埋め込みウェル７と電気的に連結されている。また、トレンチ５の上部領域には絶縁環（Ｉｓｏｌａｔｉｏｎｓｋｒａｇｅｎ）９が配置されている。この絶縁環９は、通常、シリコン酸化物、シリコン窒化物、または、シリコン酸窒化物から形成されている。さらに、トレンチ５には誘電層８が形成されている。この誘電層８は、トレンチ５の下部領域では埋め込み板６を絶縁し、トレンチ５の上部領域では絶縁環９に接している。そして、誘電層８は例えばシリコン酸窒化物によって形成されている。また、誘電層８は、シリコン酸化物、シリコン窒化物、および、シリコン酸窒化物からなる積層物（Ｓｃｈｉｃｈｔｓｔａｐｅｌ）であってもよい。誘電層８は、トレンチ５に配置されている導電性トレンチ充填材１０に対して埋め込み板６を絶縁するために用いられる。つまり、埋め込み板６は外部キャパシタ電極であり、導電性トレンチ充填材１０は内部キャパシタ電極であり、誘電層８はキャパシタ誘電体であるといえる。
【００３０】
隣接するメモリーセル（図示せず）から絶縁するために、通常ＳＴＩ（トレンチ分離）と称される絶縁トレンチ１１が用いられる。選択トランジスタ４は、ソース領域１２と、ドレイン領域１３と、ワード線１５が上に配置されたゲートとを含んでいる。ソース領域１２は、ビット線接触部１６を介してビット線１７と連結している。ビット線１７は、中間絶縁体（Ｚｗｉｓｃｈｅｎｉｓｏｌａｔｉｏｎ）１８を介してワード線１５から絶縁されている。ドレイン領域１３は、トレンチ５の上方に位置しており、拡散バリア１９を介して導電性トレンチ充填材１０と連結している。通常、導電性トレンチ充填材１０は、高ドープされた（つまり抵抗の低い）シリコンによって構成されている。導電性トレンチ充填材１０をドレイン領域１３に、あるいは、選択トランジスタ４のチャネルのどこかにドーピングすることを避けるために、導電性トレンチ充填材１０とドレインドープ領域１３との間に拡散バリア１９が配置されている。本実施例では、拡散バリア１９は、導電性トレンチ充填材１０の上に水平方向に配置されており、誘電層８から絶縁とレンチ１１まで延びている。
【００３１】
図２に本発明のメモリーセル１の他の実施例を示す。図１と異なる点は、導電性トレンチ充填材１０の上に内部開口部２１を備えた絶縁性カバー層２０が配置されているという点である。本実施例では、内部開口部２１に拡散バリア１９が配置されている。そして、例えば、絶縁性カバー層２０はシリコン酸化物またはシリコン窒化物またはシリコン酸窒化物によって形成されている。拡散バリア１９は、ドレインドープ領域１３と共に導電性トレンチ充填材１０と接触・接続している。さらに、トレンチ５の断面積の一部が絶縁性カバー層２０によって覆われており、内部開口部２１と拡散バリア１９との領域のみがドレイン領域１３と接触しているので、ドレイン領域１３（つまり選択トランジスタ４）をはるかに小さく構成できる。その利点は、基板表面の大部分をトレンチキャパシタに使用できる、つまり、トレンチキャパシタ３の容量を高めることができるという点にある。
【００３２】
図３に本発明のメモリーセル１の他の実施例を示す。図２と異なる点は、絶縁性カバー層２０に配置された内部開口部２１に導電性接触部２２が形成されている点にある。導電性接触部２２は、部分的に拡散バリア１９によって覆われているために、導電性トレンチ充填材１０から拡散バリア１９を介したドーピング剤の拡散を防止できる。導電性接触部２２は、絶縁性カバー層２０の上端部２７より高い位置に突き出て、したがってドレインドープ領域１３内に挿入するように形成されている。これによって、導電性トレンチ充填材１０とドレイン領域１３との間の低抵抗接触が保障される。
【００３３】
図４〜図８に図３のメモリーセル１の製造方法を説明する。図４では、基板２は、例えばｐ型にドープされたシリコン基板として備えられている。基板２の上に、トレンチ５をエッチングするためのマスク２３を配置する。続いて、従来の方法を用いて、トレンチ５の上部領域に絶縁環９を形成する。そして、トレンチ５にドーピング剤を注入することによって、トレンチ５の下部領域に埋め込み板６を形成する。基板２はｐ型に低ドープされているので、埋め込み板６に対するドーピングとして、ｎ型の高ドープが選択される。さらに、埋め込みウェル７を、例えば、注入によって基板２に埋設させてもよく、ｎ型にドープすることによって形成したり、埋め込み板６に電気的に接続してもよい。
【００３４】
図５では、誘電層８を、例えばＣＶＤ（化学的機械研磨）法および熱酸化法を用いて、トレンチ５に埋設する。例えば、初めに、トレンチ５に熱酸化物層を形成し、続いてこの層はＣＶＤ窒化物層によって成長する。次に、トレンチ５に導電性トレンチ充填材１０を形成する。この導電性トレンチ充填材１０を、例えばヒ素またはリンドープされたアモルファスシリコンまたはポリシリコンによって形成する。さらに、このドープされたシリコンは、例えば適切なＣＶＤ法によって蒸着できる。同様にＣＶＤ法を用いて、タングステン層、窒化タングステンまたはケイ化タングステン層によって導電性トレンチ充填材１０を蒸着できる。このように、誘電層８と導電性トレンチ充填材１０とは、全領域蒸着プロセスによって形成されるので、誘電層８および導電性トレンチ充填材１０はマスク２３の上に堆積する。
【００３５】
図６では、導電性トレンチ充填材１０および誘電層８をマスク２３から取り除き、トレンチ５内に陥没した形状にする。初めに、絶縁環９は残存し、誘電層８および導電性トレンチ充填材１０のみがトレンチ５内に陥没される。次に、スペーサー技術を用いて、トレンチ５に絶縁カバー層２０を形成する。この絶縁カバー層２０は、内部開口部２１を備えている。この内部開口部２１に導電性接触部２２を蒸着する。その際、導電性接触部２２を、例えばドープされたポリシリコンまたはアモルファスシリコン、あるいはタングステンや窒化タングステンのような金属によって、絶縁カバー層２０の内部開口部２１に形成する。さらに、例えば絶縁層または拡散バリア１９を導電性接触部２２の上に形成できる。
【００３６】
図７では、絶縁環９および絶縁性カバー層２０をエッチバックする。この工程は、例えば時間制御されたホウ素フッ化水素酸ウェットエッチング、または、ＣＦ_４との反応性イオンエッチングによって実施できる。
【００３７】
図８では、トレンチ５の絶縁環９の上方の露出した基板２の上に、選択的シリコンエピタキシー層を形成する。そのために、例えばドライフッ化水素酸前処理を実施する。次に、９００℃で、圧力２０トールの水素を添加することによって、基板２の界面を自然酸化膜によって洗浄できる。ドープされないシリコン層のためにシランおよび水素を添加することによって、あるいは、成長するエピタキシー層をｉｎ−ｓｉｔｕドーピングするために、シラン、水素、および、アルシンまたはホスフィンを添加することによって、８００℃〜１０００℃で選択的エピタキシーを開始する。ドープされないエピタキシー層を初めに成長させ、リフロープロセスを実施し、続いて、ヒ素またはリンによってｉｎ−ｓｉｔｕでドープされたエピタキシー層を成長させてもよい。ドープされないエピタキシー、ドープされたエピタキシーおよびリフロープロセスからなるプロセス要素を、適切な順序に何度も次々と実施できる。選択的エピタキシーが行われている間に実施され、９００℃〜１０００℃で水素を添加することによって実施される１つまたは複数のリフロープロセスによって、成長したエピタキシー層の表面を平坦化し、エピタキシー層において起こりうる成長欠陥を排除する。同様に実施できる従来のエピタキシーと比較して、この新たなプロセスの利点は、成長温度よりも高温でのｉｎ−ｓｉｔｕ水素リフロープロセスによって、エピタキシー層における欠陥度または成長欠陥を防止できるという点にある。このリフロープロセスは、エピタキシーが行われている間に何度も実施することによって、成長欠陥をさらに防止し、エピタキシー・リフロー・エピタキシー・リフローと連続的に繰り返すことによって生じ得る欠陥を防止して、任意に複雑な形状（Ｔｏｐｏｇｒａｐｈｉｅｎ）にエピタキシー層を整合することができる。続いて、エピタキシー層２４を、マスク２３を用いて陥没させることによって、例えば基板２の表面で終端する。ＥＰＩ−ｐ型ウェハの厚さを、充填されるべき量に相当するように選択すると、この陥没をリフロープロセス時に早くも行うことができる。
【００３８】
従来の方法を用いて、選択トランジスタ４を基板２に、あるいは基板２の上に形成する。
【００３９】
図４、図５、図９〜図１１に、図２のメモリーセルの製造方法の変型例を示す。図４および図５の製造工程を、上述の方法で実施する。図５に基づいて、図９では、トレンチ５を絶縁性カバー層によって充填する。通常、これを全面のＣＶＤプロセスによって行う。次に、絶縁性カバー層２０を、平坦化によってマスク２３から取り除き、反応性のイオンエッチング（ＲＩＥ）等の陥没プロセスを用いてトレンチ５内に陥没させる。同時に、トレンチ５の上部領域から絶縁環９および誘電層８を取り除く。
【００４０】
図１２に図５に基づいた方法の変型例を示す。初めに、導電性トレンチ充填材１０をトレンチ５内に陥没させる。このとき初めに、絶縁環９は残存し、誘電層８および導電性トレンチ充填材１０のみがトレンチ５内に陥没する。次に、６００℃〜１０００℃のアンモニアを含んだ雰囲気中で、熱窒化物形成を行うと共に、導電性トレンチ充填材１０の上に厚さ０．５ｎｍ〜２ｎｍの拡散バリア１９を形成する。
【００４１】
図１３では、絶縁環９をエッチバックする。このエッチバックを、例えば、時間制御されたホウ素フッ化水素酸ウェットエッチング、または、ＣＦ_４による反応性イオンエッチングを用いた等方性ドライエッチングによって、実施できる。
【００４２】
図１０では、スペーサー技術を用いてスペーサーマスク２５を製造する。スペーサーマスク２５を、例えば酸化物ＣＶＤ法およびそれに対応するエッチバック工程によって製造する。続くＲＩＥ（反応性イオンエッチング）エッチング工程では、スペーサーマスク２５を、内部開口部２１を絶縁性カバー層２０中に形成するために使用する。そして、内部開口部２１は、導電性トレンチ充填材１０まで達し、それを露出させる。次に、内部開口部２１に位置する導電性トレンチ充填材１０の上に、通常厚さ１．５ｎｍ未満のシリコン酸化物、シリコン窒化物、シリコン酸窒化物からなる拡散バリア１９を形成する。そして、例えば、窒化タングステン、窒化チタン、窒化タンタル、ケイ化チタン、ケイ化コバルト、ケイ化タングステンまたは他の適切な金属、あるいは合金などの窒化物またはケイ化物から導電層を形成する。続いて、内部開口部２１に犠牲層（Ｏｐｆｅｒｓｃｈｉｃｈｔ）２６を形成する。
【００４３】
図１１では、初めに、選択的エッチングプロセスによってスペーサーマスク２５を取り除く。次に、同様に、選択的エッチング工程によって犠牲層２６を取り除く。そして、トレンチ５の上部領域では、基板２は露出している。これによって、次のエピタキシー工程によって、絶縁性カバー層２０および拡散バリア１９は、ドープされないまたはドープされたシリコンを用いて過成長する。エピタキシー成長プロセスの間に、エピタキシー成長をしたシリコンがトレンチ５からマスク２３まで成長するので、この成長したシリコンを、平坦化および陥没工程によって基板２の高さに平坦化する。この平坦化は、例えば、ＲＩＥ埋入プロセスまたはリフロープロセスによって行われる。本実施例では、エピタキシー層２４のエピタキシー成長を、１つまたは複数のその合間に実施されたリフロープロセスによっても改善することもできる。これによって、エピタキシー層での成長欠陥は減少する。
【図面の簡単な説明】
【図１】
選択トランジスタを備えたトレンチキャパシタを示す図である。
【図２】
選択トランジスタを備えたトレンチキャパシタの他の実施例を示す図である。
【図３】
選択トランジスタを備えたトレンチキャパシタの他の例を示す図であり、トレンチキャパシタが、導電性接触部によって選択トランジスタと連結している図である。
【図４】
図３に示すメモリーセルを形成するための製造方法を示す図である。
【図５】
図３に示すメモリーセルを形成するための製造方法を示す図である。
【図６】
図３に示すメモリーセルを形成するための製造方法を示す図である。
【図７】
図３のメモリーセルを形成するための製造方法を示す図である。
【図８】
図３に示すメモリーセルを形成するための製造方法を示す図である。
【図９】
図２に示すメモリーセルを形成するための製造方法を示す図である。
【図１０】
図２に示すメモリーセルを形成するための製造方法を示す図である。
【図１１】
図２に示すメモリーセルを形成するための製造方法を示す図である。
【図１２】
図５に示す製造方法の変型例を示す図である。
【図１３】
図１２に示す絶縁環をエッチバックした状態を示す図である。

Claims (15)

1. 内部にトレンチキャパシタ（３）が配置されているトレンチ（５）と、
   上記トレンチキャパシタ（３）の上方にプレーナー型トランジスタとして配置されている選択トランジスタ（４）と、
   上記トレンチ（５）内に配置されているキャパシタ誘電体（８）と、
   上記トレンチ（５）内に配置されている導電性トレンチ充填材（１０）と、
   上記導電性トレンチ充填材（１０）の上に配置されている拡散バリア（１９）と、
   上記拡散バリア（１９）の上方でエピタキシー成長をしたエピタキシー層（２４）と、
   上記エピタキシー層（２４）内に配置されている上記選択トランジスタ（４）のドレインドープ領域（１３）とを備えた半導体メモリー。
2. 上記選択トランジスタ（４）のドレインドープ領域（１３）は、その下部において上記拡散バリア（１９）と接触して接続していることを特徴とする、請求項１に記載の半導体メモリー。
3. 上記拡散バリア（１９）は、水平方向に配置されていることを特徴とする、請求項１または２に記載の半導体メモリー。
4. 上記導電性トレンチ充填材（１０）の上に、内部開口部（２１）を備えた絶縁性カバー層（２０）が配置されていることを特徴とする、請求項１ないし３のいずれか１項に記載の構造。
5. 上記内部開口部（２１）に導電性接触部（２２）が配置されていることを特徴とする、請求項４に記載の半導体メモリー。
6. 上記導電性接触部（２２）は、上記導電性トレンチ充填材（１０）を上記選択トランジスタ（４）の上記ドレインドープ領域（１３）に連結することを特徴とする、請求項５に記載の半導体メモリー。
7. 上記絶縁性カバー層（２０）内の内部開口部（２１）の断面積が、上記トレンチ（５）の断面積よりも小さいことを特徴とする、請求項４ないし６のいずれか１項に記載の半導体メモリー。
8. 上記絶縁性カバー層（２０）は、側面の端板として構成されていることを特徴とする、請求項４ないし７のいずれか１項に記載の半導体メモリー。
9. 上記絶縁カバー層（２０）は上端部（２７）を有し、上記拡散バリア（１９）の全体は、上記上端部（２７）より低い位置に配置されていることを特徴とする、請求項４ないし８のいずれか１項に記載の半導体メモリー。
10. 上記絶縁カバー層（２０）は上端部（２７）を有し、上記導電性接触部（２２）は、上記上端部（２７）より高い位置に配置されていることを特徴とする、請求項４ないし９のいずれか１項に記載の半導体メモリー。
11. 上記拡散バリア（１９）は、上記導電性接触部（２２）の上に配置されていることを特徴とする、請求項５ないし１０のいずれか１項に記載の半導体メモリー。
12. 半導体メモリーセルの製造方法であって、
    上部領域および下部領域を備え、導電性トレンチ充填材（１０）が充填されているトレンチ（５）に、トレンチキャパシタ（３）を形成するステップと、
    上記導電性トレンチ充填材（１０）の上に、拡散バリア（１９）を形成するステップと、
    上記拡散バリア（１９）が、エピタキシー層（２４）によってエピタキシー成長をするステップと、
    上記トレンチキャパシタ（３）の上方に、プレーナー型トランジスタとして選択トランジスタ（４）を形成すると共に、上記選択トランジスタ（４）のドレイン領域（１３）をエピタキシー層（２４）内に形成するステップとを有する半導体メモリーセルの製造方法。
13. 上記拡散バリア（１９）がエピタキシー成長をした後、上記エピタキシー成長よりも高温でリフロープロセスを行うことを特徴とする、請求項１２に記載の方法。
14. 上記リフロープロセスは、水素を添加することによって行われることを特徴とする、請求項１３に記載の方法。
15. エピタキシー成長およびリフロープロセスからなる一連のプロセスを、少なくとも一度繰り返すことを特徴とする、請求項１３または１４に記載の方法。