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JP2004505449A - 応力低減層を有する合成樹脂により封止された半導体デバイス - Google Patents

応力低減層を有する合成樹脂により封止された半導体デバイス Download PDF

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JP2004505449A
JP2004505449A JP2002514785A JP2002514785A JP2004505449A JP 2004505449 A JP2004505449 A JP 2004505449A JP 2002514785 A JP2002514785 A JP 2002514785A JP 2002514785 A JP2002514785 A JP 2002514785A JP 2004505449 A JP2004505449 A JP 2004505449A
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Koninklijke Philips Electronics NV
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Abstract

【課題】デバイスの熱的サイクル変化の間のパッケージ／外囲器の合成樹脂材と絶縁被覆層の間の応力を低減することと、下層の導電接続部に対する応力の影響を低減すること。
【解決手段】熱的サイクル変化は、特にＩＣを含むパワーデバイスの場合、合成樹脂材（１００）に封入された半導体デバイスチップ（１０）の上側面における有害な応力につながることがある。本発明は、チップ（１０）の絶縁被覆層（４０）の最上面の大部分の上に、例えば、アルミニウムの厚い延性層パターン（５０）を形成する。この延性被覆の電気的に絶縁された部分（５０ａ、５０ｂ、５０ｃ、５０ｄなど）は、絶縁被覆層（４０）をまたがる荷電の影響を減少させるために、それぞれの下層の導電領域に個別に接続される。これらの絶縁された部分（５０ａ、５０ｂ、５０ｃ、５０ｄなど）の間には、デバイスの熱的サイクル変化の間の剪断およびスミアリングによる変形の結果としての短絡を回避するのに十分な間隔Ｚ１が存在する。延性金属層パターン（５０）は、絶縁材（４０）とプラスティック材（１００）の間の応力を減少させるが、ウエハを個々のチップに分割する前に、デバイス製造において容易かつ安価に形成することができる。
【選択図】図３

Description

【０００１】
【発明が属する技術分野】
本発明は、合成樹脂材の外囲器に封入された半導体デバイス本体を有する半導体デバイス、特に、デバイス本体内に集積回路（本文書中では「ＩＣ」と呼ぶ）を含むパワーデバイス（ただし、これに限定されない）に関する。また、本発明は、その有利な製造にも関する。デバイス本体は、しばしば「チップ」と呼ばれている。
【０００２】
【従来の技術】
微細な寸法のパワーＩＣと、集積制御回路を有するパワーデバイス（いわゆる「スマートパワー半導体」デバイス）においては、チップの最上面は、チップ上を走る微細な金属線の形状のために（少なくとも局所的に）強い波状となることがある。これらの金属線は、チップのその面の絶縁層の上（および絶縁層の窓）に存在している導電接続部のパターンの一部である。金属線は、一般には細い（例えば、幅１〜５ μｍ）が、電気抵抗を下げてエレクトロマイグレーションの影響を排除するために、かなり厚くする（例えば、１〜５ μｍ）こともできる。このようなパワーデバイスの具体的な例は、米国特許明細書第４，９２９，８８４号（当社の整理番号ＰＨＢ３３３６３）に開示されていて、より最近には、ＰＣＴ特許出願ＷＯ−Ａ−００／６２４２２（当社の整理番号ＰＨＢ３４３３８）に開示されている。これらの内容は、全て、本明細書に参照文献として組み込まれているものとする。
【０００３】
通常、チップは、窒化シリコンまたは酸化シリコン、またはポリイミドなどの誘電材料の絶縁被覆層（「グラスオーバー（ｇｌａｓｓ−ｏｖｅｒ）」と呼ばれることもある）で覆われている。この被覆層は、通常は脆弱である。絶縁被覆層は、導電接続部のパターンの上に延在し、水、ナトリウムなどの汚染物質の侵入からチップを保護する。金属接着パッド（ｍｅｔａｌ ｂｏｎｄ ｐａｄ）は、被覆層の窓において適切な導電接続部に接続される。端子導体（デバイスのリードフレームの端子リードなど）は、例えば、ワイヤボンディングによって、外囲器の中で金属接着パッドに接続される。プラスティック材は、硬いプラスティックパッケージ（合成樹脂材の外囲器）に組み込まれると、通常、絶縁被覆層によく接着する。なぜならこのような合成樹脂化合物は、高い接着性を有しかつ良好なシールを形成するように設計されているためである。
【０００４】
プラスティック材、バルク半導体材料、リードフレーム材料は、デバイスの動作時の熱的サイクル変化の間、または信頼度試験またはシミュレート応用試験時にデバイスがサイクル変化する温度下に置かれるとき、伸縮の程度がそれぞれ異なる。この伸縮程度の差に起因して、パッケージ内に高い応力が生じる。この応力は、プラスティックとチップの界面で特に大きく、この部分では、応力に起因して絶縁被覆層のクラッキングと、金属線の歪みおよび／またはずれが生じる場合がある。
【０００５】
導電接続部と接着パッドの最上金属は、少量のシリコンまたは銅が加えられたアルミニウムであることが多い。この金属は非常に柔らかいので、応力によって、剥離および／または歪み（スミアリング（ｓｍｅａｒｅｄ））が生じることがある。絶縁被覆層は、一般に、変形できない硬い層であるため、応力を受けるとクラッキングが発生する。
【０００６】
絶縁被覆層のクラッキングは、例えば、チップの電気的安定性を低下させる水やナトリウムが侵入することによってチップが汚染してしまう結果をもたらすことがある。導電接続部に対する応力の影響は、「パターンずれ」と呼ばれることのある影響につながることがあり、その場合、金属接続部の短絡または開回路によって電気的障害さえ起こる場合がある。さらにチップ表面の波形は、これによって絶縁被覆層へのプラスティック材の良好なキーイングが可能になるため、問題を悪化させる。この問題は、チップの隅に向かって最も重大であることが多い。
【０００７】
応力に起因するこのような損傷に対して集積回路デバイスの金属接続部を保護するため、公開されている日本の特許出願公開公報平成４年第２８２５４号は、絶縁被覆層を延性金属（アルミニウム）の厚い層で覆うことを提案している。この特開平４−２８２５４号の内容は、全て、参照文献として本明細書に組み込まれているものとする。
【０００８】
特開平４−２８２５４号のこの厚いアルミニウム層は、合成樹脂材と界面を形成し、デバイスの熱的サイクル変化の間の絶縁材と合成樹脂材の間の応力を減少させている。この層は、下層のデバイス素子の性質に関係なく、デバイスの接着パッド領域以外の、絶縁被覆層上の全域に形成される。本発明の発明者は、この層の形成は、いくつかのデバイス構造と両立しない場合があり、大幅に改良できることを認識した。
【０００９】
【課題を解決するための手段】
本発明の目的は、デバイスの熱的サイクル変化の間パッケージ／外囲器の合成樹脂材と絶縁被覆層の間の応力を低減することと、下層の導電接続部に対する応力の影響を低減することである。本発明のさらなる目的は、これらの絶縁層と合成樹脂材との間に、下層の導電パターンとその絶縁被覆層の電気的特性を考慮して適切な新しい界面を設けることである。
【００１０】
本発明によると、合成樹脂材の外囲器に封入された半導体デバイス本体を有する半導体デバイスであって、前記デバイス本体の上側面に、前記本体の絶縁被覆層の大部分の表面領域上に延性層パターンが設けられている、半導体デバイスが提供される。この延性被膜は、デバイスの熱的サイクル変化の間の絶縁材とプラスティック材の間の応力を減少させる柔軟な界面を提供する。本発明によると、延性層には、互いに電気的に絶縁された横方向に分離した部分のパターンが形成される。この電気絶縁性により、導電パターンとその絶縁被覆層の下層領域における（デバイスの動作中に発生する）電位が電気的に両立するように、延性層パターンを配置することができる。延性金属層パターンの電気的に絶縁された多数の部分は、例えば、絶縁被覆層の窓にデバイスの金属接着パッドを形成することさえできる。パターンの電気的に絶縁された部分は、熱的サイクル変化の間に延性金属が横方向に変形する結果、その間が短絡してしまうことを避けるのに十分な間隔を有する。
【００１１】
本発明によるこのような半導体デバイスは、請求項１に記載される形状を有することができる。具体的な望ましい形状は、請求項２以下に記載されている。特に便利でかつ単純な形式においては、蒸着されたアルミニウム（またはアルミニウム合金）の単一のパターン化層が、本発明による界面を提供することができる。
【００１２】
延性金属層パターンは、その下の脆弱な形状を保護する柔らかい被覆のように作用する。この被覆は、循環的な応力の間に歪むが、容易に変形するので、その下の活性領域に何らの障害も生じることなく動きを吸収することができる。この理由により、延性金属を絶縁被覆層の下層面における高さの変動よりも厚くすることは、一般的に有利である。
【００１３】
このような延性界面は、絶縁被覆層が導電パターンの接続トラックの上に延在することによって波形になっている、パワーデバイスのＩＣ領域の上で特に有利な場合がある。従って、延性層パターンの１つまたは複数の部分によってＩＣ領域の絶縁最上領域を覆うことによって、ＩＣ領域を熱応力の影響から保護することができる。延性層パターンの別の部分は、例えば、チップの電力消費領域などデバイスの別の部分に関連付けることができる。デバイスがキャパシタを有する場合には、１枚または複数のキャパシタ極板がかなり大きな金属領域となることがある。この場合、延性金属層パターンの電気的に絶縁された部分の少なくとも１つが、キャパシタの上側極板の上に延在する、および／または上側極板を形成することは有利である。
【００１４】
従って、延性金属層パターンが、絶縁被覆層の上で互いに適切な間隔を有する電気的に絶縁された部分を有することは、本発明の特に有利な形状である。デバイスの下層の導電領域の電位は一般に互いに異なるため、絶縁被覆層にまたがる荷電の影響を減少させるために、層パターンの電気的に絶縁された１つまたは複数の部分を適切な電位（例えば、それぞれの下層導電領域の電位）に接続することは、有利である。これらの電気的に絶縁された部分の間隔は、デバイスの熱的サイクル変化の間延性金属が横方向に変形（剪断およびスミアリング）する結果、電気的に絶縁された部分が短絡してしまうことを回避するのに十分なだけ、容易に離すことができる。
【００１５】
この延性金属パターンは、標準のデバイスプロセスを使用することにより、大量生産方式で形成できる。従って、半導体ウエハを個々のチップに分割する前に、金属層を半導体ウエハ上に容易かつ安価に形成できる。標準の蒸着技術とエッチング技術を使用することができる。同じ蒸着層のパターン化によって各チップの接着パッドさえも形成できるため、追加のプロセス段階を不要とすることもできる。これらの点は、本発明の潜在的に重要な製造工程上の観点である。
【００１６】
本発明による上記およびその他の有利な形状は、本発明の実施例に含まれており、これらの実施例は、添付の図面を参照して、具体例により以下に説明される。
【００１７】
すべての図が線図である点は、留意すべきである。図面の各部の相対的な寸法と比率は、図面の明瞭性と便宜上の理由から誇張または縮小されている。改良された異なる実施例において、対応または類似する部分には、一般に同じ参照記号が付されている。
【００１８】
【発明を実施するための形態】
図１は、合成樹脂材１００の外囲器に封入されたチップ１０を有するパワー半導体デバイスの具体的な実施例を示す。材料１００は、硬化すると硬いプラスティックである。デバイスの端子導体９１、９２は、例えば、外囲器１００の中の接着ワイヤ８１、８２によって、チップ１０の金属接着パッド５１に接続される。導体９１と９２は、一般には従来のリードフレーム９０、９１、９２の端子リードでよい。接着パッド５１は、一般にはアルミニウムまたはアルミニウム合金である。図１には、端子接続部５１ａ、８１、９１および５１ｂ、８２、９２を有するこのような２個の接着パッド５１ａ、５１ｂしか示されていない。しかしながら、このデバイスは、しばしば、図２を参照して示されるように、より多くの端子接続部を有する。以下に、複数の接着パッドを含む有利な配置が説明される。
【００１９】
このデバイスは、電力消費領域（セル・パワートランジスタＴ）とＩＣ領域を有する。図２と図３は、パワートランジスタＴとその制御回路ＩＣがチップ１０上にどのように組み込まれているかを示す１つの固有の例を示す。チップ１０の半導体バルク１２は、一般には単結晶シリコンである。この半導体領域は、デバイス技術によってさまざまな形態をとるため、この図には示されていない。パワートランジスタＴは、数万もの並列セルを有していても良い。チップ１０のデバイス素子は、任意の公知のデバイス技術（ＭＯＳまたはバイポーラのいずれか）により形成することができる。従って、パワートランジスタセルは、例えば、米国特許明細書第４，９２９，８８４号（当社のＰＨＢ３３３６３）に開示されているような、いわゆる「垂直ＤＭＯＳＴ」構造とするか、または、より最近のＷＯ特許出願ＰＣＴ／ＥＰ００／０３０４５（当社のＰＨＢ３４３３８）に開示されているようなトレンチゲート垂直ＭＯＳＴ構造（ｔｒｅｎｃｈ−ｇａｔｅ ｖｅｒｔｉｃａｌ ＭＯＳＴ）とすることができる。集積回路は、これら２つの参照文献に開示されているような水平ＭＯＳトランジスタ（ｌａｔｅｒａｌ ＭＯＳ ｔｒａｎｓｉｓｔｏｒ）によって形成することができる。いずれの場合にも、チップの最上シリコン面に、すなわち、シリコンバルク１２の中のトランジスタとＩＣの下層領域構造（図示されていない）の上に、（一般には二酸化珪素を有する）絶縁層２０が存在する。
【００２０】
このようなデバイスにおける通常の構成として、導電接続部３１〜３９のパターン３０が、絶縁層２０の上と、絶縁層２０の窓２１内に存在する（図３〜５参照）。これらの接続部３１〜３９は、一般にはアルミニウム、またはアルミニウムとシリコンおよび／または銅の合金の金属膜を蒸着およびパターン化することによって形成される。２つの参照文献に開示されているようなデバイス構造を採用する場合、これらの接続部３１〜３９は、一般には、垂直パワートランジスタＴのソース電極３１とゲート接続部３２（図示されていない）と、水平ＩＣトランジスタのソース、ドレイン、ゲート接続部（図示されている接続部３９など）を含む。これらのアルミニウム接続部は、絶縁層２０の中の窓２１を介して、チップ内の下層の半導体トランジスタ領域と接触し、絶縁層２０上の接続トラック（金属線３３〜３６など）として延在する。これらのアルミニウム接続部のいくつかは、絶縁層２０に埋め込まれているゲート電極２９とも接触している。すなわち、層２０は、一般には多重絶縁層の公知の複合材料とすることができる。また、公知のデバイスレイアウト方式の場合、通常、この絶縁層２０は、周辺領域においてより厚い部分（フィールド酸化膜）を含む。より厚い層部２０の例は、図４と５に示されている。
【００２１】
（以下に説明される）絶縁被覆層４０までかつこれを含むチップ１０のレイアウトと製造は、公知の方法と通常の技術によって行うことができる。
【００２２】
（しばしば「グラスオーバー」と呼ばれる）絶縁材の被覆層４０は、図３〜５に示されているように、導電接続部３１〜３９のパターン３０の上に形成される。この層４０は、一般には、窒化シリコンおよび／または二酸化けい素、および／またはポリイミドなどの誘電体を有し、公知の態様で汚染物質の侵入からチップ１０を保護する。この被覆層４０には、例えば、導電接続部のパターン３０との端子接続部のための窓４１がある。図１と図３は、２個の金属接着パッド５１ａと５１ｂを示し、これらは、図２のレイアウトにおいては別の２個のパッド５１ｃ、５１ｄと共に示されている。当然ながら、本発明によるこれ以外の半導体デバイスは、これより多いまたは少ない数の接着パッドと端子接続部を有するチップ１０を有する。端子ワイヤ（８１、８２など）または他のタイプの端子接続部が接着される接着パッドの領域は、窓４１に、および／または層４０の上に位置させることができる。
【００２３】
例えば、図３に示されているように、絶縁被覆層４０の表面は、下層の金属パターン３０のために相当に波形状になることがある。特に、被覆層４０がＩＣのトランジスタ相互接続部などの微細な金属トラック３３〜３６を覆っているところでは、これが顕著である。これらのＩＣ接続部とトラックは、一般には非常に狭く（例えば、幅２ μｍ）、隣接するトラックおよび／または接続部の間の横方向の最小間隔Ｚ２は、例えば、２〜３ μｍである。しかしながら、電気抵抗を低くするためと、過度のエレクトロマイグレーションの影響を回避するために、非常に厚く（例えば、少なくとも１ μｍ）することもできる。デバイスの外囲器のプラスティック化合物１００は、通常は絶縁被覆層４０によく接着する。なぜならこのような化合物は、高い接着性を有しかつ良好なシールとなるように設計されているためである。プラスティック１００から被覆層４０へのキーイングは、プラスティック１００が被覆層４０の波状面と隣接する領域における接着性も向上させる。
【００２４】
動作時、デバイスの温度は、パワートランジスタがオン／オフにスイッチされることによりサイクル変化する。チップ１０と硬プラスティック材１００は、一般に温度が−５５℃から＋１５０℃まで変化する。通常、このような温度の間でサイクル変化するときのデバイスの信頼度は、シミュレートされた応用試験か、または「熱疲労」試験または「温度サイクル変化」試験などの信頼度試験でテストされる。温度のサイクル変化の間に、プラスティック材１００と、半導体本体材１０およびリードフレーム９０、９１、９２の材料は、異なる程度だけ膨張および収縮し、これに起因して、（本発明が適用されない場合には）パッケージに高い応力が生じる。本発明によると、この応力は、プラスティックとチップの界面に延性金属の層パターン５０を形成することによって、低減される。このパターンが無い場合には、応力は高くなってしまうであろう。
【００２５】
この応力低減層パターン５０は、図１〜５に示されている。この層は、アルミニウムまたはアルミニウム合金の単一パターン層として形成することが、有利であろう。層５０の厚さは、一般に例えば、２ μｍ〜５ μｍの間である。この厚さは、例えば、トラック３３〜３６の上では、下層の絶縁被覆層４０の波状面の高さの変動より厚いことが望ましい。このような情況においては、延性層５０における剪断応力が絶縁被覆層４０と下層導体パターン３０に与える影響は、より小さくなる。その理由は、層５０の動きと変形が絶縁被覆層４０の高さより上で起こるためである。従って、パターン化層５０の厚さは、少なくとも２．５ μｍであることが望ましい。この動きと変形を考慮に入れて、層パターン５０の個々の部分の間の最小間隔Ｚ１は、この厚みに従って決定される。
【００２６】
延性金属層パターン５０は、金属接着パッド５１の領域および類似領域５２（図２参照）の外側と、スクライブ線 １５ （図４参照）の外側のうち、被覆層４０の表面領域の少なくとも大部分を覆う。このような被覆５０は、デバイスの熱的サイクル変化の間の層４０の絶縁材とプラスティック材１００の間の応力を減少させる、プラスティック材１００との延性界面を提供する。チップ１０の上側面における、応力に弱い領域すべてが、厚い延性層パターン５０の領域で覆われる。この結果、延性金属層パターン５０は、一般には、少なくとも金属接着パッド５１の領域の外側、被覆層４０の表面領域の少なくとも９０％を覆う。具体的なデバイスの実際の最適な割合は、チップ１０のサイズ、その形状／構成、外囲器の形状によって変わる。
【００２７】
チップ１０の特に応力に弱い領域は、図２と図３において層部分５０ｂ、５０ｃ、５０ｄ、５０ｅ、５０ｆによって覆われているＩＣ領域である。また、チップの縁終端構造も、図５を参照して以下に説明されるように、応力に弱い領域である。また、主電力消費領域の主電極（ソース）窓２１の縁の上の応力を低減することも、有利な場合がある。金属接着パッド５１と他の最上金属領域（図２におけるより小さいテストパッド５２など）は、延性金属層パターン５０と同じ材料により形成するのが望ましい。従って、チップ１０上の最上金属パターン５０〜５２は、絶縁被覆層４０上に蒸着されたアルミニウムまたはアルミニウム合金の共通の厚層をエッチングすることによって形成できる。延性材料のこの共通の最上金属パターン５０〜５２は、製造にとって都合がよいのみならず、チップ１０の上側面、プラスティック材１００との界面において、応力低減のより均一なパターンも提供する。
【００２８】
層パターン５０は、チップ１０上の絶縁被覆層４０を覆い、保護する。層パターン５０は、電気的には機能しないが、応力に弱い下の層を保護するための柔らかい被覆として機能する。この柔らかい層パターン５０は、繰返し応力が加わると歪むが、容易に変形するので、下層の絶縁被覆層４０と導体パターン３０に何の障害を与えることも無く動きを吸収することができる。
【００２９】
絶縁被覆層４０は、変形できない硬い層であるので、応力を受けるとクラッキングが発生する。層パターン５０の延性性質は、層４０におけるこのような過度の応力を回避させるので、クラッキングが回避される。アルミニウム合金の導体パターン３０は非常に柔らかいので、応力によってスミアリングが生じて歪む。これに起因して、導体トラック（トラック３３〜３６など）にいわゆる「パターンずれ」が発生することがある。この結果、いくつかのトラックに開回路と別のトラックの短絡（間隔Ｚ２間のスミアリングによる）が発生する。最上層パターン５０の延性性質により、このような過度の応力が層４０を介して導体パターン３０に伝わることが回避され、この結果これらの問題が回避される。
【００３０】
最上金属層パターン５０が延性を有するので、デバイスの熱的サイクル変化の間に被覆層４０に横方向の動きが生じ、このため剪断とスミアリングによってパターン５０に歪みが生じる場合がある。しかしながら、電気的に絶縁された領域（金属領域５０ａ〜５０ｆ、接着パッド５１、および他の金属領域５２）の最小の横方向間隔Ｚ１は、延性金属が横方向に歪む結果生じる短絡を回避するのに十分な間隔である。層パターン５０の厚さが増大した場合には、最小間隔Ｚ１は大きくする必要がある。一般に、延性金属領域の横方向間隔Ｚ１は、１０〜３０ μｍの範囲、すなわち、下層の導体パターン３０における最小間隔Ｚ２よりも大きいオーダにある。図２における特定の例、すなわち厚さが３ μｍの層パターン５０のレイアウトにおいては、Ｚ１は、熱的サイクル変化の前のデバイスにおいて少なくとも１５ μｍでよい。
【００３１】
延性金属層パターン５０の少なくともほとんどの部分は電気的に活性でないが、絶縁被覆層４０にまたがる荷電の影響を回避するために、これらを適切な電位に接続することが望ましい。下層の導電領域はそれぞれ電位が全く異なるため、延性金属層パターンの電気的に絶縁された部分（部分５０ａ、５０ｂ、５０ｃなど）は、それぞれの下層導電領域に個別に接続するのが有利である。また、前述したように、接着パッド５１とその他の金属領域５２を、同一の厚い延性層の電気的に絶縁された部分として形成することも有利である。
【００３２】
図２と３に示されている例の場合、ＩＣ領域の大部分を覆う延性部分５０ｂは、導体部分３６に接続され、これにより（図示されている固有の例においては）シリコンバルク１２の半導体部分の電位に接続される。このことは、米国特許第４，９２９，８８４号に開示されているような、いわゆるハイサイド・デバイスの低電圧回路の場合には、ＩＣ領域用のファラデースクリーンを形成するために、特に有利となりうる。本発明の厚い延性金属パターン５０のこのような部分を含むスクリーニング構造は、公開されているＰＣＴ特許出願ＷＯＡ９７／０２２５９２（当社のＰＨＢ３３９９０）において温度センサ用に開示されているファラデースクリーンを有利に変更するために採用することができる。従って、図１と２のデバイスは、ＷＯＡ９７／０２２５９２に開示されているようなスクリーン型薄膜温度センサを含むことができる。この内容の全体は、本明細書に参照文献として組み込まれている。
【００３３】
また、図２と３の例において、パワートランジスタＴの部分を覆う延性部分５０ａは、ソースパッド５１ａに一体化されているので、ソース電極３１に、従ってセルパワートランジスタのソース領域に接続されている。この接続の結果、部分５０ａは、デバイスの典型的なハイサイド回路用途においては、負荷電位にあり、典型的なローサイド用途においては、接地電位にある。
【００３４】
図５は、ＩＣのキャパシタ３８−２０−２８を覆う延性層部分５０ｃを示す。図２のレイアウトには、それぞれが、厚いアルミニウム層パターン５０の覆い部分５０ｃ、５０ｄ、５０ｅ、５０ｆを有するこのような４個のキャパシタが示されている。キャパシタは、絶縁被覆層４０によって完全に覆うこともできるが、この配置においては、被覆層４０の下に導体パターン３０の大領域部分３８が形成されている。この場合、応力が不必要に増大する危険性が生じる。この不必要な応力を回避するために、部分３８がキャパシタの上側プレートを形成しているキャパシタの領域の大部分において、被覆層４０に窓４１が存在している。延性金属層パターン５０の電気的に絶縁された部分（４つの個々のキャパシタそれぞれの５０ｃ、５０ｄ、５０ｅ、５０ｆ）は、被覆層４０のこの窓４１においてキャパシタの上側プレート３８の上に延在するので、これは、上側プレート３８の電位に接続される。
【００３５】
図４は、チップ１０の周辺部１１の近傍における外周終端構造２６、２７の１つの公知の例への、本発明の応用を示す。この特定の例の場合、終端構造は、内側に向けられたフィールドプレート（ｆｉｅｌｄ−ｐｌａｔｅ） ２７によって横方向が囲まれている、外側に向けられたフィールドプレート２６を含む。厚い延性金属層パターンの部分（外周の位置に応じて部分５０ａまたは部分５０ｂ）が、チップ１０の外周１１から距離Ｚ３だけ隔てられて、終端構造２６、２７の上に延在する。チップ外周１１からの層パターン５０のこの間隔は、熱的サイクル変化の間の延性金属のスミアリングに起因して、チップ１０のシリコンバルク１２への短絡が発生しないようにするうえで重要である。同じ理由により、半導体ウエハが個々のデバイスチップにスクライブされるスクライビングレーン１５まで絶縁被覆層４０を延在させることも有利である。層部分５０ａまたは５０ｂの終端は、スクライビング線１５の縁から距離Ｚ４（数μｍ、例えば、５ μｍ）の位置にある。典型的な例においては、Ｚ３は約２０〜３０ μｍである。
【００３６】
図４は、さらなる有利な形状として、導体パターン３０の部分３７が、終端構造２６、２７と、延性金属層パターン５０の被覆部分５０ａ、５０ｂとの間に延在することにより、終端構造２６、２７をこの被覆部分５０ａ、５０ｂから電気的に遮蔽する形状も示す。図４の例においては、導体パターン３０の部分３７は、内側フィールドプレート２６に接続されている。
【００３７】
層パターン５０の絶縁された部分は、本発明によるデバイスの製造において、例えば、標準のデバイスプロセスによって容易かつ安価に形成できる。層パターン５０の形成は、同じプロセス段階における接着パッドとテストパッドなど他の形状の形成と両立する。これは、チップ上に軟質ゴムまたはその他の有機被膜を形成するよりも、大量生産方式で実施することがより容易である。これらの他の解決策は、チップボンディングとワイヤボンディングの後に各チップに個別に形成する必要があるため、高価である。これと対照的に、金属層蒸着とパターニング（例えば、ステンシルマスキング（ｓｔｅｎｃｉｌ ｍａｓｋｉｎｇ）またはエッチング技術）を、半導体ウエハを個々のチップ１０に分割する前にウエハ上に層パターン５０を形成することに使用することができる。接着パッド５１とテストパッド５２は、絶縁被覆層４０の窓４１に、導体パターン３０の部分によって形成できるが、これらのパッドと層パターン５０は延性金属の共通層から形成するのが有利である。これにより、本発明によるデバイスの有利な製造が可能になる。
【００３８】
要約すると、プラスティックスパッケージ１００に封入されたチップ１０の下層の導体パターンと絶縁被覆層４０に関して、熱的サイクル変化の間の応力の影響を低減させる方策と、動作時の荷電の影響を低減させるための方策が、講じられている有利なデバイス構造とその製造方法が開示されている。
【００３９】
これらの方策は、絶縁被覆層４０の表面を厚い軟質金属層パターン５０（通常はアルミニウムが最も都合よい）で覆う。この被覆５０においては、絶縁された部分の間に小さな絶縁間隔Ｚ１が存在する。この軟質金属は、絶縁被覆層４０をプラスティック材１００との相互作用から保護する延性で柔軟な界面として作用する。この軟質金属層パターン５０の個別の部分は、電気的には機能しないが、荷電の影響を回避するために都合よい電位に接続できる。延性金属の蒸着（またはメッキ）とパターニングは、金属接着パッド領域５１に使用されるのと同じプロセス段階において実行できる。電気的に絶縁された部分５０ａ〜５０ｆと、接着パッド領域５１と、チップ１０の最上部のその他の導電領域５２は、熱的サイクル変化の間のチップ１０とプラスティックの相対的な運動に起因する変形（剪断よびスミアリング）を考慮するための十分な余裕Ｚ１だけ離されている。
【００４０】
層パターン５０用に最も都合よく使用されるのは、アルミニウムまたは少なくともアルミニウムをベースとする合金である。なぜならこれらは半導体デバイスの製造における標準の蒸着材料であるからである。しかしながら、例えば、鉛など、他の延性金属を層５０に使用することもできる。チップ１０の最上導電領域５０と５１を鉛でめっきすることは、例えば、接着パッド５１に端子接続部がはんだ付けされる場合に特に有用になりうる。
【００４１】
本開示を読めば、当業者には他の修正と変更が明らかであろう。このような修正と変更には、この技術分野においてすでに周知であり、かつ本明細書においてすでに説明した特徴の代わりに、またはそれらの特徴に加えて使用することができる、同等でかつその他の特徴も含まれる。
【００４２】
本出願においては、形状の特定の組み合わせに対し請求項が規定されているが、本発明の開示の範囲には、いずれついてかの請求項に現時点で記載されているものと同じ発明に関するか否かに関わらず、かつ本発明が解決するものと同じ技術的課題の一部またはすべてを解決するか否かに関わらず、本文書に明示的または暗示的に開示されている新規の形状または形状の新規の組み合わせ、またはその一般化も含まれることを理解されたい。
【００４３】
本出願人は、本出願、または本出願から派生するさらなる出願の審査中に、そのような特徴および／またはそのような特徴の組み合わせについて新しい請求項が規定される可能性があることをここに予告する。
【図面の簡単な説明】
【図１】本発明による延性金属層パターンを含む、封入された半導体デバイスの断面図である。
【図２】本発明によるデバイスのチップの上側面の１つの具体的な例の概略平面図である。
【図３】図２のチップの中心部の断面図であり、本発明によるチップ上の上側層の配置を示す。
【図４】図２のチップの周辺部の断面図であり、本発明によるチップ上の上側層の配置を示す。
【図５】図２のチップのキャパシタ部分の断面図であり、本発明によるチップ上の上側層の配置を示す。
【符号の説明】
１０　チップ
１１　周辺部
１２　半導体バルク
１５　スクライブ線
２０　絶縁層
２１　窓
２６、２７　フィールドプレート
２９　ゲート電極
３０　金属パターン
３１　ソース電極
３２　ゲート接続部
３３〜３６　金属線
３８　キャパシタの上側プレート
４０　絶縁被覆層
４１　窓
５０　延性金属の層パターン
５０ａ〜５０ｆ　金属領域
５１　金属接着パッド
５１ａ、５１ｂ、５１ｃ、５１ｄ　接着パッド
５２　他の金属領域
８１、８２　接着ワイヤ
９０、９１、９２　リードフレーム
１００　合成樹脂材の外囲器
Ｚ１、Ｚ２　最小間隔
Ｚ３、Ｚ４　距離
ＩＣ　集積回路
Ｔ　パワートランジスタ

Claims (13)

  1. 合成樹脂材の外囲器に封入された半導体デバイス本体を有する半導体デバイスであって、前記本体の一面に絶縁層が存在し、前記絶縁層の上と前記絶縁層の窓に、導電接続部のパターンが存在し、前記導電接続部のパターンの上に絶縁材の被覆層が存在し、かつ、前記デバイスの熱的サイクル変化の間の前記絶縁材と前記合成樹脂材の間の応力を低減する前記合成樹脂材との界面を形成するために、延性金属の層パターンが、前記絶縁材の被覆層の前記表面領域の少なくとも大部分を覆い、かつ、前記延性金属層パターンが、前記被覆層の上の電気的に絶縁されていてかつ互いに間隔があけられている個別の部分を有し、前記延性金属が、前記デバイスの熱的サイクル変化の間に前記被覆層上で横方向に変形するのに十分に延性であり、かつ前記電気的に絶縁された部分の前記間隔が、前記横方向の変形の結果前記電気的に絶縁された部分の間が短絡するのを回避するのに十分である、デバイス。
  2. 前記延性金属層パターンの前記電気的に絶縁された部分の前記間隔が、熱的サイクル変化前の前記デバイスにおいて少なくとも１５ μｍである、請求項１に記載のデバイス。
  3. 前記デバイス本体が集積回路を有し、かつ前記延性金属層パターンの前記電気的に絶縁された部分の少なくとも１つが、前記集積回路の導電接続部の上の前記被覆層の上に延在する、請求項１または２に記載のデバイス。
  4. 前記デバイス本体が、キャパシタを含む集積回路を有し、前記導電接続部のパターンの部分が前記キャパシタの上側極板を形成する前記キャパシタの前記領域において、前記被覆層内に窓が存在し、かつ、前記延性金属層パターンの前記電気的に絶縁された部分の少なくとも１つが、前記被覆層の前記窓において前記キャパシタの前記上側極板の上に延在する、請求項１〜３のいずれかに記載のデバイス。
  5. 前記延性金属層パターンの前記電気的に絶縁された多数の部分が、前記被覆層の窓において前記導電接続部に接続される金属接着パッドを形成し、かつ前記デバイスの端子導体が前記金属接着パッドに接続される、請求項１〜４のいずれかに記載のデバイス。
  6. 前記延性金属層パターンの少なくとも１つの部分が、下層の導電領域と同じ電位に接続される、請求項１〜５のいずれかに記載のデバイス。
  7. 互いに電気的に絶縁された前記延性金属層パターンの個別の部分が、それぞれの下層の導電領域に個別に接続される、請求項６に記載のデバイス。
  8. 前記デバイス本体が、電力消費部分と集積回路部分を有し、前記延性金属層パターンの部分が、前記電力消費部分を覆い、かつ前記電力消費部分の下層導電領域に接続され、かつ、前記延性金属層パターンの少なくとも１つの他の部分が、前記集積回路部分を覆い、かつ前記集積回路部分の下層導電領域に接続される、請求項７に記載のデバイス。
  9. 前記デバイス本体が、前記デバイス本体の周辺部の近傍に外周終端構造を有し、かつ前記延性金属層パターンの部分が、前記デバイス本体の前記周辺部から間隔をあけられて、前記終端構造の上に延在する、請求項１〜８のいずれかに記載のデバイス。
  10. 前記終端構造を前記延性金属層パターンの前記被覆部分から電気的に遮蔽するために、前記導電接続部のパターンの部分が、前記終端構造と、前記延性金属層パターンの前記被覆部分との間に延在する、請求項９に記載のデバイス。
  11. 前記延性金属層パターンが、前記絶縁材の被覆層の前記表面領域の少なくとも９０％を覆う、請求項１〜１０のいずれかに記載のデバイス。
  12. 前記延性金属層パターンが少なくとも２．５ μｍの厚さを有する、請求項１〜１１のいずれかに記載のデバイス。
  13. 前記延性金属層がアルミニウムまたはアルミニウム合金である、請求項１〜１２のいずれかに記載のデバイス。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1315181C (zh) * 2002-05-07 2007-05-09 皇家飞利浦电子股份有限公司 制造半导体非易失性存储器的方法
US20080088978A1 (en) * 2006-10-11 2008-04-17 Nitto Denko Corporation Heat transfer for a hard-drive wire-bond pre-amp
JP5714916B2 (ja) * 2011-01-12 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102012219616B4 (de) * 2012-10-26 2021-05-20 Robert Bosch Gmbh Mikromechanisches Bauelement mit Bondverbindung
US20160099200A1 (en) * 2014-10-01 2016-04-07 Stmicroelectronics S.R.L. Aluminum alloy lead frame for a semiconductor device and corresponding manufacturing process
CN111477683A (zh) * 2020-04-14 2020-07-31 全球能源互联网研究院有限公司 一种功率mosfet芯片的封装结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4206472A (en) * 1977-12-27 1980-06-03 International Business Machines Corporation Thin film structures and method for fabricating same
JPS62211928A (ja) * 1986-03-12 1987-09-17 Fujitsu Ltd 半導体装置
DE3788119T2 (de) * 1986-12-19 1994-05-11 Philips Nv Verfahren zum Herstellen einer Halbleitervorrichtung mit vermindertem Verpackungsdruck.
GB2207315B (en) 1987-06-08 1991-08-07 Philips Electronic Associated High voltage semiconductor with integrated low voltage circuitry
JPH0428254A (ja) 1990-05-23 1992-01-30 Nec Corp 半導体装置
JP2593965B2 (ja) * 1991-01-29 1997-03-26 三菱電機株式会社 半導体装置
US5600151A (en) * 1995-02-13 1997-02-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor device comprising a semiconductor substrate, an element formed thereon, and a stress-buffering film made of a silicone ladder resin
GB9513420D0 (en) 1995-06-30 1995-09-06 Philips Electronics Uk Ltd Power semiconductor devices
US6075289A (en) 1996-10-24 2000-06-13 Tessera, Inc. Thermally enhanced packaged semiconductor assemblies
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