JP2004364031A - 半導体集積回路 - Google Patents

Abstract

【課題】ＬＳＩに内蔵されるＣＭＯＳ出力バッファ回路の信号伝搬遅延時間を小さくし、スイッチングノイズを低減する。
【解決手段】プリバッファ１１の出力信号をゲートに入力するＰＭＯＳトランジスタＡＰとＮＭＯＳトランジスタＡＮがＶＤＤノードと接地ノードとの間に直列に接続され、その直列接続ノードがバッファ回路出力ノード１４に接続された駆動バッファ１２と、ＶＤＤノードと接地ノードとの間にＰＭＯＳトランジスタＤＰおよびＮＭＯＳトランジスタＤＮが直列に接続され、駆動バッファのスイッチング動作時にＰＭＯＳトランジスタＤＰおよびＮＭＯＳトランジスタＤＮの一方がオフ状態になった後に遅れて他方がオン状態になるように制御され、ＰＭＯＳトランジスタＤＰおよびＮＭＯＳトランジスタＤＮの直列接続ノードがバッファ回路出力ノードに接続された保証バッファ１３とを具備するＣＭＯＳ出力バッファ回路を内蔵する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特にＣＭＯＳ（相補性絶縁ゲート）型の出力バッファ回路に関するもので、例えばＤＲＡＭなどの半導体メモリに使用されるものである。
【０００２】
【従来の技術】
一般に、複数の出力バッファ回路を内蔵した半導体集積回路（以下、ＩＣあるいはＬＳＩと記す）から複数ビットの信号を同時に出力させる場合、各出力バッファ回路が同時にスイッチング動作する時に発生するスイッチングノイズの影響を考慮する必要がある。
【０００３】
図４（ａ）、（ｂ）は、複数のＣＭＯＳ出力バッファ回路４０を内蔵したＩＣにおける従来のパッケージモデルと、入力信号ＩＮの立ち下がり時に複数の出力バッファ回路が同時にスイッチング動作した場合に発生するスイッチングノイズの波形例▲１▼および▲２▼を示している。
【０００４】
各出力バッファ回路４０は、電源ノード（ＶＤＤノード）と接地ノードとの間に直列に接続されたＰチャネルバッファとＮチャネルバッファが入力信号ＩＮにより相補的にオン駆動される。なお、図４（ａ）中、ＬはＩＣパッケージ外部の配線などの寄生インダクタンス、ＣＬは負荷容量である。
【０００５】
複数の出力バッファ回路４０を同時にスイッチング動作させた時、対応する複数の出力端子に接続されている容量負荷ＣＬが充放電され、出力バッファ回路４０のスイッチング動作の過渡時に急激な電流変化が生じる。
【０００６】
これにより、前記寄生インダクタンスＬに起因して出力信号にスイッチングノイズ（波形例▲２▼）が発生したり、接地端子の電位にスイッチングノイズ（波形例▲１▼）が発生する。このスイッチングノイズの大きさは、出力バッファ回路４０のドライブ能力が高いほど大きくなり、ＩＣ内部およびＩＣ外部へ与える影響も大きい。そこで、ノイズ低減対策として、スルーレートコントロール（Ｓｌｅｗ Ｒａｔｅ Ｃｏｎｔｒｏｌ； ＳＲＣ）回路を用いている。
【０００７】
図５は、図４（ａ）中の各出力バッファ回路４０が高いドライブ能力を必要とする場合にそれをＳＲＣ回路で構成した場合の出力バッファ回路の１個を代表的に取り出して等価回路を示す。
【０００８】
このＳＲＣ回路は、前段回路から入力信号を受けるＣＭＯＳ型のプリバッファ５０と、このプリバッファ５０の出力信号により駆動される出力バッファ６０からなる。この出力バッファ６０は、複数のＰＭＯＳトランジスタＰＴが並列接続され、各ゲートがポリシリコンゲート配線６１ａに接続されたＰチャネルバッファ６０ａと、複数のＮＭＯＳトランジスタＮＴが並列接続され、各ゲートがポリシリコンゲート配線６１ｂに接続されたＮチャネルバッファ６０ｂが、ＶＤＤノードと接地ノードとの間に直列に接続されている。この場合、複数段のＰＭＯＳトランジスタＰＴとＮＭＯＳトランジスタＮＴのゲート容量Ｃとポリシリコンゲート配線６１ａ、６１ｂに寄生するポリシリコン抵抗ＲのＣＲ遅延効果を利用し、プリバッファ５０の出力により出力バッファ６０の複数段のＰＭＯＳトランジスタＰＴとＮＭＯＳトランジスタＮＴを段階的にオンさせることによって電流の変化を緩和するものである。
【０００９】
しかし、このようなＳＲＣ回路は、以下に説明するように、スイッチングノイズと伝搬遅延時間が相反関係を有する。
【００１０】
図６（ａ）は、図５に示したＳＲＣ回路に入力信号ＩＮが伝搬される経路のノードを付した等価回路図であり、入力信号ＩＮが立ち下がった場合に出力バッファ内の複数段のＰＭＯＳトランジスタとＮＭＯＳトランジスタへ遅延して伝搬される動作例を図６（ｂ）に示す。
【００１１】
図６（ａ）に示すＳＲＣ回路は、出力バッファ６０内の複数段のＰＭＯＳトランジスタＰＴとＮＭＯＳトランジスタＮＴに各対応する入力ノードａ、ｂ、ｃ、ｄ、ｅのうちで末端側ノードほど電位が伝達される速度を意図的に遅らせている。したがって、スイッチング動作する際に、Ｐチャネルバッファ６０ａとＮチャネルバッファ６０ｂが同時にオンしている状態が長く続き、スイッチング時の貫通電流が増えると同時に流れる期間も長くなる。これにより、ＳＲＣ回路は、スイッチング動作の時間が遅くなり、伝搬遅延時間に大きな影響を与える。
【００１２】
図７（ａ）は、図６（ａ）に示したＳＲＣ回路の変形例を示す等価回路図であり、その入力信号ＩＮが立ち下がった場合の動作波形の一例を図７（ｂ）に示す。
【００１３】
図７（ａ）に示すＳＲＣ回路は、出力バッファ６０内の複数段のＰＭＯＳトランジスタＰＴとＮＭＯＳトランジスタＮＴを複数単位でグループ化し、各グループ内では入力信号の伝搬遅延時間が等しくなり、各グループの入力ノードａ、ｅでは末端側ノードほど電位が伝達される速度を遅らすように回路接続を変更している。
【００１４】
このＳＲＣ回路によれば、ＳＲＣ回路の伝搬遅延時間を重視し、それをある程度は速めているが、スイッチングノイズの低減にさほど効果が期待できない。
【００１５】
なお、特許文献１には、電源に対して直列に接続され、入力信号により排他的にオン／オフ状態が切り換えられ、共通接続点から出力信号を出力する２個のスイッチング素子と、この２個のスイッチング素子に対応して並列に接続された２個の補助スイッチング素子と、入力信号のレベル変化に応じて補助スイッチング素子を所定時間だけオン状態とする駆動補助制御信号を出力する駆動切換制御部を有するバッファ回路が開示されている。
【００１６】
【特許文献１】
特開２００１−２４４８０２号公報
【００１７】
【発明が解決しようとする課題】
上記したように従来のＬＳＩにおいて複数ビットの信号を同時に出力させるＣＭＯＳ出力バッファ回路は、スイッチングノイズの影響が大きく、ノイズ低減対策としてＳＲＣ回路を用いると、スイッチング時間が遅くなり、ＬＳＩの伝搬遅延時間に大きな影響を与えるという問題があった。
【００１８】
本発明は上記の問題点を解決すべくなされたもので、信号伝搬遅延時間が小さく、スイッチングノイズを低減し得るＣＭＯＳ出力バッファ回路を有する半導体集積回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の半導体集積回路の第１の実施態様は、前段回路から入力信号を受けるプリバッファと、前記プリバッファの出力信号をゲートに入力する第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタが電源ノードと接地ノードとの間に直列に接続されてなり、前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタの直列接続ノードがバッファ回路出力ノードに接続された駆動バッファと、前記電源ノードと接地ノードとの間に第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタが直列に接続されてなり、前記駆動バッファのスイッチング動作時に第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの一方がオフ状態になった後に遅れて他方がオン状態になるように制御され、前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの直列接続ノードが前記バッファ回路出力ノードに接続された保証バッファとを具備するＣＭＯＳ出力バッファ回路を内蔵することを特徴とする。
【００２０】
本発明の半導体集積回路の第２の実施態様は、アウトプットイネーブル信号と前段回路からの入力信号を受けるナンドゲート回路および前記アウトプットイネーブル信号とは相補的な反転信号と前記入力信号を受けるノアゲート回路からなるプリバッファと、前記プリバッファのナンドゲート回路の出力信号を受ける第１のＰＭＯＳトランジスタおよび前記プリバッファのノアゲート回路の出力信号を受ける第１のＮＭＯＳトランジスタが電源ノードと接地ノードとの間に直列に接続されてなり、前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタの直列接続ノードがバッファ回路出力ノードに接続された駆動バッファと、前記電源ノードと接地ノードとの間に第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタが直列に接続されてなり、前記駆動バッファのスイッチング動作時に第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの一方がオフ状態になった後に遅れて他方がオン状態になるように制御され、前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの直列接続ノードが前記バッファ回路出力ノードに接続された保証バッファとを具備する３ステート型のＣＭＯＳ出力バッファ回路を内蔵することを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＬＳＩに内蔵されて同時に駆動される複数のＣＭＯＳ出力バッファ回路のうちの１個を代表的に取り出して示している。
【００２３】
図１に示すＣＭＯＳ出力バッファ回路は、プリバッファ１１の後段の出力バッファが駆動バッファ１２と保証バッファ１３に分割されてそれぞれの出力ノードが一括接続されている。そして、保証バッファ１３を制御するために、第１のバイアス回路Ｂ１、第２のバイアス回路Ｂ２、第１のラッチ回路Ｌ１、第２のラッチ回路Ｌ２が付加されている。
【００２４】
即ち、図１において、プリバッファ１１は、電源電圧ＶＤＤが印加される電源ノード（ＶＤＤノード）と接地ノードとの間に、ＰＭＯＳトランジスタＰ０からなるＰＭＯＳバッファとＮＭＯＳトランジスタＮ０からなるＮＭＯＳバッファが直列に接続され、このＰＭＯＳバッファとＮＭＯＳバッファは、ゲート相互が共通に接続されており、前段回路（図示せず）からの入力信号ＩＮにより相補的にオン駆動される。
【００２５】
駆動バッファ１２は、ＶＤＤノードと接地ノードとの間に、ＰＭＯＳトランジスタＡＰからなるＰＭＯＳバッファとＮＭＯＳトランジスタＡＮからなるＮＭＯＳバッファが直列に接続されてなり、このＰＭＯＳバッファとＮＭＯＳバッファは、ゲートにプリバッファ１１の出力信号（制御信号ｇａ）が入力し、相補的にオン駆動される。そして、ＰＭＯＳトランジスタＡＰとＮＭＯＳトランジスタＡＮの直列接続ノードはバッファ回路出力ノード１４に接続されている。
【００２６】
保証バッファ１３は、ＶＤＤノードと接地ノードとの間に、ＰＭＯＳトランジスタＤＰからなるＰＭＯＳバッファとＮＭＯＳトランジスタＤＮからなるＮＭＯＳバッファが直列に接続されており、各ゲートに対応して制御信号ｇｄｐ、ｇｄｎが印加される。そして、ＰＭＯＳトランジスタＤＰとＮＭＯＳトランジスタＤＮの直列接続ノードはバッファ回路出力ノード１４に接続されている。ここで、制御信号ｇｄｐは第１のバイアス回路Ｂ１および第１のラッチ回路Ｌ１により生成され、制御信号ｇｄｎは第２のバイアス回路Ｂ２および第２のラッチ回路Ｌ２により生成される。
【００２７】
第１のバイアス回路Ｂ１は、ＶＤＤノードと接地ノードとの間に、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３およびＮ１が直列に接続されている。上記ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１は、ゲート相互が共通に接続されて入力信号ＩＮにより相補的にオン駆動されるものであり、残りのＮＭＯＳトランジスタＮ３のゲートにはバッファ回路出力ノード１４の電位が入力する。そして、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３の直列接続ノードの電位は、前記ＰＭＯＳトランジスタＤＰのゲートに与えられる制御信号ｇｄｐとして使用される。
【００２８】
この場合、バッファ回路出力ノード１４に外部から電圧が与えられた時でもＰＭＯＳトランジスタＤＰのゲートレベルが不定にならないように、第１のバイアス回路Ｂ１のＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３の直列接続ノードの電位を第１のラッチ回路Ｌ１でラッチする。
【００２９】
第２のバイアス回路Ｂ２は、ＶＤＤノードと接地ノードとの間に、ＰＭＯＳトランジスタＰ２およびＰ３とＮＭＯＳトランジスタＮ２が直列に接続されている。上記ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２は、ゲート相互が共通に接続されて入力信号ＩＮにより相補的にオン駆動されるものであり、残りのＰＭＯＳトランジスタＰ３のゲートにはバッファ回路出力ノード１４の電位が入力する。そして、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ２の直列接続ノードの電位は、前記ＮＭＯＳトランジスタＤＮのゲートに与えられる制御信号ｇｄｎとして使用される。
【００３０】
この場合、バッファ回路出力ノード１４に外部から電圧が与えられた時でもＮＭＯＳトランジスタＤＮのゲートレベルが不定にならないように、第２のバイアス回路Ｂ２のＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ２の直列接続ノードの電位を第２のラッチ回路Ｌ２でラッチする。
【００３１】
図２は、図１に示した出力バッファ回路の入力信号ＩＮが立ち下った場合のスイッチング動作について、入力信号ＩＮ、制御信号ｇａ、ｇｄｐ、ｇｄｎ、出力信号ＯＵＴおよびスイッチングノイズの波形例を示している。
【００３２】
まず、入力信号ＩＮが”Ｈ”レベルの初期状態では、入力信号ＩＮを受けるプリバッファ１１のＰＭＯＳトランジスタＰ０はオフ、ＮＭＯＳトランジスタＮ０はオンであり、駆動バッファ１２のゲート制御信号ｇａは”Ｌ”レベルである。これにより、駆動バッファ１２のＰＭＯＳトランジスタＡＰはオン、ＮＭＯＳトランジスタＡＮはオフ状態である。
【００３３】
この時、第１のバイアス回路Ｂ１において、入力信号ＩＮを受けるＰＭＯＳトランジスタＰ１はオフ、ＮＭＯＳトランジスタＮ１はオン、出力信号ＯＵＴ（”Ｈ”レベル）を受けるＮＭＯＳトランジスタＮ３はオン状態である。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３の直列接続ノードの電位（”Ｌ”レベル）が第１のラッチ回路Ｌ１でラッチされるので、制御信号ｇｄｐは”Ｌ”レベルである。したがって、制御信号ｇｄｐを受ける保証バッファ１３のＰＭＯＳトランジスタＤＰはオン状態である。
【００３４】
これに対して、第２のバイアス回路Ｂ２において、入力信号ＩＮを受けるＰＭＯＳトランジスタＰ２はオフ、出力信号ＯＵＴ（”Ｈ”レベル）を受けるＰＭＯＳトランジスタＰ３はオフ、ＮＭＯＳトランジスタＮ２はオン状態である。ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ２の直列接続ノードの電位（”Ｌ”レベル）が第２のラッチ回路Ｌ２でラッチされ、制御信号ｇｄｎは”Ｌ”レベルである。したがって、制御信号ｇｄｎを受ける保証バッファ１３のＮＭＯＳトランジスタＤＮはオフ状態である。
【００３５】
このような状態から、入力信号ＩＮが”Ｈ”レベルから”Ｌ”レベルに立ち下ると、入力信号ＩＮを受けるプリバッファ１１のＰＭＯＳトランジスタＰ０はオフからオンに反転し、ＮＭＯＳトランジスタＮ０はオンからオフに反転し、駆動バッファ１２のゲート制御信号ｇａは”Ｌ”レベルから”Ｈ”レベルに反転する。これにより、駆動バッファ１２のＰＭＯＳトランジスタＡＰはオンからオフに反転し、ＮＭＯＳトランジスタＡＮはオフからオンに反転する。
【００３６】
この動作とほぼ同時に、第１のバイアス回路Ｂ１において、入力信号ＩＮを受けるＰＭＯＳトランジスタＰ１はオフからオンに反転し、ＮＭＯＳトランジスタＮ１はオンからオフに反転するので、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３の直列接続ノードの電位は”Ｌ”レベルから”Ｈ”レベルに反転する。そして、この”Ｈ”レベルが第１のラッチ回路Ｌ１でラッチされ、制御信号ｇｄｐは”Ｌ”レベルから”Ｈ”レベルに反転する。したがって、制御信号ｇｄｐを受ける保証バッファ１３のＰＭＯＳトランジスタＤＰはオンからオフ状態に速やかに反転し、出力信号ＯＵＴは”Ｈ”レベルから”Ｌ”レベルに移行していく。
【００３７】
これに対して、第２のバイアス回路Ｂ２において、入力信号ＩＮを受けるＰＭＯＳトランジスタＰ２はオフからオンに反転し、ＮＭＯＳトランジスタＮ２はオンからオフに反転する。この際、ＰＭＯＳトランジスタＰ３のゲートバイアスとして出力信号ＯＵＴの”Ｌ”レベルが十分にかかるまでの間は、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ２の直列接続ノードの電位（”Ｌ”レベル）をラッチする第２のラッチ回路Ｌ２により、制御信号ｇｄｎは”Ｌ”レベルに近い状態に保たれ、制御信号ｇｄｎを受ける保証バッファ１３のＮＭＯＳトランジスタＤＮはオフ状態に保たれる。その後、ＰＭＯＳトランジスタＰ３のゲートバイアスとして出力信号ＯＵＴの”Ｌ”レベルが十分にかかると、ＰＭＯＳトランジスタＰ３はオフからオンに反転し、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ２の直列接続ノードの電位は”Ｌ”レベルから”Ｈ”レベルに反転する。この電位は第２のラッチ回路Ｌ２でラッチされ、制御信号ｇｄｎは”Ｌ”レベルから”Ｈ”レベルに反転する。したがって、制御信号ｇｄｎを受ける保証バッファ１３のＮＭＯＳトランジスタＤＮはオフからオン状態に反転していく。
【００３８】
なお、図１に示した出力バッファ回路の入力信号ＩＮが立ち上った場合のスイッチング動作は、前述した入力信号ＩＮが立ち下った場合のスイッチング動作に準じて行われる。
【００３９】
即ち、入力信号ＩＮが”Ｌ”レベルから”Ｈ”レベルに立ち上ると、入力信号ＩＮを受けるプリバッファ１１のＰＭＯＳトランジスタＰ０はオンからオフに反転し、ＮＭＯＳトランジスタＮ０はオフからオンに反転し、駆動バッファ１２のゲート制御信号ｇａは”Ｈ”レベルから”Ｌ”レベルに反転する。これにより、駆動バッファ１２のＰＭＯＳトランジスタＡＰはオフからオンに反転し、ＮＭＯＳトランジスタＡＮはオンからオフに反転する。
【００４０】
この動作とほぼ同時に、第２のバイアス回路Ｂ２において、入力信号ＩＮを受けるＰＭＯＳトランジスタＰ２はオンからオフに反転し、ＮＭＯＳトランジスタＮ２はオフからオンに反転するので、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ２の直列接続ノードの電位は”Ｈ”レベルから”Ｌ”レベルに反転する。この電位は第２のラッチ回路Ｌ２でラッチされ、制御信号ｇｄｎは”Ｈ”レベルから”Ｌ”レベルに反転する。したがって、制御信号ｇｄｎを受ける保証バッファ１３のＮＭＯＳトランジスタＤＮはオンからオフ状態に速やかに反転し、出力信号ＯＵＴは”Ｌ”レベルから”Ｈ”レベルに移行していく。
【００４１】
これに対して、第１のバイアス回路Ｂ１において、入力信号ＩＮを受けるＰＭＯＳトランジスタＰ１はオンからオフに反転し、ＮＭＯＳトランジスタＮ１はオフからオンに反転する。この際、ＮＭＯＳトランジスタＮ３のゲートバイアスとして出力信号ＯＵＴの”Ｈ”レベルが十分にかかるまでの間は、制御信号ｇｄｐは”Ｈ”レベルに近い状態に保たれ、制御信号ｇｄｐを受ける保証バッファ１３のＰＭＯＳトランジスタＤＰはオフ状態に保たれる。
【００４２】
その後、ＮＭＯＳトランジスタＮ３のゲートバイアスとして出力信号ＯＵＴの”Ｈ”レベルが十分にかかると、ＮＭＯＳトランジスタＮ３はオフからオンに反転し、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３の直列接続ノードの電位は”Ｈ”レベルから”Ｌ”レベルに反転する。この電位は第１のラッチ回路Ｌ１でラッチされ、制御信号ｇｄｐは”Ｈ”レベルから”Ｌ”レベルに反転する。したがって、制御信号ｇｄｐを受ける保証バッファ１３のＰＭＯＳトランジスタＤＰはオフからオン状態に反転していく。
【００４３】
なお、バイアス回路Ｂ１とＢ２の出力の論理レベルを保持するラッチ回路Ｌ１とＬ２は、バッファ回路出力ノード１４に外部から電圧が与えられてバイアス回路Ｂ１のＮＭＯＳトランジスタＮ３あるいはバイアス回路Ｂ２のＰＭＯＳトランジスタＰ３がカットオフしても、保証バッファ１３に入力するゲート制御信号ｇｄｐ、ｇｄｎの論理レベルが不定にならないように保持する役割を有する。
【００４４】
上記した第１の実施形態に係る出力バッファ回路によれば、入力信号ＩＮのレベルが反転する時に、保証バッファ１３においてＰＭＯＳトランジスタＤＰおよびＮＭＯＳトランジスタＤＮの一方が速やかにカットオフした後、遅れて他方がオン状態になる。したがって、従来例の説明で前述したＳＲＣ回路で述べたようなスイッチング動作時のバッファ間貫通電流は殆んど見られないので、伝搬遅延時間への影響を無くし、スイッチングノイズを低減することが可能になる。
【００４５】
さらに、駆動バッファ１２および保証バッファ１３がそれぞれオンするタイミングを意図的に変化させたことにより、出力バッファ回路のドライブ能力が高い場合でも、スイッチング動作時に見られるバッファ回路出力側の容量負荷（図示せず）からの急激な電流変化をある程度抑制し、スイッチングノイズの大きさを低減することが可能になり、ＬＳＩ内部およびＬＳＩ外部へ与える影響を低減することが可能になる。
【００４６】
＜第２の実施形態＞
図３は、本発明の第２の実施形態に係るＬＳＩに内蔵されて同時に駆動される複数のＣＭＯＳ出力バッファ回路のうちの１個を代表的に取り出して示している。
【００４７】
図３に示すＣＭＯＳ出力バッファ回路は、相補的なアウトプットイネーブル信号ＯＥ、ＯＥＮにより制御される３ステート（ｓｔａｔｅ）出力バッファ回路であり、図１を参照して前述したＣＭＯＳ出力バッファ回路と比べて、プリバッファ１１ａ、第１のバイアス回路Ｂ１ａ、第２のバイアス回路Ｂ２ａの構成が異なり、その他の駆動バッファ１２、保証バッファ１３、第１のラッチ回路Ｌ１、第２のラッチ回路Ｌ２は同じである。
【００４８】
即ち、図３において、プリバッファ１１ａは、入力信号ＩＮおよび信号ＯＥが入力するナンドゲート回路ＮＡＮＤと、入力信号ＩＮおよび信号ＯＥＮが入力するノアゲート回路ＮＯＲとからなり、ナンドゲート回路ＮＡＮＤの出力信号ｇａｐは駆動バッファのＰＭＯＳトランジスタＡＰのゲートに入力し、ノアゲート回路ＮＯＲの出力信号ｇａｎは駆動バッファのＮＭＯＳトランジスタＡＮのゲートに入力する。
【００４９】
第１のバイアス回路Ｂ１は、ＶＤＤノードと接地ノードとの間に、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ３とＮ１とＮ０１が直列に接続され、ＶＤＤノードとＰＭＯＳトランジスタＰ１のドレインとの間にＰＭＯＳトランジスタＰ０１が接続されている。上記ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１は、ゲート相互が共通に接続されて入力信号ＩＮにより相補的にオン駆動され、ＰＭＯＳトランジスタＰ０１とＮＭＯＳトランジスタＮ０１は、ゲート相互が共通に接続されて信号ＯＥにより相補的にオン駆動される。残りのＮＭＯＳトランジスタＮ３のゲートにはバッファ回路出力ノード１４の電位が入力し、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３の直列接続ノードの電位は、第１のラッチ回路Ｌ１でラッチされて制御信号ｇｄｐとして使用される。
【００５０】
第２のバイアス回路Ｂ２は、ＶＤＤノードと接地ノードとの間に、ＰＭＯＳトランジスタＰ０２とＰ２とＰ３およびＮＭＯＳトランジスタＮ２が直列に接続され、ＮＭＯＳトランジスタＮ２のドレインと接地ノードとの間にＮＭＯＳトランジスタＮ０２が接続されている。上記ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２は、ゲート相互が共通に接続されて入力信号ＩＮにより相補的にオン駆動され、ＰＭＯＳトランジスタＰ０２とＮＭＯＳトランジスタＮ０２は、ゲート相互が共通に接続されて信号ＯＥＮにより相補的にオン駆動される。残りのＰＭＯＳトランジスタＰ３のゲートにはバッファ回路出力ノード１４の電位が入力し、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ２の直列接続ノードの電位は、第２のラッチ回路Ｌ２でラッチされて制御信号ｇｄｎとして使用される。
【００５１】
上記した第２の実施形態に係る３ステート出力バッファ回路は、信号ＯＥ、ＯＥＮが対応して”Ｈ”／”Ｌ”（活性状態）の時は、入力信号ＩＮの”Ｈ”／”Ｌ”レベルに対応して、プリバッファ１１ａのナンドゲート回路ＮＡＮＤの出力信号ｇａｐが”Ｌ”／”Ｈ”レベルになって駆動バッファ１２のＰＭＯＳトランジスタＡＰがオン／オフ状態になる。また、入力信号ＩＮの”Ｈ”／”Ｌ”レベルに対応して、プリバッファ１１ａのノアゲート回路ＮＯＲの出力信号ｇａｎが”Ｌ”／”Ｈ”レベルになり、駆動バッファ１２のＮＭＯＳトランジスタＡＮがオフ／オン状態になる。
【００５２】
また、この時、第１のバイアス回路Ｂ１ａのＰＭＯＳトランジスタＰ０１とＮＭＯＳトランジスタＮ０１は対応してオフ／オン状態になり、第２のバイアス回路Ｂ２ａのＰＭＯＳトランジスタＰ０２とＮＭＯＳトランジスタＮ０２は対応してオン／オフ状態になっている。
【００５３】
したがって、この状態では、駆動バッファ１２、保証バッファ１３、第１のバイアス回路Ｂ１ａ、第２のバイアス回路Ｂ２ａ、第１のラッチ回路Ｌ１および第２のラッチ回路Ｌ２は、図２を参照して前述した出力バッファ回路と同様に動作して同様の効果が得られる。
【００５４】
これに対して、信号ＯＥ、ＯＥＮが対応して”Ｌ”／”Ｈ”（非活性状態）の時は、入力信号ＩＮの”Ｈ”／”Ｌ”レベルに関係なく、プリバッファ１１ａのＮＡＮＤの出力信号ｇａｐが”Ｈ”レベルになって駆動バッファ１２のＰＭＯＳトランジスタＡＰがオフ状態になる。また、入力信号ＩＮの”Ｈ”／”Ｌ”レベルに関係なく、プリバッファ１１ａのノアゲート回路ＮＯＲの出力信号ｇａｎが”Ｌ”レベルになり、駆動バッファ１２のＮＭＯＳトランジスタＡＮがオフ状態になる。これにより、駆動バッファ１２の出力ノードが高インピーダンス状態になる。
【００５５】
また、この状態では、第１のバイアス回路Ｂ１ａのＰＭＯＳトランジスタＰ０１とＮＭＯＳトランジスタＮ０１は対応してオン／オフ状態になり、第２のバイアス回路Ｂ２ａのＰＭＯＳトランジスタＰ０２とＮＭＯＳトランジスタＮ０２は対応してオフ／オン状態になっている。これにより、第１のバイアス回路Ｂ１ａおよび第１のラッチ回路Ｌ１の出力が”Ｈ”レベルに固定されて保証バッファ１３のＰＭＯＳトランジスタＤＰがオフ状態になり、第２のバイアス回路Ｂ２ａおよび第２のラッチ回路Ｌ２の出力が”Ｌ”レベルに固定されて保証バッファ１３のＮＭＯＳトランジスタＤＮがオフ状態になるので、保証バッファ１３の出力ノードが高インピーダンス状態になる。したがって、バッファ回路出力ノード１４は高インピーダンス状態になる。
【００５６】
【発明の効果】
上述したように本発明によれば、信号伝搬遅延時間が小さく、スイッチングノイズを低減し得るＣＭＯＳ出力バッファ回路を内蔵した半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＬＳＩに内蔵されて同時に駆動される複数のＣＭＯＳ出力バッファ回路のうちの１個を取り出して示す回路図。
【図２】図１に示した出力バッファ回路の入力信号が立ち下った場合のスイッチング動作について、入力信号ＩＮ、制御信号ｇａ、ｇｄｐ、ｇｄｎ、出力信号ＯＵＴおよびスイッチングノイズの一例を示す波形図。
【図３】本発明の第２の実施形態に係るＬＳＩに内蔵されて同時に駆動される複数のＣＭＯＳ出力バッファ回路のうちの１個を取り出して示す回路図。
【図４】複数のＣＭＯＳ出力バッファ回路を内蔵したＬＳＩにおける従来のパッケージモデルを示す構成説明図および入力信号が立ち下がって複数の出力バッファ回路が同時にスイッチング動作した場合に発生するスイッチングノイズの例を示す波形図。
【図５】図４中の各出力バッファ回路が高いドライブ能力を必要とする場合にそれをＳＲＣ回路で構成した場合の出力バッファ回路の１個を取り出して示す等価回路図。
【図６】図５に示したＳＲＣ回路に入力信号が伝搬される経路のノードを付した等価回路図およびその入力信号が立ち下がった場合に出力バッファ内の複数段のＰＭＯＳトランジスタとＮＭＯＳトランジスタへ遅延して伝搬される動作例を示す波形図。
【図７】図６に示したＳＲＣ回路の変形例を示す等価回路図および入力信号が立ち下がった場合の動作例を示す波形図。
【符号の説明】
１１…プリバッファ、１２…駆動バッファ、１３…保証バッファ、１４…バッファ回路出力ノード、Ｂ１…第１のバイアス回路、Ｂ２…第２のバイアス回路、Ｌ１…第１のラッチ回路、Ｌ２…第２のラッチ回路。

Claims (8)

1. 前段回路から入力信号を受けるプリバッファと、
   前記プリバッファの出力信号をゲートに入力する第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタが電源ノードと接地ノードとの間に直列に接続されてなり、前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタの直列接続ノードがバッファ回路出力ノードに接続された駆動バッファと、
   前記電源ノードと接地ノードとの間に第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタが直列に接続されてなり、前記駆動バッファのスイッチング動作時に第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの一方がオフ状態になった後に遅れて他方がオン状態になるように制御され、前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの直列接続ノードが前記バッファ回路出力ノードに接続された保証バッファ
   とを具備するＣＭＯＳ出力バッファ回路を内蔵することを特徴とする半導体集積回路。
2. 前記バッファ回路出力ノードの電位および前段回路からの入力信号を受けて第１の制御電位を生成する第１のバイアス回路と、
   前記第１の制御電位を受けてラッチする第１のラッチ回路と、
   前記バッファ回路出力ノードの電位および前段回路からの入力信号を受け、前記第１の制御電位とは変化のタイミングが異なる第２の制御電位を生成する第２のバイアス回路と、
   前記第２の制御電位を受けてラッチする第２のラッチ回路
   とをさらに具備し、前記保証バッファは、前記第１のラッチ回路によりラッチされた第１の制御電位が第２のＰＭＯＳトランジスタのゲートに入力し、前記第２のラッチ回路によりラッチされた第２の制御電位が第２のＮＭＯＳトランジスタのゲートに入力することを特徴とする請求項１記載の半導体集積回路。
3. 前記プリバッファは、電源ノードと接地ノードとの間に、前記入力信号により相補的にオン駆動されるＰＭＯＳトランジスタとＮＭＯＳトランジスタが直列に接続されてなり、
   前記第１のバイアス回路は、電源ノードと接地ノードとの間に、第３のＰＭＯＳトランジスタと第３のＮＭＯＳトランジスタおよび第４のＮＭＯＳトランジスタが直列に接続され、前記第３のＰＭＯＳトランジスタと第４のＮＭＯＳトランジスタの各ゲートには前記入力信号が入力し、前記第３のＮＭＯＳトランジスタのゲートには前記バッファ回路出力ノードの電位が入力し、前記第３のＰＭＯＳトランジスタと第３のＮＭＯＳトランジスタの直列接続ノードの電位が前記第１のラッチ回路によりラッチされ、
   前記第２のバイアス回路は、電源ノードと接地ノードとの間に、第４のＰＭＯＳトランジスタおよび第５のＰＭＯＳトランジスタと第５のＮＭＯＳトランジスタが直列に接続され、前記第４のＰＭＯＳトランジスタと第５のＮＭＯＳトランジスタの各ゲートには前記入力信号が入力し、前記第５のＰＭＯＳトランジスタのゲートには前記バッファ回路出力ノードの電位が入力し、前記第５のＰＭＯＳトランジスタと第５のＮＭＯＳトランジスタの直列接続ノードの電位が前記第２のラッチ回路によりラッチされる
   ことを特徴とする請求項２記載の半導体集積回路。
4. 請求項１乃至３のいずれか１つに記載のＣＭＯＳ出力バッファ回路を複数内蔵し、複数ビットの信号を同時に出力することを特徴とする半導体集積回路。
5. アウトプットイネーブル信号と前段回路からの入力信号を受けるナンドゲート回路および前記アウトプットイネーブル信号とは相補的な反転信号と前記入力信号を受けるノアゲート回路からなるプリバッファと、
   前記プリバッファのナンドゲート回路の出力信号を受ける第１のＰＭＯＳトランジスタおよび前記プリバッファのノアゲート回路の出力信号を受ける第１のＮＭＯＳトランジスタが電源ノードと接地ノードとの間に直列に接続されてなり、前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタの直列接続ノードがバッファ回路出力ノードに接続された駆動バッファと、
   前記電源ノードと接地ノードとの間に第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタが直列に接続されてなり、前記駆動バッファのスイッチング動作時に第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの一方がオフ状態になった後に遅れて他方がオン状態になるように制御され、前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの直列接続ノードが前記バッファ回路出力ノードに接続された保証バッファ
   とを具備する３ステート型のＣＭＯＳ出力バッファ回路を内蔵することを特徴とする半導体集積回路。
6. 前記バッファ回路出力ノードの電位および前記前段回路からの入力信号の電位を受けて第１の制御電位を生成する第１のバイアス回路と、
   前記第１の制御電位を受けてラッチする第１のラッチ回路と、
   前記バッファ回路出力ノードの電位および前記前段回路からの入力信号の電位を受け、前記第１の制御電位とは変化のタイミングが異なる第２の制御電位を生成する第２のバイアス回路と、
   前記第２の制御電位を受けてラッチする第２のラッチ回路
   とをさらに具備し、前記保証バッファは、前記第１のラッチ回路によりラッチされた第１の制御電位が第２のＰＭＯＳトランジスタのゲートに入力し、前記第２のラッチ回路によりラッチされた第２の制御電位が第２のＮＭＯＳトランジスタのゲートに入力することを特徴とする請求項５記載の半導体集積回路。
7. 前記第１のバイアス回路は、電源ノードと接地ノードとの間に、第３のＰＭＯＳトランジスタと第３のＮＭＯＳトランジスタと第４のＮＭＯＳトランジスタおよび第５のＮＭＯＳトランジスタが直列に接続され、電源ノードと前記第３のＰＭＯＳトランジスタのドレインとの間に第４のＰＭＯＳトランジスタが接続され、前記第３のＰＭＯＳトランジスタと第４のＮＭＯＳトランジスタは各ゲートに前記入力信号が入力し、前記第３のＮＭＯＳトランジスタのゲートには前記バッファ回路出力ノードの電位が入力し、前記第４のＰＭＯＳトランジスタと第５のＮＭＯＳトランジスタの各ゲートには前記アウトプットイネーブル信号が入力し、前記第３のＰＭＯＳトランジスタと第３のＮＭＯＳトランジスタの直列接続ノードの電位が前記第１のラッチ回路によりラッチされ、
   前記第２のバイアス回路は、電源ノードと接地ノードとの間に、第５のＰＭＯＳトランジスタと第６のＰＭＯＳトランジスタと第７のＰＭＯＳトランジスタおよび第６のＮＭＯＳトランジスタが直列に接続され、前記第６のＮＭＯＳトランジスタのドレインと接地電位との間に第７のＮＭＯＳトランジスタが接続され、前記第６のＰＭＯＳトランジスタと第６のＮＭＯＳトランジスタの各ゲートには前記入力信号が入力し、前記第５のＰＭＯＳトランジスタと第７のＮＭＯＳトランジスタの各ゲートには前記アウトプットイネーブル信号の反転信号が入力し、前記第７のＰＭＯＳトランジスタのゲートには前記バッファ回路出力ノードの電位が入力し、前記第７のＰＭＯＳトランジスタと第６のＮＭＯＳトランジスタの直列接続ノードの電位が前記第２のラッチ回路によりラッチされる
   ことを特徴とする請求項６記載の半導体集積回路。
8. 請求項５乃至７のいずれか１つに記載のＣＭＯＳ出力バッファ回路を複数内蔵し、複数ビットの信号を同時に出力することを特徴とする半導体集積回路。

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