JP2004349384A

JP2004349384A - 半導体装置

Info

Publication number: JP2004349384A
Application number: JP2003143286A
Authority: JP
Inventors: Toshiki Taniguchi; 豪紀谷口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-05-21
Filing date: 2003-05-21
Publication date: 2004-12-09

Abstract

【課題】ゲート電極パッドの回りに要する面積が少なく、ＭＯＳＦＥＴ形成領域の面積が広く、縦型ＭＯＳＦＥＴの形成数を増加させて半導体装置の低オン抵抗化を図った半導体装置を提供する。
【解決手段】複数のＭＯＳＦＥＴ２５が形成されてなる方形状のＮ型の半導体基板２１と、ＭＯＳＦＥＴ２５の各ポリシリコンゲート電極３１が接続されたゲート電極パッド３８と、ＭＯＳＦＥＴ形成領域２４上を覆うように設けられたソース配線３７と、半導体基板２１の周縁部に沿って設けられた基準電位配線３９と、ソース配線３７の周縁部に沿うように設けられると共に、ソース配線３７に接続するよう半導体基板２１上部に形成されたＰ^＋型領域３２を備えるもので、ゲート電極パッド３８が、方形状をなし、ＭＯＳＦＥＴ形成領域２４の方形状に切り欠いた部分の外方であって、かつ基準電位配線３９よりも内方側となる半導体基板２１の隅角部分に、隣接する２辺がソース配線３７の周縁部分に対向するよう設けられている。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に複数の縦型ＭＯＳＦＥＴを設けてなる半導体装置に関する。
【０００２】
【従来の技術】
周知の通り、半導体基板上に複数の縦型ＭＯＳＦＥＴを配置し、各ソース電極、ゲート電極をそれぞれ並列接続し、ソース配線、ゲート電極パッドに接続すると共に、半導体基板の下面部分にドレイン電極を設けて１つの半導体装置として形成したものがある。そして、このような半導体装置は、例えばゲート電極パッド近傍の構成が図５及び図６にそれぞれ要部の平面図、要部の縦断面図を示すようなものとなっている。
【０００３】
以下、図５及び図６において、１は方形状をなす半導体基板で、この半導体基板１上には、例えばＬＳ／ＬＧ＝６μｍ、すなわち６μｍのデザインルールで形成された縦型ＭＯＳＦＥＴ２が複数設けられている。半導体基板１は、Ｎ^＋型基板３上にＮ型エピタキシャル層４を形成してなるもので、縦型ＭＯＳＦＥＴ２が形成されているＭＯＳＦＥＴ形成領域５の内方部分に、ゲート電極パッド形成領域６が設けられた構成となっている。そして、半導体基板１のＮ型エピタキシャル層４上部の基板周縁部分には、基板周縁に沿ってＮ^＋型領域７が設けられている。
【０００４】
また、Ｎ型エピタキシャル層４の上部には、ＭＯＳＦＥＴ形成領域５内のソース領域を形成する部分と、ゲート電極パッド形成領域６を囲む部分、さらにＮ^＋型領域７より内方側の基板周縁に沿った部分にＰ型領域８が設けられており、ＭＯＳＦＥＴ形成領域５内のＰ型領域８内上部にはＮ^＋型ソース領域９が設けられている。またＭＯＳＦＥＴ形成領域５のＮ型エピタキシャル層４とＰ型領域８、Ｎ^＋型ソース領域９の上には、ゲート絶縁膜１０が設けられ、さらに、ゲート絶縁膜１０の上には、例えば幅ＬＧが６μｍのポリシリコンゲート電極１１が設けられている。なお、半導体基板１上面における隣接するＮ^＋型ソース領域９間の開口幅ＬＳは６μｍとなっている。
【０００５】
一方、ゲート電極パッド形成領域６部分には、これを囲むＰ型領域８及び基板周縁部分のＰ型領域８の内上部に、Ｐ^＋型領域１２がＭＯＳＦＥＴ２のソースと接続して耐圧安定化を図るよう設けられており、またゲート電極パッド形成領域６のＮ型エピタキシャル層４及びこれを囲むＰ型領域８、Ｐ^＋型領域１２の上面上、さらに基板周縁に沿って設けられたＰ型領域８とＰ^＋型領域１２の上面上には、シリコン酸化膜１３が設けられている。また、このゲート電極パッド形成領域６のシリコン酸化膜１３の上には、ポリシリコンで形成され、各ＭＯＳＦＥＴ２のポリシリコンゲート電極１１が図示しない配線によって接続されたゲート電極部１４が設けられている。
【０００６】
さらに、各ＭＯＳＦＥＴ２のポリシリコンゲート電極１１の上面部及び側部と、ゲート電極部１４の上面部及び側部、基板周縁に設けられたシリコン酸化膜１３の上面部及び側部には、これらを覆うように絶縁膜１５が設けられている。またゲート電極部１４の上面部の絶縁膜１５には、ゲート電極部１４の上面が露出する導通開口１６が形成されている。
【０００７】
また、各縦型ＭＯＳＦＥＴ２の上方、及びＭＯＳＦＥＴ形成領域５のゲート電極パッド形成領域６を囲む部分とＮ^＋型領域７より内方側の基板周縁に沿った部分のＰ型領域８の上方を覆うと共に、ゲート電極部１４の上面部及び側部に設けられた絶縁膜１５の一部分を覆うようにして、Ａｌ製のソース配線１７が設けられている。さらに、導通開口１６を埋め込むようにしてゲート電極部１４の上面部に成層された絶縁膜１５上に、例えば一辺が３００μｍの方形状のＡｌ製ゲート電極パッド１８が設けられている。またさらに、基板周縁部分のＮ^＋型領域７上には、例えば幅が３０μｍの表面電位安定化のためのＡｌ製基準電位配線１９が設けられている。
【０００８】
しかしながら上記の従来技術においては、ゲート電極パッド１８の回りに要する面積が大きくなってしまい、ＭＯＳＦＥＴ形成領域５の面積が少なくなってしまう。このため、ＭＯＳＦＥＴ形成領域５に形成する縦型ＭＯＳＦＥＴ２の形成数が減り、複数のＭＯＳＦＥＴ２を並列接続して構成される半導体装置としてのオン抵抗が高いものとなって、装置のオン特性を向上させることが難しいものとなっていた。
【０００９】
【発明が解決しようとする課題】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところはゲート電極パッドの回りに要する面積を少なくしてＭＯＳＦＥＴ形成領域の面積を広げるようにし、縦型ＭＯＳＦＥＴの形成数を増加させ、半導体装置の低オン抵抗化を図り、オン抵抗特性を向上させた半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体装置は、複数のＭＯＳＦＥＴが形成されてなる第１導電型半導体基板と、前記ＭＯＳＦＥＴの各ゲート電極が接続されたゲート電極パッドと、前記ＭＯＳＦＥＴの形成領域上を覆うように設けられたソース配線と、前記半導体基板の周縁部に沿って設けられた基準電位配線と、前記ソース配線の周縁部に沿うように設けられると共に、前記ソース配線に接続するよう前記半導体基板上部に形成された第２導電型領域を備える半導体装置において、前記ゲート電極パッドが、前記ＭＯＳＦＥＴの形成領域外であって、かつ前記基準電位配線よりも内方側となる前記半導体基板の端部分に設けられていることを特徴とするものであり、
さらに、前記基準電位配線は、前記ゲート電極パッドに沿った部分の配線幅が、それ以外の部分の配線幅よりも狭幅に形成されていることを特徴とするものであり、
さらに、前記半導体基板と前記ゲート電極パッドとは方形状をなすもので、前記ゲート電極パッドは、前記半導体基板の隅角部分に設けられていることを特徴とするものであり、
さらに、前記ゲート電極パッドは、隣接する２辺が前記ソース配線の周縁部に対向し、残りの２辺が前記基準電位配線に対向するよう設けられていることを特徴とするものである。
【００１１】
【発明の実施の形態】
以下本発明の実施の形態を、図面を参照して説明する。
【００１２】
先ず第１の実施形態を図１乃至図３により説明する。図１は要部の平面図であり、図２は要部の縦断面図であり、図３はオン抵抗を示す特性図である。
【００１３】
図１乃至図３において、２１は方形状をなす半導体基板で、この半導体基板２１は、例えばＡｓ（ひ素）が添加された所定の固有抵抗値を有するＮ^＋型シリコン基板２２上に、例えばＰ（りん）が添加された所定の固有抵抗値を有するＮ型エピタキシャル層２３を成層して形成されている。そして、半導体基板２１上には、その内方側部分に、例えば１つの隅角部分を方形状に切り欠くようにしてＭＯＳＦＥＴ形成領域２４が設けられており、このＭＯＳＦＥＴ形成領域２４には、複数の縦型ＭＯＳＦＥＴ２５が、例えばＬＳ／ＬＧ＝６μｍ、すなわちソース開口長及びゲート長がそれぞれ６μｍのデザインルールで形成されている。また半導体基板２１には、そのＮ型エピタキシャル層２３上部の基板周縁部分に、Ｎ^＋型領域２６が基板周縁に沿って縁取るように設けられている。
【００１４】
またさらに、半導体基板２１には、隅角部分が方形状に切り欠かれているＭＯＳＦＥＴ形成領域２４の他に、ＭＯＳＦＥＴ形成領域２４が方形状に切り欠かれている隅角部分に、ＭＯＳＦＥＴ形成領域２４よりも外方側で、Ｎ^＋型領域２６よりも内方側となる部分に、略方形状をなすゲート電極パッド形成領域２７が設けられている。なお、ゲート電極パッド形成領域２７は、その隣接する２辺が略等間隔を置いてＭＯＳＦＥＴ形成領域２４の切り欠いた部分の縁部分に対向し、残りの２辺が同様に略等間隔を置いて半導体基板２１の対応する隅角部分の２つの辺に平行となるように設けられている。
【００１５】
また、Ｎ型エピタキシャル層２３の上部には、ＭＯＳＦＥＴ形成領域２４内のＭＯＳＦＥＴ２５のソース領域を形成する部分と、ゲート電極パッド形成領域２７の２辺に対向するＭＯＳＦＥＴ形成領域２４の切り欠いた部分の縁部分、さらにゲート電極パッド形成領域２７の残りの２辺に対応していないＮ^＋型領域２６より内方側の基板周縁に沿った部分に、Ｐ型領域２８が設けられている。さらに、ＭＯＳＦＥＴ形成領域２４内のソース領域を形成する部分に形成されたＰ型領域２８内上部には、縦型ＭＯＳＦＥＴ２５のＮ^＋型ソース領域２９が設けられている。
【００１６】
また、ＭＯＳＦＥＴ形成領域２４のＮ型エピタキシャル層２３とＰ型領域２８、Ｎ^＋型ソース領域２９の上に、例えば厚さ２５ｎｍの熱酸化膜でなるゲート絶縁膜３０が設けられ、さらに、ゲート絶縁膜３０の上には、例えば幅ＬＧが６μｍのポリシリコンゲート電極３１が、ＣＶＤ法等を用いてポリシリコンを５００ｎｍの厚さに堆積させることによって設けられている。なお、半導体基板２１上面における隣接するＮ^＋型ソース領域２９間の開口幅ＬＳは６μｍとなっている。
【００１７】
またさらに、ゲート電極パッド形成領域２７の２辺に対向するＭＯＳＦＥＴ形成領域２４の縁部分に設けられたＰ型領域２８と、ゲート電極パッド形成領域２７の残りの２辺に対応していない基板周縁に沿った部分に設けられたＰ型領域２８の内上部に、例えばイオン注入法によりボロン（Ｂ）を４０ｋｅＶで打込み、不純物濃度が２×１０^１５／ｃｍ^２であるＰ^＋型領域３２が設けられている。なお、このＰ^＋型領域３２にＭＯＳＦＥＴ２５のソースが接続するよう設けられて、耐圧安定化が図られる。またゲート電極パッド形成領域２７部分には、Ｎ型エピタキシャル層２３及びこれを囲むＰ型領域２８の上面の一部、Ｐ^＋型領域３２の上面の一部、さらに、基板周縁に沿って設けられたＮ^＋型領域２６の上面の一部上に、シリコン酸化膜３３が設けられている。
【００１８】
そして、ゲート電極パッド形成領域２７のシリコン酸化膜３３の上には、ポリシリコンで形成され、各ＭＯＳＦＥＴ２５のポリシリコンゲート電極３１が接続されたゲート電極部３４が設けられている。またゲート電極部３４の上面部及び側部と、各ＭＯＳＦＥＴ２５のポリシリコンゲート電極３１の上面部及び側部、シリコン酸化膜３３の側部には、これらを覆うように絶縁膜３５が設けられている。さらにゲート電極部３４の上面部に設けられた絶縁膜３５には、ゲート電極部３４の上面が露出する導通開口３６が形成されている。
【００１９】
また、上記の通り各形成されたＭＯＳＦＥＴ形成領域２４の上、すなわち、各縦型ＭＯＳＦＥＴ２５の上方と、ＭＯＳＦＥＴ形成領域２４のゲート電極パッド形成領域２７の２辺に対向するＭＯＳＦＥＴ形成領域２４の縁部分に設けられたＰ型領域２８の上方と、ゲート電極部３４の上面部及び側部に設けられた絶縁膜３５の一部分とを覆うように、Ａｌ製のソース配線３７が設けられている。さらに、導通開口３６を埋め込むようにしてゲート電極部３４の上面部に成層された絶縁膜３５上には、例えば一辺が３００μｍの方形状のＡｌ製ゲート電極パッド３８がゲート電極部３４に導通するように設けられている。またさらに、基板周縁部分のＮ^＋型領域２６上と、ゲート電極部３４の周縁上面部及び側部に設けられた絶縁膜３５の上には、これらを覆うように、例えば幅が３０μｍの表面電位安定化のためのＡｌ製基準電位配線３９が設けられている。
【００２０】
このように構成することで、ゲート電極パッド３８の近傍でＭＯＳＦＥＴ形成領域２４を拡大することができ、これにより、ＭＯＳＦＥＴ形成領域２４に形成できるＭＯＳＦＥＴ２５の形成数を増やすことができ、複数のＭＯＳＦＥＴ２５でなる半導体装置のオン抵抗を低下させることができる。例えばＬＳ／ＬＧ＝６μｍの６μｍのデザインルールでＭＯＳＦＥＴ２５を形成し、ゲート電極パッド３８を１辺が３００μｍとしたものでは、従来のものよりも、約２４０００μｍ^２だけＭＯＳＦＥＴ形成領域２４の面積を増加させることができ、ＭＯＳＦＥＴ２５を約２００セル増やすことができる。この結果、図３に発明１で示すように、従来は８０ｍΩであったオン抵抗を、７６ｍΩと低いものとすることができ、オン抵抗特性を５％向上させることができる。
【００２１】
次に、第２の実施形態を図４により説明する。図４は要部の平面図である。なお、本実施形態は、基板周縁部分に設ける表面電位安定化のための基準電位配線のパターンにおいて、上記第１の実施形態と構成を異にするのみで、他の構成を略同じとするものであるため、第１の実施形態と同一部分には、図４に示していない部分についても同一符号を付して説明を省略し、第１の実施形態と異なる本実施形態の構成について説明する。
【００２２】
図４において、４１は方形状をなす半導体基板で、この半導体基板４１は、Ｎ^＋型シリコン基板２２上にＮ型エピタキシャル層２３を成層して形成されている。そして、半導体基板４１上には、その内方側部分に、例えば１つの隅角部分を方形状に切り欠くようにしてＭＯＳＦＥＴ形成領域４２が設けられており、このＭＯＳＦＥＴ形成領域４２には、複数の縦型ＭＯＳＦＥＴ２５が、例えばＬＳ／ＬＧ＝６μｍデザインルールで形成されている。また半導体基板４１には、そのＮ型エピタキシャル層２３上部の基板周縁部分に、Ｎ^＋型領域４３が基板周縁に沿って縁取るように設けられている。
【００２３】
またさらに、半導体基板４１には、隅角部分が方形状に切り欠かれているＭＯＳＦＥＴ形成領域４２の他に、ＭＯＳＦＥＴ形成領域４２が方形状に切り欠かれている隅角部分に、ＭＯＳＦＥＴ形成領域４２よりも外方側で、Ｎ^＋型領域４３よりも内方側となる部分に、略方形状をなすゲート電極パッド形成領域２７が設けられている。なお、ゲート電極パッド形成領域２７は、その隣接する２辺が略等間隔を置いてＭＯＳＦＥＴ形成領域４２の切り欠いた部分の縁部分に対向し、残りの２辺が同様に略等間隔を置いて半導体基板４１の対応する隅角部分の２つの辺に平行となるように設けられている。なおまた、基板周縁部分に設けられたＮ^＋型領域４３は、図示しないがゲート電極パッド形成領域２７の２辺に対応する部分の幅が、他の基板周縁を縁取っている部分よりも狭幅に形成されている。
【００２４】
また、Ｎ型エピタキシャル層２３の上部には、ＭＯＳＦＥＴ形成領域４２内のＭＯＳＦＥＴ２５のソース領域を形成する部分と、ゲート電極パッド形成領域２７の２辺に対向するＭＯＳＦＥＴ形成領域４２の切り欠いた部分の縁部分、さらにゲート電極パッド形成領域２７の残りの２辺に対応していないＮ^＋型領域４３より内方側の基板周縁に沿った部分に、Ｐ型領域２８が設けられている。さらに、ＭＯＳＦＥＴ形成領域４２内のソース領域形成部分のＰ型領域２８内上部には、縦型ＭＯＳＦＥＴ２５のＮ^＋型ソース領域２９が設けられている。
【００２５】
また、ＭＯＳＦＥＴ形成領域４２のＮ型エピタキシャル層２３とＰ型領域２８、Ｎ^＋型ソース領域２９の上にゲート絶縁膜３０が設けられ、ゲート絶縁膜３０の上には、例えば幅ＬＧが６μｍのポリシリコンゲート電極３１が設けられている。なお、半導体基板２１上面における隣接するＮ^＋型ソース領域２９間の開口幅ＬＳは６μｍとなっている。
【００２６】
またさらに、ゲート電極パッド形成領域２７の２辺に対向するＭＯＳＦＥＴ形成領域４２の縁部分に設けられたＰ型領域２８と、ゲート電極パッド形成領域２７の残りの２辺に対応していない基板周縁に沿った部分に設けられたＰ型領域２８の内上部に、例えばイオン注入法によりボロン（Ｂ）を４０ｋｅＶで打込み、不純物濃度が２×１０^１５／ｃｍ^２であるＰ^＋型領域４４が設けられている。なお、このＰ^＋型領域４４にＭＯＳＦＥＴ２５のソースが接続するよう設けられて、耐圧安定化が図られる。またゲート電極パッド形成領域２７部分には、Ｎ型エピタキシャル層２３及びこれを囲むＰ型領域２８の上面の一部、Ｐ^＋型領域４４の上面の一部、さらに、基板周縁に沿って設けられたＮ^＋型領域４３の上面の一部上に、シリコン酸化膜３３が設けられている。
【００２７】
そして、ゲート電極パッド形成領域２７のシリコン酸化膜３３の上には、ポリシリコンで形成され、各ＭＯＳＦＥＴ２５のポリシリコンゲート電極３１が接続されたゲート電極部３４が設けられている。またゲート電極部３４の上面部及び側部と、各ＭＯＳＦＥＴ２５のポリシリコンゲート電極３１の上面部及び側部、シリコン酸化膜３３の側部には、これらを覆うように絶縁膜３５が設けられている。さらにゲート電極部３４の上面部に設けられた絶縁膜３５には、ゲート電極部３４の上面が露出する導通開口３６が形成されている。
【００２８】
また、上記の通り各形成されたＭＯＳＦＥＴ形成領域４２の上、すなわち、各縦型ＭＯＳＦＥＴ２５の上方と、ＭＯＳＦＥＴ形成領域４２のゲート電極パッド形成領域２７の２辺に対向するＭＯＳＦＥＴ形成領域４２の縁部分に設けられたＰ型領域２８の上方と、ゲート電極部３４の上面部及び側部に設けられた絶縁膜３５の一部分とを覆うように、Ａｌ製のソース配線４５が設けられている。さらに、導通開口３６を埋め込むようにしてゲート電極部３４の上面部の絶縁膜３５上には、例えば一辺が３００μｍの方形状のＡｌ製ゲート電極パッド３８がゲート電極部３４に導通するように設けられている。
【００２９】
またさらに、基板周縁部分のＮ^＋型領域４３上と、ゲート電極部３４の周縁上面部及び側部に設けられた絶縁膜３５の上には、これらを覆うように、例えばゲート電極パッド形成領域２７の２辺に対応していない基板周縁に沿った部分の幅を３０μｍ、ゲート電極パッド形成領域２７の２辺に対応する部分の幅を１５μｍと半減させて、表面電位安定化のためのＡｌ製基準電位配線４６が設けられている。なお、Ｎ^＋型領域４３については、基準電位配線４６の幅寸法に対応して、その形成寸法が決められ、Ｎ型エピタキシャル層２３の上部に基板周縁を縁取るよう形成される。
【００３０】
このように構成することで、ゲート電極パッド３８の近傍でＭＯＳＦＥＴ形成領域４２を、さらに拡大することができ、これにより、ＭＯＳＦＥＴ形成領域４２に形成できるＭＯＳＦＥＴ２５の形成数を増やすことができ、複数のＭＯＳＦＥＴ２５でなる半導体装置のオン抵抗を低下させることができる。例えばＬＳ／ＬＧ＝６μｍの６μｍのデザインルールでＭＯＳＦＥＴ２５を形成し、ゲート電極パッド３８を１辺が３００μｍとしたものでは、従来のものよりも、約３００００μｍ^２だけＭＯＳＦＥＴ形成領域４２の面積を増加させることができ、ＭＯＳＦＥＴ２５を約２５０セル増やすことができる。この結果、図３に発明２で示すように、従来は８０ｍΩであったオン抵抗を、７５ｍΩと低いものとすることができ、オン抵抗特性を６％向上させることができる。
【００３１】
なお、上記の各実施形態では、ゲート電極パッド３８を半導体基板２１，４１の隅角部分に設けるようにしたが、半導体基板２１，４１の周縁部分に、１辺が沿うよう設けるようにしても、上記の各実施形態で得られるほどではないが、オン抵抗特性を向上させることができる。
【００３２】
【発明の効果】
以上の説明から明らかなように、本発明によれば、ゲート電極パッドの回りに要する面積を少なくなり、ＭＯＳＦＥＴ形成領域の面積が増大して縦型ＭＯＳＦＥＴの形成数が増加し、半導体装置のオン抵抗を低下させることができ、オン抵抗特性を向上させることができる等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す要部の平面図である。
【図２】本発明の第１の実施形態における要部の縦断面図である。
【図３】本発明の実施形態におけるオン抵抗を示す特性図である。
【図４】本発明の第２の実施形態を示す要部の平面図である。
【図５】従来技術を示す要部の平面図である。
【図６】従来技術における要部の縦断面図である。
【符号の説明】
２１，４１…半導体基板
２４，４２…ＭＯＳＦＥＴ形成領域
２５…ＭＯＳＦＥＴ
３１…ポリシリコンゲート電極
３２，４４…Ｐ^＋型領域
３７，４５…ソース配線
３８…ゲート電極パッド
３９，４６…基準電位配線

Claims

複数のＭＯＳＦＥＴが形成されてなる第１導電型半導体基板と、前記ＭＯＳＦＥＴの各ゲート電極が接続されたゲート電極パッドと、前記ＭＯＳＦＥＴの形成領域上を覆うように設けられたソース配線と、前記半導体基板の周縁部に沿って設けられた基準電位配線と、前記ソース配線の周縁部に沿うように設けられると共に、前記ソース配線に接続するよう前記半導体基板上部に形成された第２導電型領域を備える半導体装置において、前記ゲート電極パッドが、前記ＭＯＳＦＥＴの形成領域外であって、かつ前記基準電位配線よりも内方側となる前記半導体基板の端部分に設けられていることを特徴とする半導体装置。
前記基準電位配線は、前記ゲート電極パッドに沿った部分の配線幅が、それ以外の部分の配線幅よりも狭幅に形成されていることを特徴とする請求項１記載の半導体装置。
前記半導体基板と前記ゲート電極パッドとは方形状をなすもので、前記ゲート電極パッドは、前記半導体基板の隅角部分に設けられていることを特徴とする請求項１または請求項２記載の半導体装置。
前記ゲート電極パッドは、隣接する２辺が前記ソース配線の周縁部に対向し、残りの２辺が前記基準電位配線に対向するよう設けられていることを特徴とする請求項３記載の半導体装置。