JP2004289132A

JP2004289132A - 非揮発性メモリーとその製造方法

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Publication number: JP2004289132A
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Inventors: Yi Ding; 丁逸
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Abstract

【課題】集積回路の製造。
【解決手段】（ａ）半導体基層中にその活性領域間に各自基層から突出する誘電体領域である１以上の基層アイソレーション領域を形成し、（ｂ）各自少なくとも１個の活性領域と重複する１以上の導電性ラインＧ１を形成し、（ｃ）第１の導電性ラインと基層アイソレーション領域上に浮遊ゲート層を形成し、（ｄ）浮遊ゲート層を部分除去して基層アイソレーション領域を露出させかつ各導電性ラインの少なくとも一部上から浮遊ゲート層を除去する方法で、各第１の導電性ゲートがラインＧ１の一部を含んでいる。
【選択図】図３２

Description

この発明は非揮発性メモリーに関するものである。

図１に示すのはアメリカ特許第６，０５７，５７５号（２０００年５月２日発行：Ｊｅｎｑ）に開示されたフラッシュメモリーセルの断面図である。このセルは半導体基層１２０上および中に形成されている。二酸化シリコン１３０は基層１２０に熱的に成長している。選別ゲート１４０が二酸化シリコン１３０上に形成されている。二酸化シリコン１５０が基層１２０の領域上に熱的に成長しており、選別ゲートによってはカバーされていない。ＯＮＯ１５４（二酸化シリコン、窒化シリコン層および二酸化シリコン層のサンドイッチ構造）が選別ゲート１４０上に形成されている。浮遊ゲート１６０が誘電体層１５０、１５４上に形成されている。浮遊ゲート１６０の一部は選別ゲート１４０に重複している。
アメリカ特許第６，０５７，５７５号

ＯＮＯ層１６４が浮遊・選別ゲート上に形成されている。制御ゲート１７０がＯＮＯ１６４上に形成されている。制御ゲートは浮遊ゲート１６０と選別ゲート１４０に重複している。Ｎ＋ソース／ドレイン領域１７４、１７８が基層１２０上に形成されている。

セルはそのチャンネル領域１８０（基層１２０のＰタイプ領域）から熱電子射出によりプログラムされる。該セルは電子のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングにより浮遊ゲート１６０からソース領域１７８まで消去される。セルは自己配列プロセスにより製造され、浮遊ゲート１６０および制御ゲート１７０の左右の縁部は単一マスクにより画定されている。

Ｎａｒｕｋｅ他、「ソース側に側壁選別ゲートを有した新規なフラッシュ消去ＥＥＰＲＯＭセル」、ＩＥＤＭ技術ダイジェスト１９８９年、６０３〜６０６頁に他の自己配列製造プロセスが開示されている。該プロセスにおいては、浮遊・制御ゲートがまず集積構造中に形成される。ついで選別ゲートが側壁スペーサーとして浮遊・制御ゲートを含む構造の側壁上に形成される。
Ｎａｒｕｋｅｅｔａｌ．， "ＡＮｅｗＦｌａｓｈ−ＥｒａｓｅＥＥＰＲＯＭＣｅｌｌｗｉｔｈａＳｉｄｅｗａｌｌＳｅｌｅｃｔ−ＧａｔｅｏｎＩｔｓＳｏｕｒｃｅＳｉｄｅ"，ＩＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ１９８９，ｐａｇｅｓ６０３−６０６

この発明は自己配列メモリー構造（異なる構造が単一のマスクにより画定されている）を含んだものであるが、これに限定されるものではない。

一実施例にあっては、基層アイソレーション領域が半導体基層中に形成される。各基層アイソレーション領域は基層上に突出する誘電体領域である。ついで選別ゲートが形成される。選別ゲートは選別ゲートラインの一部である。各選別ゲートラインは少なくとも１行のメモリーに選別ゲートを提供する。ついで浮遊ゲート層（例えば、ポリシリコン）が析出される。基層アイソレーション領域が露出するまで浮遊ゲート層がエッチングされる。一実施例では、基層アイソレーション領域の露出が浮遊ゲート層エッチングの終点として機能する。

一実施例では、メモリーが制御ゲートを有している。制御ゲート層は浮遊ゲート層上に析出する。制御ゲート層は各選別ゲートライン上に突出している。この突出は自己配列方式で制御ゲートを確定するのに利用される。ついで浮遊ゲートが自己配列方式で画定される。

一実施例では、非揮発性メモリーセルが導電性浮遊ゲートを有している。浮遊ゲートに重複する誘電体層は浮遊ゲートと選別ゲートに重複する連続構造を有している。制御ゲートは誘電体層の連続構造および浮遊ゲートに重複しているが、選別ゲートには重複していない。

一実施例においては、集積回路が非揮発性メモリーを有している。基層アイソレーション領域がメモリーのために半導体基層中に形成される。各基層アイソレーション領域は基層上に突出する誘電体領域である。選別ゲートラインは基層アイソレーション領域に交叉している。各選別ゲートラインは平坦な上面を有しているが、底面はそうではない。選別ゲートラインの底面は基層アイソレーション領域上で上下している。

一実施例では、非揮発性メモリーが周辺ＮＭＯＳおよび／またはＰＭＯＳトランジスターを有している。トランジスターゲートは半導体材料（例えばポリシリコン）を有している。多くの回路において、高チャンネルドーピングレベルにおいて低しきい値を得るために、タイプＮのＮＭＯＳトランジスターゲートとタイプＰのＰＭＯＳトランジスターゲートとを形成するのが望ましい。

高チャンネルドーピングは短チャンネルトランジスターにおいて望ましく、これにより短チャンネル効果を低減する。Ｗｏｌｆ、「ＶＬＳＩＥｒａのシリコン処理」、第３巻（「サブミクロンＭＯＳＦＥＴ」）、１９９５年、２８９〜２９１頁、参照。ＭＯＳＦＥＴトランジスターゲートをしてソース／ドレイン領域として同じ導電性タイプを持たせるのが望ましい。
Ｗｏｌｆ， "ＳｉｌｉｃｏｎＰｒｏｃｅｓｓｉｎｇｆｏｒｔｈｅＶＬＳＩＥｒａ"，ｖｏｌｕｍｅ３（"ＴｈｅＳｕｂｍｉｃｒｏｎＭＯＳＦＥＴ"），１９９５，ｐａｇｅｓ２８９−２９１

一実施例においては製造プロセスにおいて、ＮＭＯＳソース／ドレイン領域のドーピングと同じステップでＮＭＯＳトランジスターゲートのドーピングが行われる。同様にＰＭＯＳトランジスターゲートもＰＭＯＳソース／ドレイン領域と同じステップでドープされ得る。

図２に示すのはこの発明の一実施例におけるスプリットゲートフラッシュメモリーアレイの平面図である。図３は追加の特徴を示す斜視図である。各メモリーセルは浮遊ゲート１６０、制御ゲート１７０および選別ゲート１４０を有している。これらのゲートは相互におよび半導体基層１２０（例えば単結晶シリコン）から絶縁されている。各制御ゲート１７０は制御ゲートライン１７０の一部であって、該ゲートラインはアレイを横断してＹ方向に延在している。

実施例によっては、Ｙ方向は行方向であって、各制御ゲートライン１７０はメモリーセルの１行のための制御ゲートを与えている。異なる制御ゲートライン１７０は相互に電気的に接続されてもされなくてもよい。浮遊ゲート１６０は制御ゲートの下側に位置している。各浮遊ゲート１６０の位置は図２中×印で示されている。各選別ゲート１４０は選別ゲートライン１４０の一部である。該ラインはアレイを横断してＹ方向に延在している。基層アイソレーション領域２２０（フィールドアイソレーション領域）はＸ方向に延在している。実施例によっては、Ｘ方向は列（ビットライン）方向である。各領域２２０は全アレイを横断している。各選別ゲートライン１４０および各制御ゲートライン１７０は全ての領域２２０と交叉している。

次なる図面はメモリーの製造中に得られた中間製品の縦断面図である。これの断面線を図２中にＸ−Ｘ’、Ｙ１−Ｙ１’およびＹ２−Ｙ２’で示す。断面線Ｘ−Ｘ’は基層アイソレーション領域２２０間でＸ方向に走っている。断面線Ｙ１−Ｙ１’は選別ゲートライン１４０を通ってＹ方向に走っている。断面線Ｙ２−Ｙ２’は制御ゲートライン１７０を通ってＹ方向に走っている。

一実施例にあっては、メモリーはつぎのようにして製造される。基層アイソレーション領域２２０は浅溝アイソレーション（ＳＴＩ）技術によりＰドープ基層１２０中に形成される。より詳しくは図４（Ｙ１−Ｙ１’横断面）において、二酸化シリコン層４１０（酸化パッド）が熱的酸化または他の手法により半導体基層１２０上に形成される。窒化シリコン４２０が二酸化シリコン層４１０上に析出される。窒化シリコン４２０がフォトレジストマスク（図示せず）を用いて写真平板的にパターン化されて、アイソレーション溝２２０Ｔを画定する。二酸化シリコン層４１０と半導体基層１２０とは窒化シリコン４２０の開口を通してエッチングされる。この結果基層中に溝２２０Ｔが形成される。各溝２２０Ｔは全メモリーアレイをＸ方向に横断する。

窒化シリコン４２０は時限ウエットエッチングに掛けられて、窒化シリコン層の垂直縁部を溝２２０Ｔから離すようにする。図５において（断面線Ｙ１−Ｙ１’）、二酸化シリコン層４１０もこの段階で溝から離される。

二酸化シリコンの薄層２２０．１が露出されたシリコン面上に熱的に成長して溝２２０Ｔの縁部を丸くする。ついで二酸化シリコン２２０．２が高密度プラズマ技術（ＨＤＰ）により析出される。二酸化シリコン２２０．２が溝を満たしてまず窒化シリコン層４２０を覆う。二酸化シリコン２２０．２は化学機械研磨（ＣＭＰ）により研磨される。この研磨は窒化シリコン層４２０で止まり、平坦な上面が得られる。

以下の図面および図２、３において、層２２０．１、２２０．２は単一の層２２０として示される。図５に示すように、基層アイソレーション領域２２０は半導体基層１２０上に突出する。半導体基層１２０上の突出は窒化シリコン層４２０と二酸化シリコン層４１０の組み合わせた厚さとなる。基層アイソレーション領域２２０の突出部分を２２０Ｐで示す。窒化シリコン層４２０は基層アイソレーション領域２２０に選択的に除去される（図６、横断面Ｙ１−Ｙ１’）が、これはウエットエッチング（例えばリン酸）による。

ドーパントが半導体基層１２０に埋め込まれてメモリーアレイ下にＮタイプ領域６０４を形成する。またアレイ周りでドーパントが基層に埋め込まれて半導体基層１２０の上面から領域６０４まで延在するＮタイプ領域（図示せず）を形成する。これらの埋込みによりメモリーアレイのための完全アイソレーションＰウエル１２０Ｗを生成する。領域６０４は以下の図面には示さない。

基層アイソレーション領域２２０はエッチングに掛けられる（図７、横断面Ｙ１−Ｙ１’）。エッチングの水平成分は基層アイソレーション領域２２０の側壁を活性領域７１０（基層領域は溝２２０Ｔによっては占拠されない）から横に引き離す。エッチングはウエット等方性エッチングである。実施例によっては、緩衝酸化物エッチングまたは希釈ＨＦ（ＤＨＦ）エッチングが使われる。このエッチングにより浮遊ゲートと制御ゲートとの間に改善された容量結合が結果される。アメリカ特許出願第１０／２６２，７８５号（２００２年１０月１日出願：ＹｉＤｉｎｇ）を参照されたい。
アメリカ特許出願第１０／２６２，７８５号

基層アイソレーション領域２２０の部分２２０Ｐはエッチングされず半導体基層１２０の上面に依然として突出している。一例として突出部分２２０Ｐの最終的な厚さは、０．１８μｍ製造プロセス（０．１８μｍの最少ライン幅のプロセス）の場合に、０．１２μｍである。特に断らない限りでは、この明細書では０．１８μｍ製造プロセスである。

二酸化シリコン層４１０は基層アイソレーション領域２２０のエッチング時に除去される。二酸化シリコン１３０は半導体基層１２０の露出領域上に熱的に成長して、選別トランジスターのためのゲート誘電体を与える。一例として二酸化シリコン１３０の厚さは１２０Åである。

図８（横断面Ｙ１−Ｙ１’）に示すように、選別ゲート１４０はコンフォーマル析出プロセス（例えば低圧化学蒸着「ＬＰＣＶＤ」）により構造上に形成される。選別ゲート１４０は酸化突出部２２０Ｐ間の空間を満たす。突出部２２０Ｐの側壁上に析出されたポリシリコン部分は互いに会合するので、ポリシリコン上面は平坦である。

非コンフォーマル析出プロセス、公知であるにせよ発明されたにせよ、も使用できる。選別ゲート１４０の上面が平坦でない場合には、析出後に公知の手法（例えば、選別ゲート１４０上にフォトレジスト層をスピンした後、同時にレジストとポリシリコンとを全てのフォトレジストが除去されるまで等しいエッチング速度でエッチングする）により平坦化できる。選別ゲート１４０の底面は突出部２２０Ｐ上に上下するので平坦ではない。一例として選別ゲート１４０の最終厚さは活性領域で０．０６μｍである。

窒化シリコン８１０は例えばＬＰＣＶＤにより選別ゲート１４０上に一例として１５００Åの厚さで析出される。必要なら窒化物の析出前にパッド酸化層（図示せず）を選別ゲート１４０上に形成することもできる。パッド酸化層は図１８に関連して下記する制御ゲート１７０のエッチング中に選別ゲートを追加的に保護する。

一実施例においては、選別ゲート１４０および／または窒化物８１０の上面は平坦ではない。ウエファーはフォトレジスト層（図示せず）により被覆される。このレジストは選別ゲート１４０を画定するように形状付けられる。図２、図９を参照されたい。各選別ゲート１４０は全アレイを通ってＹ方向に延在している。メモリーアレイの配置は選別ゲート１４０ラインを画定するマスクと溝２２０Ｔ（図４）を画定するマスクとの間のずれに敏感ではないが、メモリーアレイの境界は別である。

窒化シリコン８１０はレジストの開口を経てエッチングされる。レジストが除去され、選別ゲート１４０は窒化シリコン８１０により露出されたところでエッチングされる。選別ゲート１４０ラインが結果として形成される。（変化実施例では、窒化物８１０を画定するレジストは選別ゲート１４０のエッチング後に除去される。）

図１０（横断面Ｘ−Ｘ’）に示すように、構造は酸化されて選別ゲート１４０ラインの側壁上に二酸化シリコン１０１０を成長させる。ついで薄いコンフォーマル窒化シリコン層１０３０が析出され、メモリーアレイ上にマスクなしで異方性エッチングされて、選別ゲート１４０ラインと窒化シリコン８１０と側壁酸化物１０１０からなる各構造の側壁上にスペーサーを形成する。窒化シリコンスペーサーの形成については例えばアメリカ特許第６，３５５，５２４号（２００２年３月１２日発行：Ｈ．Ｔｕａｎ他）に記載されている。酸化ブランケットエッチングにより二酸化シリコン１３０の露出部分が除去される。二酸化シリコン１５０（図１１、横断面Ｘ−Ｘ’）は半導体基層１２０上に例えば９０Åの所望の厚さに熱的に成長する。
アメリカ特許第６，３５５，５２４号

例えばＬＰＣＶＤにより構造上に浮遊ゲート１６０が析出され、析出中または後にドープされる。浮遊ゲート１６０は充分に厚くして、その上面が少なくとも窒化物８１０の上面と同じ高さになるようにする。特に浮遊ゲート１６０の上面は選別ゲート１４０間に領域１６０Ｔを有している。領域１６０Ｔは少なくとも窒化物８１０の上面と等高である。浮遊ゲート１６０はＣＭＰプロセスなどにより平坦化される。図１２（横断面Ｘ−Ｘ’）を参照されたい。浮遊ゲート１６０の上面は窒化物８１０の上面と等高となる。ＣＭＰプロセスとスラリーとはポリシリコン層の上面における凹部形成を回避する。

メモリーアレイ上にマスクなしに浮遊ゲート１６０はエッチングされる。図１３Ａ（横断面Ｘ−Ｘ’）、１３Ｂ（横断面Ｙ２−Ｙ２’）を参照されたい。エッチングは基層アイソレーション領域２２０が露出するとストップする。適宜過剰エッチングして基層アイソレーション領域２２０の上面から浮遊ゲート１６０を完全に除去する。一実施例においては、浮遊ゲート１６０の最終厚さは１２００Åである。

基層アイソレーション領域２２０の時限エッチングが選択的に行われてその上面において浮遊ゲート１６０面の下に凹面を形成する。図１４（横断面Ｙ２−Ｙ２’）参照。このエッチングにより浮遊・制御ゲート間の容量結合が改善される。上記のアメリカ特許第６，３５５，５２４号参照。図１４の実施例では基層アイソレーション領域２２０は半導体基層１２０の上面上に少なくとも０．１０μｍ突出したまま（２２０Ｐで示す）である。基層アイソレーション領域２２０はエッチング後は基層の上に突出しない。

ＯＮＯ層１５１０（図１５Ａ、横断面Ｘ−Ｘ’）が基層上に形成される。例えば二酸化シリコン層を浮遊ゲート１６０上に熱的に成長させることもできるし、または高温酸化プロセス（ＨＴＯ）により厚さ５０Åに析出させることもできる（ＨＴＯは例えば２００２年１２月２６日発行のアメリカ特許出願第２００２／０１９７８８８号に記載されている）。ついで窒化シリコン層はＬＰＣＶＤにより厚さ８０Åに析出できる。ついで他の二酸化シリコン層がＨＴＯにより厚さ５０Åに析出できる。これらのプロセスと厚さとは単なる例示に過ぎないものである。
アメリカ特許出願第２００２／０１９７８８８号

ＯＮＯ１５１０、浮遊ゲート１６０および二酸化シリコン１５０はメモリーの周辺領域１５１２（図１５Ｂ）から除去される。適宜なゲート誘電体層１５２０が従来技術により半導体基層１２０上の周辺に形成される。図１５Ｂの例では、該周辺領域は高電圧トランジスター領域１５１２Ｈと低電圧トランジスター領域１５１２Ｌを有している。層１５２０は下記のようにして形成される。

領域１５１２Ｈ、１５１２Ｌにおいて二酸化シリコンが熱的に成長するかまたはＨＴＯにより厚さ１４０Åで析出される。この酸化物はマスクエッチングにより低電圧領域１５１２Ｌから除去される。ついで他の二酸化シリコン層が熱的酸化により領域１５１２Ｈ、１５１２Ｌに厚さ６０Åで形成される。この結果高電圧領域１５１２Ｈにおける酸化物の厚さは１４０Åから２００Åに増加する。ＯＮＯ１５１０（図１５Ａ）の上面酸化層はそれらのステップ中により厚くおよび／または密にすることができる。これに代えて周辺における酸化物１５２０の形成中にＯＮＯ１５１０サンドイッチの全上面酸化層を形成することもできる。

図１５Ｂに示すのは周辺領域１５１２のＮＭＯＳおよびＰＭＯＳトランジスターのために半導体基層１２０中に形成されるウエル１５２２である。公知技術による酸化物１５２０の製造前に、このウエルは形成できかつ該ウエル中へのしきい値電圧移植が行われる。

制御ゲート１７０（図１６Ａ、横断面Ｘ−Ｘ’および図１６Ｂ、周辺領域）がＯＮＯ１５１０および誘電体１５２０上に析出される。制御ゲート１７０は当初はドープされない（「真性」、図１６Ｂに「ＩＮＴＲ」で示されるように）。ついで周辺領域１５１２がマスクされて制御ゲート１７０がメモリーアレイ領域にドープＮ＋される。

制御ゲート１７０の上面は平坦ではない。制御ゲート１７０は突出部１７０．１を有している。該突出部１７０．１は、写真平板処理に頼ることなしに、制御および浮遊ゲートを画定するのに使われる。

図１６Ａに示すように突出部１７０．１間で制御ゲート１７０中に空間１７０Ｃが形成される。図１７Ａに示すように（横断面Ｘ−Ｘ’）、これらの空間はある材料１７１０で満たされる。一実施例においては、材料１７１０は制御ゲート１７０上に析出されてＣＭＰなどの手法によって平坦化された二酸化シリコンである。メモリーアレイ領域は平坦な上面を有しており制御ゲート１７０は露出されている。酸化物１７１０も周辺領域（図１７Ｂ）に析出されるが、実施例によっては制御ゲート１７０は酸化物平坦化によって周辺で露出されることはない。

これは浮遊ゲート１６０が周辺において除去されたからである。したがって、酸化物１７１０平坦化の前には、酸化物１７１０の上面レベルはアレイ領域より低い。酸化物平坦化プロセスは酸化物１７１０を周辺に残しても残さなくともよい。図１７Ｂの例では、平坦化中に酸化物１７１０は周辺から完全に除かれない。

制御ゲート１７０はマスクなしで酸化物１７１０に選択的にエッチングされる。図１８（横断面Ｘ−Ｘ’）参照。このエッチングはポリシリコン部分１７０．１を攻撃してメモリーアレイ領域の上面内に空間１８１０を形成する。制御ゲート１７０はこれらの空間内において酸化物１７１０に対して凹面化されている。図１８の実施例では、このエッチングはＯＮＯ１５１０を露出させて、ＯＮＯ１５１０の上面の下側に制御ゲート１７０の上面を凹面化する。しかしこれは必要ではない。ポリシリコンエッチングはＯＮＯ１５１０を露出させるまえにとめることができる、またはＯＮＯ層が露出され始めたら止めることもできる。もしＯＮＯ１５１０が露出されたら、空間１８１０中で選別ゲート１４０側の制御ゲート１７０の幅Ｗ１は制御・浮遊ゲートの幅を下記するように自己画定する。

一実施例においては、制御ゲート１７０の最少厚さ（空間１８１０の底部において）は０．１８μｍであり、幅Ｗ１もやはり０．１８μｍである。図１８において制御ゲート１７０の上面は空間１８１０において凹部化されている。他の実施例では制御ゲート１７０はメモリーアレイ領域の全般に亙って平坦な上面を有している。

周辺領域において（図１７Ｂ）制御ゲート１７０は酸化物１７１０により保護されており、周辺領域はポリシリコンエッチングにより変化することはない。酸化物平坦化プロセス中（図１７Ａに関連して上記した）に周辺領域でもし酸化物１７１０が除去された場合には、制御ゲート１７０は追加のマスク（図示せず）によりポリシリコンエッチング中に周辺領域が保護される。

空間１８１０に保護層が形成されて選別ゲート１４０近傍で制御ゲート１７０を保護する。一実施例においては、この層１９１０は窒化シリコンである（図１９Ａ、横断面Ｘ−Ｘ’、図１９Ｂ、周辺１５１２の横断面）。窒化物１９１０は構造上に析出されて、酸化物１７１０がメモリーアレイ領域で露出するまでＣＭＰにより研磨される。図２０Ａ（横断面Ｘ−Ｘ’）参照。窒化物１９１０は空間１８１０中に残る。

ＣＭＰの代わりに、窒化物１９１０は平坦な上面を有した材料（図示せず）を析出し、酸化物１７１０が露出するまでこの材料と窒化物を同じ速度でエッチングすることにより、処理できる。該材料はフォトレジストであってもよい。窒化物のエッチング後該材料は除去できる。

周辺に浮遊ゲート１６０が存在しないので、窒化物平坦化前には周辺領域１５１２においては窒化物１９１０の上面はアレイ領域より低い。窒化物平坦化は周辺の窒化物１９１０を除くこともあり除かないこともある。一実施例においては、窒化物は除去されず、周辺領域は図１９Ｂに示すような状態のままである。図２０Ａに示す非反射コーチング層（ＡＲＣ）は窒化物１９１０上に流れて硬化される。このステップ後構造は平坦な上面を有する。

ウエファーはフォトレジスト層２０２０により被覆される。このレジストは選別ゲート１４０の一側において窒化物１９１０の部分を保護するように形状付けられている。図２０Ｂ（上面図）に図２に示す特徴に関してマスク２０２０を示す。レジスト２０２０は制御ゲート１７０ラインの将来の位置に重なり、制御ゲート１７０が除去されるであろう隣接する選別ゲート１４０ライン間でそれらの領域を露出させる。マスク２０２０の長手方向縁部は選別ゲート１４０ライン上どこにでも配置できる。したがってアレイ領域においてはマスクを精密に配列させることは重要ではない。レジスト２０２０は周辺領域１５１２上を被覆しない。

窒化シリコン１９１０とＡＲＣ２０１０とはレジスト２０２０による露出部分においてエッチングされる。レジスト２０２０とＡＲＣ２０１０の残りの部分はそれから除去される。結果として得られるメモリーアレイ構造を図２１（横断面Ｘ−Ｘ’）に示す。窒化物１９１０は制御ゲート１７０の幅Ｗ１（図１８、２１）の部分を空間１８１０の底部で保護する。窒化物エッチングは周辺領域において窒化物１９１０を除去する。周辺領域は図１７Ｂに示すようになる。

酸化物１７１０はアレイおよび周辺領域においてブランケットエッチングによりエッチングされる。結果として得られる構造を図２２Ａ（横断面Ｘ−Ｘ’）および図２２Ｂ（周辺）に示す。ついでウエファーはフォトレジスト層（図示せず）により被覆される。このレジストは周辺領域を被覆するように形状付けられる。このレジストはメモリーアレイは被覆しない。制御ゲート１７０は窒化物１９１０をマスクとしてアレイ領域においてエッチングされる。このエッチングは二酸化シリコンに対して選択的であり、エッチングはＯＮＯ１５１０上で止まる。結果として得られる構造を図２３（横断面Ｘ−Ｘ’）に示す。

ＯＮＯ１５１０と浮遊ゲート１６０とは窒化物１９１０によりアレイ領域においてエッチングされる。層１５１０と１６０とは窒化物１９１０により被覆されていない領域から完全に除去される。図２４（横断面Ｘ−Ｘ’）参照。窒化物層１９１０、８１０、１０３０はＯＮＯ１５１０のエッチング中に部分的に除くことができる。浮遊ゲート１６０と制御ゲート１７０ラインはこのステップの結果完全に画定されて図２、３に示すようになる。制御ゲート１７０ラインの上面の幅はＷ１であり、これは図１８に関連して前記したように定められる。

図２４のメモリーは一方では選別ゲート１４０との間で他方では浮遊ゲート１６０と制御ゲート１７０との間で信頼できる側壁絶縁を有している。この絶縁は層１０１０、１０３０により与えられる。この点に関して、図２４はＮａｒｕｋｅ他による前記文献に開示されたメモリーとよい対照をなしている。Ｎａｒｕｋｅ他のメモリーにおいては、浮遊・制御ゲートがまず集積状に形成される。ついで選別ゲートが側壁スペーサーとして形成される。浮遊・制御ゲートの集積上によき側壁絶縁を形成することには問題がある。なぜなら浮遊・制御ゲート層は集積から突出した「肩部」を有しているからである。側壁絶縁は肩部上で薄くなることがある。よき側壁絶縁は図２４の選別ゲート１４０の側壁上の方が形成し易い。なぜなら選別ゲートは他の導電性の層と集積しないからである。しかしこの発明は図２４の実施例または選別ゲートが他の導電性の層と集積されない実施例に限定されるものではない。

集積浮遊・制御ゲートの形成前に選別ゲートを形成することにはつぎのような利点もある。両ゲートの集積が最初に形成されると、両ゲート層のエッチングが半導体基層１２０（浮遊・制御ゲートが例えばポリシリコンからできていると）中の活性領域を損傷する。活性領域の損傷は二酸化シリコン１３０の形成を邪魔することがある。

また一実施例では、二酸化シリコン１３０が二酸化シリコンの熱成長層である。浮遊・制御ゲートが最初に形成されると、二酸化シリコンを形成する熱的酸化が浮遊・制御ゲートの縁部を酸化して望ましくない。さらに一実施例では二酸化シリコン１３０が二酸化シリコン１５０より厚いので、製造プロセスの早期に二酸化シリコン１３０を形成するのが望ましい。

浮遊ゲート１６０のエッチング後周辺領域を保護しているレジストは除かれる。周辺領域は図２２Ｂに示すようになる。制御ゲート１７０は露出されて周辺でのドーピングの役に立つ。下記のソース／ドレイン移植中にＮＭＯＳトランジスターはタイプＮにドープされ、ＰＭＯＳトランジスターはタイプＰにドープされる。

ウエファーはフォトレジスト層２５０２（図２５）により被覆される。レジストは周辺トランジスターゲートを画定するように形状付けられている。レジスト２５０２はメモリーアレイを被覆する。露出した制御ゲート１７０はエッチングされ、レジスト２５０２は除かれる。

ウエファーはフォトレジスト２６２０により被覆され、レジストはソースライン１７８（図２５Ａ、横断面Ｘ−Ｘ’および図２５Ｂ、誘電体層のないアレイの上面図）を露出するように形状付けられている。各ソースライン１７８は２個の隣接する制御ゲート１７０ライン間でメモリーアレイを横断して、２個の制御ゲートラインを有する２個の行中の各セルに１個のソース／ドレイン領域を与える。

マスクの左右の縁部は各選別ゲート１４０ラインまたは制御ゲート１７０ライン上のどこにでも位置できるので、マスク２６２０の配列は重要ではない。レジスト２６２０は周辺領域を被覆する。

基層アイソレーション領域２２０はマスク２６２０で露出された領域（つまりソースライン１７８の領域）において溝２２０Ｔからエッチングされる。このエッチングはソースライン上の活性領域中の１５０を除去する。ついで同じマスクを用いてソースライン移植（Ｎ＋）が行われる。ある実施例ではこれは高エネルギー、高ドーズ移植であって、低エネルギー、低ドーズ、広角移植が先行して（角度は例えば１０〜３０度）、０．１〜０．２μｍのソースライン分散深さが得られる。

他の実施例では、マスク２６２０が形成され、ついで基層アイソレーション領域２２０のエッチング前に高エネルギーＮ＋移植が行われ、ついで同じマスクを用いて溝から基層アイソレーション領域２２０がエッチングされる。爾後同じマスクを用いて他の低エネルギーＮタイプ移植が行われる。最初の（高エネルギー）移植は少なくとも溝中の基層アイソレーション領域２２０によりブロックされ、ソースライン１７８をＮタイプアイソレーション領域６０４（図６）に短絡するのを回避する。前記アメリカ特許第６，３５５，５２４号参照。

レジスト２６２０は除かれ、ウエファーがフォトレジスト層２７２０（図２７）により被覆される。このレジストは全アレイを露出しかつ周辺ＮＭＯＳトランジスター領域を露出するように形状付けられている。図２７に示すのはＰウエル１５２２Ｐを有した周辺ＮＭＯＳトランジスター領域１５１２ＮとＮウエル１５２２Ｎを有した周辺ＰＭＯＳトランジスター領域１５１２Ｐである。ウエル１５２２Ｎ、１５２２Ｐは図１５に一般的に示すウエル１５２２のふたつである。

集積回路には多くの領域１５１２Ｎ、１５１２Ｐがある。レジスト２７２０はＰＭＯＳトランジスター領域１５１２Ｐを被覆している。Ｎタイプ移植（Ｎ−）が行われてＮＭＯＳソース／ドレイン領域２７３０ＮのためのＬＤＤ（軽ドープドレイン）延在部を形成する。この移植はまた周辺ＮＭＯＳトランジスターのゲートをドープする。レジスト２７２０はメモリーアレイを被覆してもしなくてもよい。レジスト２７２０がアレイを被覆しない場合には、移植によりソースライン１７８およびビットライン領域１７４（図２９Ａ）のための追加ドーピングが行われる。

レジスト２７２０が除かれ、他のフォトレジスト層２８２０（図２８）がウエファー上に形成される。レジスト２８２０はＮＭＯＳ周辺トランジスター領域１５１２Ｎとアレイ領域とを被覆するように形状付けられている。Ｐタイプ移植（Ｐ−）が行われて、ＰＭＯＳソース／ドレイン領域２７３０ＰのためのＬＤＤ延在部を形成しかつ周辺ＰＭＯＳトランジスターのゲートをドープする。

レジスト２８２０が除かれ、薄い二酸化シリコン層２９０４（図２９Ａ、横断面Ｘ−Ｘ’および図２９Ｂ、周辺領域）が適当な技術（例えばＴＥＯＳ、ＨＴＯ、ＲＴＯ）により構造上に析出する。半導体基層１２０と層１７０のシリコン面上の酸化物２９０４の厚さの一例を挙げると２００Å〜３００Åである。酸化物２９０４が熱的に析出する場合には（例えばＲＴＯ、急速熱的酸化）、酸化物は窒化シリコン面上でより薄くなるだろう。

薄い窒化シリコン層２９１０が析出しかつマスクなしに異方状にエッチングされて、周辺トランジスターのゲート上に側壁スペーサーを形成する。スペーサー２９１０はメモリーアレイ中にも形成される。酸化物２９０４はエッチストップとして機能して半導体基層１２０と周辺ポリシリコンゲート１７０の上面とを保護する。ウエファーがフォトレジスト層２９２０（図２９Ｂ）により被覆される。レジストはＰＭＯＳ周辺領域１５１２Ｐを被覆するように形状付けられるが、ＮＭＯＳ周辺領域１５１２Ｎとメモリーアレイとは露出させる。Ｎ＋移植が行われて周辺ＮＭＯＳトランジスターのためのＬＤＤ構造を形成し、周辺ＮＭＯＳトランジスターゲートおよびソースライン領域１７８でのドーパント濃度を増加し、ビットライン領域１７４をドープする。図２９Ｃは得られたメモリーアレイ構造の上面図である。浮遊・制御・選別ゲートおよび重複する窒化層がこの移植をマスクするので、アレイ領域における追加のマスクは必要ない。

レジスト２９２０が除かれ、ウエファーがフォトレジスト層３０２０（図３０）により被覆される。レジストはＮＭＯＳ周辺領域１５１２Ｎとメモリーアレイを被覆するように形状付けられるが、ＰＭＯＳ周辺領域１５１２Ｐは露出させる。Ｐ＋移植が行われて、ＰＭＯＳトランジスターのためのＬＤＤ構造を形成し、ＰＭＯＳトランジスターゲートのドーパント濃度を増加させる。

メモリー製造は公知の技術を用いて完成される。図３１の例では、レベル間誘電体３１０４がウエファー上に析出する。誘電体層３１０４、２９０４、１５０中に接触開口がエッチングされて、ビットライン領域１７４を露出させる。導電層３１１０が析出して、ビットラインを形成するように形状付けられる。ビットラインはビットライン領域１７４に接触する。層３１０４、２９０４、１５０が酸化シリコンから形成されている場合には、選別ゲート１４０が窒化層２９１０、１０３０により保護されているので、接触開口を画定するマスク（図示せず）の配列は重要ではない。

図３２はアレイの一実施例の回路図である。これはＮＯＲアレイであって、アメリカ特許第６，３５５，５２４号に記載されたタイプである。各ビットライン３１１０は、メモリーセル３２１０の２列によって割り当てられている。セル３２１０はセルのチャンネル領域（半導体基層１２０中のセル浮遊・選別ゲートの下側のＰタイプ領域）から浮遊ゲート１６０まで、熱電子射出によりプログラムされる。セルは電子のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングにより、浮遊ゲート１６０からソースライン領域１７８またはチャンネル領域まで、消去される。

この発明はそのような消去またはプログラム技術またはＮＯＲメモリーアレイに限定されるものではない。この発明は上記したアレイアーキテクチャーに限定されるものではない。例えばソースラインは、半導体基層１２０に重複しかつソースライン基層領域１７８に接触する層、から形成できる。ソースラインはアイソレーション溝を通す必要はない。また基層アイソレーション領域２２０は全アレイを横断する必要はない。図３３において、基層アイソレーション領域はソースライン１７８において中断されている。ソースラインがドープされる前に、誘電体２２０は溝外でエッチングされる必要はない。浅溝単離はＬＯＣＯＳなどの単離タイプで置換できる。この発明はマルチレベルセルメモリー（セルが情報の多重ビットを有しているメモリー）に応用できる。この発明は上記した特定のプロセスステップ、材料などに限定されるものではない。またＬＤＤなどの周辺構造に限定されるものではない。

従来技術のメモリーセルの断面図である。この発明の一実施例のメモリーの製造中の中間構造の平面図である。製造中における図２のメモリーの斜視図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの斜視図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。図２０Ａの構造の平面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。図２６Ａの構造の平面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。図２９Ａの構造の平面図である。製造中の図２のメモリーの断面図である。製造中の図２のメモリーの断面図である。図２のメモリーの回路図である。この発明の一実施例のメモリーアレイの平面図である。

符号の説明

１２０：半導体基層
１４０：選別ゲート
１５０：二酸化シリコン
１６０：浮遊ゲート
１７０：制御ゲート
２２０：基層アイソレーション領域
４１０：二酸化シリコン層
４２０：窒化シリコン層

Claims

それぞれが互いに絶縁された導電性浮遊ゲートと第１の導電性ゲートとを有した非揮発性メモリーセルを含んだ非揮発性メモリーと、アレイを有したアレイ領域とを有した集積回路の製造方法であって、（ａ）半導体基層中においてその活性領域間にそれぞれが基層から突出する誘電体領域である１以上の基層アイソレーション領域を形成し、（ｂ）それぞれが少なくとも１個の活性領域と重複する１以上の導電性ラインＧ１を形成し、（ｃ）第１の導電性ラインと基層アイソレーション領域上に層（ＦＧ層）を形成し、（ｄ）ＦＧ層を部分的に除去して基層アイソレーション領域を露出させかつ各導電性ラインＧ１の少なくとも一部上からＦＧ層を除去するステップを含んでなり、かつ各第１の導電性ゲートがラインＧ１の一部を含んでおり、各浮遊ゲートがＦＧ層の一部を含んでいることを特徴とする集積回路の製造方法。
ステップ（ｄ）が基層アイソレーション領域が露出されたことの検知時点に応じて終了することを特徴とする請求項１に記載の方法。
各基層アイソレーション領域がメモリーアレイを横断し、各導電性ラインＧ１が複数の基層アイソレーション領域と交叉することを特徴とする請求項１に記載の方法。
各ラインＧ１の上面が平坦であるが底面は基層アイソレーション領域上に上下していることを特徴とする請求項１に記載の方法。
ＦＧ層の形成前に、さらに各導電性ラインＧ１の側壁上に誘電体を形成して導電性ラインＧ１を浮遊ゲートから絶縁することを特徴とする請求項１に記載の方法。
各メモリーセルが第１の導電性ゲートおよび浮遊ゲートから絶縁された第２の導電性ゲートを有しており、さらに（ｅ）ステップ（ｄ）の後にＦＧ層上に誘電体Ｄ１を形成し、（ｆ）誘電体Ｄ１上に層Ｇ２を形成し、（ｇ）層Ｇ２とＦＧ層とを部分的に除去して浮遊ゲートを形成するとともに層Ｇ２から第２の導電性ゲートのための１以上の導電性ラインを形成するステップを含んでなり、かつ各第２の導電性ゲートが層Ｇ２の一部を含んでおり、各第２の導電性ゲートが層Ｇ２から形成された導電性ラインの一部を含んでいることを特徴とする請求項５に記載の方法。
ステップ（ｆ）において、各導電性ラインＧ１からの突出部分Ｐ１を有するように層Ｇ２が形成され、ステップ（ｇ）において、（ｇ１）層Ｇ２の突出部分Ｐ１が露出されて完全にカバーされないように層Ｇ２上に層Ｌ１を形成し、（ｇ２）層Ｇ２を層Ｌ１まで選択的に部分除去して部分Ｐ１の場所に空間を形成し、（ｇ３）少なくとも該空間内に層Ｌ２を形成し、かつ（ｇ４）層Ｌ１とＧ２とを層Ｌ２まで少なくとも部分的に選択除去することを特徴とする請求項６に記載の方法。
ステップ（ｇ１）において、全層Ｇ２上に層Ｌ１を形成し、層Ｌ１を平坦化して突出部分Ｐ１を露出させることを特徴とする請求項７に記載の方法。
ステップ（ｇ３）において、全層Ｌ１上に層Ｌ２を形成し、層Ｌ２を部分除去して層Ｌ１を露出させるとともに層Ｌ２は空間中に残すことを特徴とする請求項７に記載の方法。
各ラインＧ１がアレイ領域を横断してかつ１以上の基層アイソレーション領域と交叉し、かつ（ｈ）ステップ（ｇ４）前に層Ｌ２上にマスクを形成してマスク中の開口を介して層Ｌ２を除去して各ラインＧ１の一方側の層Ｌ２を除去するが他方側では除去せず、かつ層Ｌ２がラインＧ１の他方側でラインＧ１に沿ってアレイ領域と交叉延在していることを特徴とする請求項７に記載の方法。
ステップ（ｆ）において、層Ｇ２が集積回路の周辺領域でそれぞれが層Ｇ２の一部を含む周辺トランジスターゲートの位置上に形成され、層Ｇ２が半導体材料を有しており、ステップ（ｇ１）において、層Ｌ１が層Ｇ２上に周辺領域中で形成され、ステップ（ｇ３）において、層Ｌ２が層Ｇ２上に周辺領域中で形成され、ステップ（ｇ１）、（ｇ３）、（ｇ４）、（ｈ）の１以上のステップにおいて、層Ｌ１とＬ２とが周辺トランジスターゲートの位置から上で除去され、かつ（ｉ）少なくとも１個の周辺トランジスターの領域中にドーパントを導入して、トランジスターのゲートとソース／ドレイン領域とを同時にドープすることを特徴とする請求項１０に記載の方法。
ステップ（ｉ）において、少なくとも１個の周辺ＮＭＯＳトランジスターの領域中にＮタイプドーパントを導入して、ＮＭＯＳトランジスターのゲートとソース／ドレイン領域を同時にドープし、かつ少なくとも１個の周辺ＰＭＯＳトランジスターの領域中にＰタイプドーパントを導入して、ＰＭＯＳトランジスターのゲートとソース／ドレイン領域を同時にドープすることを特徴とする請求項１１に記載の方法。
非揮発性メモリーセルのアレイを有した非揮発性メモリーとアレイを有したアレイ領域とを含んでおり、かつアレイの各メモリーセルが第１の導電性ゲートとを有した集積回路の製造方法であって、（ｉ）各第１の導電性ゲートがラインＧ１の一部を有した１以上の導電性ラインＧ１を形成し、（ｉｉ）第１の導電性ライン上に層を形成し、（ｉｉｉ）ステップ（ｉｉ）における層の突出部分Ｐ１が露出されて層Ｌ１によって完全にはカバーされないようにステップ（ｉｉ）で形成された層上に層Ｌ１を形成し、（ｉｖ）ステップ（ｉｉ）の層を層Ｌ１まで部分選択除去して部分Ｐ１の場所に空間を形成し、（ｖ）少なくとも空間中に層Ｌ２を形成し、（ｖｉ）少なくとも層Ｌ１とステップ（ｉｉ）で形成された層とを層Ｌ２まで少なくとも部分的に選択除去するステップを含んでなり、かつ各メモリーセルが少なくとも１個の導電性ゲートを有しており、該導電性ゲートが本ステップ（ｉｉ）で形成された層の一部を含んでおり、本ステップ（ｉｉ）で形成された層が各導電性ラインＧ１から突出する部分Ｐ１を有していることを特徴とする集積回路の製造方法。
ステップ（ｉｉ）に言う導電性ゲートが制御ゲートであることを特徴とする請求項１３に記載の方法。
ステップ（ｉｉｉ）において、ステップ（ｉｉ）で形成された全層上に層Ｌ１を形成し、層Ｌ１を平坦化して突出部分Ｐ１を露出させることを特徴とする請求項１３に記載の方法。
ステップ（ｖ）において、全層Ｌ１上に層Ｌ２を形成し、層Ｌ２を部分除去して層Ｌ１を露出させるが層Ｌ２は空間中に残すことを特徴とする請求項１３に記載の方法。
各ラインＧ１がアレイを横断し、かつ（ｖｉｉ）ステップ（ｖｉ）前に、層Ｌ２上にマスクを形成してマスク中の開口を介して層Ｌ２を除去し、各ラインＧ１の一方側において層Ｌ２を除去するが他方側では除去せず、層Ｌ２がラインＧ１の他方側上においてラインＧ１に沿って各アレイ領域と交叉延在することを特徴とする請求項１３に記載の方法。
ステップ（ｉｉ）の層が集積回路の周辺領域において周辺トランジスターゲートの部分上に形成され、各周辺トランジスターゲートはステップ（ｉｉ）の層の一部を含んでおり、ステップ（ｉｉ）の層が半導体材料を含んでおり、ステップ（ｉｉｉ）において、層Ｌ１がステップ（ｉｉ）の層上に周辺領域において形成され、ステップ（ｖ）において層Ｌ２がステップ（ｉｉ）の層上に周辺領域において形成され、ステップ（ｉｉｉ）、（ｖ）、（ｖｉ）、（ｖｉｉ）の１以上において、周辺トランジスターゲートの場所上から層Ｌ１、Ｌ２が除去され、さらに（ｖｉｉｉ）少なくとも１個の周辺トランジスターの領域中にドーパントを導入して、トランジスターのゲートとソース／ドレイン領域とを同時にドープすることを特徴とする請求項１７に記載の方法。
ステップ（ｖｉｉｉ）において、Ｎタイプドーパントを少なくとも１個の周辺ＮＭＯＳトランジスターの領域中に導入して、ＮＭＯＳトランジスターのゲートとソース／ドレイン領域とを同時にドープし、Ｐタイプドーパントを少なくとも１個の周辺ＰＭＯＳトランジスターの領域中に導入して、ＰＭＯＳトランジスターのゲートとソース／ドレイン領域を同時にドープすることを特徴とする請求項１８に記載の方法。
非揮発性メモリーセルと、半導体基層と、半導体基層上の第１の誘電体領域と、第１の誘電体領域上にありかつメモリーセルの一部である第１の導電性ゲートと、半導体基層上の第２の誘電体領域と、第２の誘電体領域上にありかつメモリーセルの一部である導電性浮遊ゲートと、浮遊ゲートと第１の導電性ゲート上に重複する連続構造を含んだ誘電体層と、誘電体層の連続構造と浮遊ゲート上に重複するが第１の導電性ゲートには重複しない第２の導電性ゲートとを含んでなり、誘電体層の連続構造が浮遊ゲートと第２の導電性ゲート間に存在し、第２の導電性ゲートがメモリーセルの一部であり、第２の導電性ゲートが第１の導電性ゲートから絶縁されていることを特徴とする集積回路。
誘電体層の連続構造が第２の導電性ゲートを浮遊ゲートおよび第１の導電性ゲートから絶縁していることを特徴とする請求項２０に記載の回路。
浮遊ゲートが第１の導電性ゲート上に重複していないことを特徴とする請求項２０に記載の回路。
メモリーセルがさらに半導体基層中に、第１の導電性タイプの２個のソース／ドレイン領域と、第２の導電性タイプのチャンネル領域とを含んでおり、チャンネル領域が第１の導電性ゲートと浮遊ゲートとの下側で２個のソース／ドレイン領域の間を延在していることを特徴とする請求項２０に記載の回路。
誘電体層の連続構造が全浮遊ゲートと第１の導電性ゲートの一部と重複するが全第１の導電性ゲートには重複していないことを特徴とする請求項２０に記載の回路。
誘電体層が窒化シリコン層を有していることを特徴とする請求項２０に記載の回路。
誘電体層が酸化シリコン層とその上の窒化シリコン層とを有しており、窒化シリコン層と酸化シリコン層とが浮遊ゲートと第１の導電性ゲートの少なくとも一部に重複していることを特徴とする請求項２０に記載の回路。
誘電体層がＯＮＯであることを特徴とする請求項２０に記載の回路。
メモリーセルが複数のメモリーセルのひとつであり、半導体基層がその活性領域の間に複数の基層アイソレーション領域を有しており、各基層アイソレーション領域が半導体基層上に突出する誘電体領域であり、各メモリーセルが半導体基層の活性領域上に第１の誘電体領域を有しており、第１の導電性ゲートが導電性ラインＧ１の一部であり、該導電性ラインが複数の基層アイソレーション領域と第１の誘電体領域上に交叉してかつ各メモリーセルに第１の導電性ゲートを与えており、各メモリーセルが半導体基層上に第２の誘電体領域と第２の誘電体領域上の導電性浮遊ゲートとを有しており、誘電体層の連続構造が浮遊ゲートとメモリーセルの第１の導電性ゲートに重複しており、第２の導電性ゲートが導電性ラインＧ２の一部であってメモリーセルに第２の導電性ゲートを与え、ラインＧ２が複数の基層アイソレーション領域と浮遊ゲートに重複するがラインＧ１には重複せず、誘電体層の連続構造が各浮遊ゲートとラインＧ２との間に存在し、ラインＧ２がラインＧ１から絶縁されていることを特徴とする請求項２０に記載の回路。
浮遊ゲートがラインＧ１に重複しないことを特徴とする請求項２８に記載の回路。
複数のメモリーセルが複数の非揮発性メモリーセル行を有したメモリーアレイ中のメモリーセル行であり、各メモリーセルが半導体基層の活性領域上に第１の誘電体領域を有しており、ラインＧ１が複数の導電性ラインＧ１のひとつであり、各ラインが複数の基層アイソレーション領域と少なくとも１行のメモリーセルの第１の誘電体領域上に交叉して少なくとも１行のメモリーセル中の各メモリーセルに第１の導電性ゲートを与えており、各メモリーセルが半導体基層上に第２の誘電体領域をまた第２の誘電体領域上に導電性浮遊ゲートを有しており、誘電体層の連続構造が複数の連続構造のひとつであり、各連続構造が浮遊ゲートと少なくとも１行のメモリーセルの第１の導電性ゲートに重複しており、導電性ラインＧ２が複数の導電性ラインＧ２のひとつであり、各ラインＧ２が少なくとも１行のメモリーセルに第２の導電性ゲートを与えており、各ラインＧ２が複数の基層アイソレーション領域上に交叉するとともに少なくとも１行のメモリーセルの浮遊ゲートに重複するが対応するメモリーセルの行のラインＧ１には重複せず、各ラインＧ２について、誘電体層の対応する連続構造がラインＧ２と浮遊ゲート間に存在しかつラインＧ２により重複され、ラインＧ２は対応するラインＧ１から絶縁されていることを特徴とする請求項２８に記載の回路。
浮遊ゲートがラインＧ１に重複しないことを特徴とする請求項３０に記載の回路。
非揮発性メモリーと、半導体基層と、それぞれが半導体基層から突出する誘電体領域でありかつ半導体基層中でその活性領域間にある複数の基層アイソレーション領域と、それぞれが少なくとも１つの活性領域に重複しその一部が各第１の導電性ゲートに含まれそれぞれが半導体基層から絶縁されかつ上面が平坦であるが底面が基層アイソレーション領域上で上下している複数の導電性ラインＧ１と、ラインＧ１の側壁上の誘電体と、ラインＧ１の側壁上の誘電体に当接しラインＧ１および半導体基層から絶縁されかつそれぞれが隣接する基層アイソレーション領域間に延在する複数の導電性浮遊ゲートと、それぞれが対応するラインＧ１の少なくとも側壁に重複し複数の浮遊ゲート上で側壁に沿って延在しかつ対応するラインＧ１および下側の浮遊ゲートから絶縁された複数の導電性ラインＧ２とを含んでなる集積回路。
メモリーがアレイ領域を有しており、アレイ領域が浮遊ゲートのアレイを有しており、各基層アイソレーション領域が全アレイ領域を横断していることを特徴とする請求項３２に記載の回路。