JP2004282349A

JP2004282349A - Schmitt trigger circuit, semiconductor device, and method of manufacturing Schmitt trigger circuit

Info

Publication number: JP2004282349A
Application number: JP2003070089A
Authority: JP
Inventors: Kimitoku Nakajima; 公徳中島
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-14
Filing date: 2003-03-14
Publication date: 2004-10-07

Abstract

【課題】消費電流を低減でき、ヒステリシス特性の調整が容易な簡単な構成のシュミットトリガー回路を提供する。
【解決手段】シュミットトリガー回路は、電源電圧と基準電位との間に直列に接続された第１のＰＭＯＳトランジスタ１０と、第２のＰＭＯＳトランジスタ２０と、第２のＮＭＯＳトランジスタ３０と、第１のＮＭＯＳトランジスタ４０と、インバータ回路７０と、第１のＰＭＯＳトランジスタ１０に対し並列に接続され、ゲートは出力端子に接続された第３のＰＭＯＳトランジスタ５０と、第１のＮＰＭＯＳトランジスタ４０に対し並列に接続され、ゲートは出力端子に接続された第３のＮＭＯＳトランジスタ６０とを含み、第１のＰＭＯＳトランジスタ１０のゲートは基準電位に接続され、第１のＮＭＯＳトランジスタ４０のゲートは電源電圧に接続され、第２のＰＭＯＳトランジスタ２０と第２のＮＭＯＳトランジスタ３０のゲートが入力端子に共通に接続される。
【選択図】図２Provided is a Schmitt trigger circuit having a simple configuration that can reduce current consumption and easily adjust a hysteresis characteristic.
The Schmitt trigger circuit includes a first PMOS transistor, a second PMOS transistor, a second NMOS transistor, and a first NMOS transistor connected in series between a power supply voltage and a reference potential. The NMOS transistor 40, the inverter circuit 70, and the first PMOS transistor 10 are connected in parallel, and the gate is connected in parallel to the third PMOS transistor 50 connected to the output terminal and the first NPMOS transistor 40. A third NMOS transistor 60 connected to the output terminal, a gate of the first PMOS transistor 10 is connected to the reference potential, a gate of the first NMOS transistor 40 is connected to the power supply voltage, The gates of the second PMOS transistor 20 and the second NMOS transistor 30 It is commonly connected to the power terminal.
[Selection] Fig. 2

Description

【０００１】
【発明の属する技術分野】
本発明はシュミットトリガー回路（ヒステリシス回路）、シュミットトリガー回路の製造方法、半導体装置、マイクロコンピュータ及び電子機器に関する。
【０００２】
【背景技術】
消費電力を容易に低減できるＣＭＯＳ技術による半導体集積回路装置においては、チャタリング防止やノイズ混入防止のため、入力回路等にヒステリシス特性を有するシュミットトリガー回路（ヒステリシス回路）を用いることが多い。
【０００３】
ゲートアレイでシュミットトリガー回路を構成する場合には例えば図１に示すような構成を有するシュミットトリガー回路が使用される。
【０００４】
【特許文献１】
特開平１１−１５０４４９号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したゲートアレイによるシュミットトリガー回路（ヒステリシス回路）は回路規模及びチップサイズが大きくなり易いとともに、消費電流が大きくなり易かった。
【０００６】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、消費電流を低減できる簡単な構成のシュミットトリガー回路（ヒステリシス回路）を提供することである。
【０００７】
また本発明の他の目的は、ヒステリシス特性の調整が容易なシュミットトリガ回路を提供することである。
【０００８】
【課題を解決するための手段】
（１）本発明のシュミットトリガー回路は、電源電圧と基準電位との間に直列に接続された第１のＰチャネルトランジスタと、第２のＰチャネルトランジスタと、第２のＮチャネルトランジスタと、第１のＮチャネルトランジスタと、
第２のＰチャネルトランジスタのドレインと第２のＮチャネルトランジスタのドレインとの接続点に入力され、前記接続点の電位を反転させて出力端子に出力するインバータ回路と、
第１のＰチャネルトランジスタに対し並列に接続され、ゲートは出力端子に接続された第３のＰチャネルトランジスタと、
第１のＮチャネルトランジスタに対し並列に接続され、ゲートは出力端子に接続された第３のＮチャネルトランジスタとを含み、
第１のＰチャネルトランジスタのゲートは基準電位に接続され、第１のＮチャネルトランジスタのゲートは電源電圧に接続され、第２のＰチャネルトランジスタと第２のＮチャネルトランジスタのゲートが入力端子に共通に接続されていることを特徴とする。
【０００９】
ここにおいて第１のＰチャネルトランジスタと、第２のＰチャネルトランジスタと、第３のＰチャネルトランジスタは、それぞれ１つのＰチャネルトランジスタ素子で構成されている場合でもよいし、複数のＰチャネルトランジスタ素子を並列又は直列に接続して構成している場合でもよい。
【００１０】
ここにおいて第１のＮチャネルトランジスタと、第２のＮチャネルトランジス路と、第３のＮチャネルトランジスタは、それぞれ１つのＮチャネルトランジスタ素子で構成されている場合でもよいし、複数のＮチャネルトランジスタ素子を並列又は直列に接続して構成している場合でもよい。
【００１１】
本発明のシュミットトリガ回路は、例えばＣチャネルトランジスタとして実現してもよい。
【００１２】
本発明によれば少ない素子数でシュミットトリガー回路（ヒステリシス回路）を実現出来る。このため消費電流を低減し、レイアウト面積を小さくすることが出来る。また回路を構成する素子数が少なくてすむので、各素子のトランジスタ特性ばらつきが少なくなるという効果もある。
【００１３】
また本発明のシュミットトリガー回路は、第１のＰチャネルトランジスタ及び第３のＰチャネルトランジスタの少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌを変更することができる。
【００１４】
また本発明のシュミットトリガー回路は、第１のＮチャネルトランジス路及び第３のＮチャネルトランジスタの少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈを変更することが出来る。
【００１５】
このように本発明によればヒステリシス特性の調整が容易なシュミットトリガ回路を提供することが出来る。
【００１６】
（２）本発明はシュミットトリガ回路の製造方法であって、
上記記載のシュミットトリガー回路において、
第１のＰチャネルトランジスタ及び第３のＰチャネルトランジスタの少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌを変更することを特徴とする。
【００１７】
ここにおいて、ドライバビリティ（駆動能力と同義）の変更は例えば、ＰチャネルトランジスタのＰチャネルトランジスタ素子のチャネル長やチャネル幅を変更することにより実現してもよい。
【００１８】
ドライバビリティの高いチャネルトランジスタとは、同じチャネル長のときにはよりチャネル幅の広い形状にすることで、また同じチャネル幅のときにはよりチャネル長の短い形状にすることで、導通時の抵抗値をより小さくすることで実現することが出来る。
【００１９】
またＰチャネルトランジスタを、複数のＰチャネルトランジスタ素子を並列又は直列に接続することによりドライバビリティの変更を行うようにしてもよい。例えばＰチャネルトランジスタを複数のＰチャネルトランジスタ素子を並列に接続することによりドライバビリティをあげることが出来る。また例えばＰチャネルトランジスタを複数のＰチャネルトランジスタ素子を直列に接続することによりドライバビリティを下げることが出来る。
【００２０】
例えば第１のＰチャネルトランジスタ及び第３のＰチャネルトランジスタの少なくとも一方のドライバビリティをあげることで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌをあげることが出来る。
【００２１】
また第１のＰチャネルトランジスタ及び第３のＰチャネルトランジスタの少なくとも一方のドライバビリティを下げることで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌを下げることが出来る。
【００２２】
（３）本発明はシュミットトリガ回路の製造方法であって、
上記記載のシュミットトリガー回路において、
第１のＮチャネルトランジスタ及び第３のＮチャネルトランジスタの少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈを変更することを特徴とする。
【００２３】
ここにおいて、ドライバビリティの変更は例えば、ＮチャネルトランジスタのＮチャネルトランジスタ素子のチャネル長やチャネル幅を変更することにより実現してもよい。
【００２４】
ドライバビリティの高いチャネルトランジスタとは、同じチャネル長のときにはよりチャネル幅の広い形状にすることで、また同じチャネル幅のときにはよりチャネル長の短い形状にすることで、導通時の抵抗値をより小さくすることで実現することが出来る。
【００２５】
またＮチャネルトランジスタを、複数のＮチャネルトランジスタ素子を並列又は直列に接続することによりドライバビリティの変更を行うようにしてもよい。例えばＮチャネルトランジスタを複数のＮチャネルトランジスタ素子を並列に接続することによりドライバビリティをあげることが出来る。また例えばＮチャネルトランジスタを複数のＮチャネルトランジスタ素子を直列に接続することによりドライバビリティを下げることが出来る。
【００２６】
例えば第１のＮチャネルトランジスタ及び第３のＮチャネルトランジスタの少なくとも一方のドライバビリティを下げることで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈを下げることが出来る。
【００２７】
また第１のＮチャネルトランジスタ及び第３のＮチャネルトランジスタの少なくとも一方のドライバビリティをあげることで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈをあげることが出来る。
【００２８】
（４）本発明は、入力端子が第１のインバータ回路に接続され、第１のインバータ回路の出力が第２のインバータ回路に入力され、第２のインバータ回路の出力が出力端子に接続されるシュミットトリガー回路であって、
第１のインバータは第２のＰチャネルトランジスタと第１のＮチャネルトランジスタとを有し、
第２のＰチャネルトランジスタのゲートは入力端子に接続され、
第２のＰチャネルトランジスタのドレインは第１のＮチャネルトランジスタのドレインと接続され、また、第２のインバータに接続され、
第２のＰチャネルトランジスタのソースは第３のＰチャネルトランジスタのドレインに接続され、
第１のＮチャネルトランジスタのゲートは入力端子に接続され、
第１のＮチャネルトランジスタのソースは第３のＮチャネルトランジスタのドレインに接続され、
第３のＰチャネルトランジスタのソースは電源電位に接続され、
第３のＮチャネルトランジスタのソースは基準電位に接続され、
第２のインバータの出力は第３のＰチャネルトランジスタのゲートおよび第３のＮチャネルトランジスタのゲートに接続され、
第１のＰチャネルトランジスタと第２のＮチャネルトランジスタとを含み、
第１のＰチャネルトランジスタのゲートは基準電位に接続され、
第１のＰチャネルトランジスタのドレインは第２のＰチャネルトランジスタのソースに接続され、
第２のＮチャネルトランジスタのソースは基準電位に接続され、
第２のＮチャネルトランジスタのゲートは電源電位に接続され、
第２のＮチャネルトランジスタのドレインは第１のＮチャネルトランジスタのソースに接続されることを特徴とする。
【００２９】
（５）本発明のシュミットトリガー回路は、
第２のインバータの出力と第３のＰチャネルトランジスタのゲートとの接続は第１のスイッチング回路を介して接続され
第２のインバータの出力と第３のＮチャネルトランジスタのゲートとの接続は第２のスイッチング回路を介して接続されることを特徴とする。
【００３０】
（６）本発明は、入力端子が第１のインバータ回路に接続され、第１のインバータ回路の出力が第２のインバータ回路に入力され、第２のインバータ回路の出力が出力端子および複数のＰチャネルトランジスタを有する第１の回路ブロックの第１の端子に接続されるシュミットトリガー回路であって、
第１のインバータ回路は第２のＰチャネルトランジスタと第１のＮチャネルトランジスタとを有し、
第２のＰチャネルトランジスタのゲートは入力端子に接続され、
第２のＰチャネルトランジスタのドレインは第１のＮチャネルトランジスタのドレインと接続され、また、第２のインバータ回路に接続され、
第２のＰチャネルトランジスタのソースは、第１の回路ブロックの第２の端子に接続され、第１の回路ブロックの一つまたは全てのＰチャネルトランジスタのソースまたはドレインに接続される配線は切断され、
第１のＮチャネルトランジスタのゲートは入力端子に接続され、
第１のＮチャネルトランジスタのソースは第３のＮチャネルトランジスタのドレインに接続され、
第３のＮチャネルトランジスタのソースは基準電位に接続され、
第２のインバータの出力は第３のＮチャネルトランジスタのゲートに接続されることを特徴とする。
【００３１】
（７）本発明は、入力端子が第１のインバータ回路に接続され、第１のインバータ回路の出力が第２のインバータ回路に入力され、第２のインバータ回路の出力が出力端子および複数のＮチャネルトランジスタを有する第２の回路ブロックの第１の端子に接続されるシュミットトリガー回路であって、
第１のインバータ回路は第２のＰチャネルトランジスタと第１のＮチャネルトランジスタとを有し、
第２のＰチャネルトランジスタのゲートは入力端子に接続され、
第２のＰチャネルトランジスタのドレインは第１のＮチャネルトランジスタのドレインと接続され、また、第２のインバータ回路に接続され、
第２のＰチャネルトランジスタのソースは、第３のＰチャネルトランジスタのドレインに接続され、
第１のＮチャネルトランジスタのゲートは入力端子に接続され、
第１のＮチャネルトランジスタのソースは第２の回路ブロックの第２の端子に接続され、第２の回路ブロックの一つまたは全てのＮチャネルトランジスタのソースまたはドレインに接続される配線は切断され、
第３のＰチャネルトランジスタのソースは電源電位に接続され、
第２のインバータの出力は第３のＰチャネルトランジスタのゲートに接続されることを特徴とする。
【００３２】
（８）本発明の半導体装置は、
上記記載のシュミットトリガー回路を含むことを特徴とする。
【００３３】
（９）本発明のマイクロコンピュータは、
上記記載の半導体装置を用いて形成されていることを特徴とする。
【００３４】
（１０）本発明の電子機器は、
上記に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする。
【００３５】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００３６】
１．シュミットトリガー回路、半導体装置
図２は本実施の形態のシュミットトリガー回路（ヒステリシス回路）の一例である。図３は本実施の形態のシュミットトリガー回路（ヒステリシス回路）の入出力特性を示した図である。
【００３７】
本実施の形態のシュミットトリガー回路（ヒステリシス回路）２はＣＭＯＳ構成の半導体集積回路として構成することが出来る。
【００３８】
本実施の形態の半導体装置４は、シュミットトリガー回路（ヒステリシス回路）２を含む。
【００３９】
ＩＮは半導体集積回路の端子または他の回路の出力に接続される入力端子、ＯＵＴは半導体集積回路の端子または他の回路の入力に接続される出力端子を示している。
【００４０】
本実施例の形態のシュミットトリガー回路２は、Ｐチャネル型のＭＯＳ（以下ＰＭＯＳという）トランジスタ（１０）、（２０）、（５０）と、Ｎチャネル型のＭＯＳ（以下ＰＭＯＳという）トランジスタ（３０）、（４０）、（６０）と、インバータ回路（７０）と、を有する。
【００４１】
ＰＭＯＳ（１０）のソースとＰＭＯＳ（５０）のソースは電源電位ＶＤＤに接続される。ここで、ＰＭＯＳ（１０）のソースとＰＭＯＳ（５０）のソースをノードＴ１で接続し、ノードＴ１を電源電位ＶＤＤに接続する構成としてもよい。ＰＭＯＳ（１０）のドレインとＰＭＯＳ（５０）のドレインはＴ２で接続される。ＰＭＯＳ（１０）のゲートは基準電位ＶＳＳに接続され、ＰＭＯＳ（５０）のゲートはシュミットトリガー回路（２）のノードＴ９に接続され、ノードＴ９は出力端子ＯＵＴに接続される。
【００４２】
ＰＭＯＳ（２０）のソースはノードＴ２に接続され、ドレインはノードＴ４に接続され、ゲートは入力端子ＩＮに接続される。
ＮＭＯＳ（３０）のドレインはノードＴ４に接続され、ソースはノードＴ５に接続され、ゲートは入力端子ＩＮに接続される。ここで、ＰＭＯＳ（２０）のゲートとＮＭＯＳ（３０）のゲートをノードＴ３で接続し、ノードＴ３を入力端子に接続しても良い。
【００４３】
ＰＭＯＳ（２０）とＮＭＯＳ（３０）とはインバータ（８０）を形成する。
ＮＭＯＳ（４０）のドレインとＮＭＯＳ（６０）のドレインはノードＴ５で接続される。ＮＭＯＳ（４０）のソースとＮＭＯＳ（６０）のソースは基準電位ＶＳＳに接続される。ここで、ＮＭＯＳ（４０）のソースとＮＭＯＳ（６０）のソースをノードＴ６で接続し、ノードＴ６を基準電位ＶＳＳに接続する構成としてもよい。
【００４４】
ＮＭＯＳ（４０）のゲートは電源電位ＶＤＤに接続され、ＮＭＯＳ（６０）のゲートはシュミットトリガー回路（２）のノードＴ９に接続され、ノードＴ９は出力端子ＯＵＴに接続される。
【００４５】
インバータ回路（７０）は、入力が上述のノードＴ４に接続され、出力はシュミットトリガー回路（２）の出力端子ＯＵＴとＰＭＯＳ（５０）のゲートおよびＮＭＯＳ（６０）のゲートに接続される。
【００４６】
インバータ回路（７０）は、ＰＭＯＳ（Ｐ２）とＮＭＯＳ（Ｎ２）とを有し、ＰＭＯＳ（Ｐ２）のソースは電源電位ＶＤＤに接続され、ドレインはノードＴ８に接続されゲートはノードＴ７に接続される。ノードＴ７はＴ４に接続され、ノードＴ８はノードＴ９に接続される。ＮＭＯＳ（Ｎ２）のドレインはノードＴ８に接続され、ソースは基準電位ＶＳＳに接続され、ゲートはノードＴ７に接続される。
【００４７】
次に本実施の形態のシュミットトリガー回路の回路動作について説明する。尚、以下の説明では、入力端子ＩＮに入力される電圧を入力電圧、出力端子ＯＵＴから出力する電圧を出力電圧、ヒステリシス特性の高レベル側のスレッショルド電圧をＶｉｈ（Ｖ）、ヒステリシス特性の低レベル側のスレッショルド電圧をＶｉｌ（Ｖ）、インバータ回路７０に入力される電圧を入力レベル、インバータ回路７０の入力スレッショルド電圧をＶｔｈ（Ｖ）として説明している。また、図３中の矢印は出力電圧の変化の方向を表している。
【００４８】
まずここでＰＭＯＳトランジスタ（１０）は、ゲートが基準電位（ＶＳＳ）に接続されているので、常に導通状態になっている。
【００４９】
またここでＮＭＯＳトランジスタ（４０）は、ゲートが電源電圧（ＶＤＤ）に接続されているので、常に導通状態になっている。
【００５０】
本実施の形態では入力波形の立ち上がり、立ち下がりの際に、瞬間的に貫通電流が流れる。その結果、入力波形の立ち上がりの際は、ＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）の影響で、第２のＰＭＯＳトランジスタ（２０）のソースにかかる電圧は下がる。その結果、初段のインバータ回路７０のスレッショルド電圧Ｖｔｈ（Ｖ）は下がる。これが、ヒステリシス特性の低レベル側のスレッショルド電圧をＶｉｌ（Ｖ）となる。
【００５１】
また入力波形の立ち下がりの際は、ＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）の影響で、ＮＭＯＳトランジスタ（３０）のソースにかかる電圧は上がる。その結果、初段のインバータ回路５０のスレッショルド電圧Ｖｔｈ（Ｖ）は上がる。これが、ヒステリシス特性の高レベル側のスレッショルド電圧をＶｉｈ（Ｖ）となる。
【００５２】
この結果本実施の形態のシュミットトリガ回路において、入力電圧が基準電位から電源電圧に上昇する場合には図３のａ→ｂ→ｃに沿って出力電圧が変化し、入力電圧が電源電圧から基準電位に低下する場合には図３のｃ→ｄ→ａに沿って出力電圧が変化するヒステリシス特性が得られるようになっている。
【００５３】
図４（Ａ）〜（Ｄ）は、本実施の形態のシュミットトリガー回路のＰＭＯＳトランジスタの構成例について説明するための図である。
【００５４】
例えばＰＭＯＳトランジスタ（１０）は、図４（Ａ）に示すように１つのＰＭＯＳトランジスタ素子１１０で構成されている場合でもよい。また図４（Ｂ）に示すように複数のＰＭＯＳトランジスタ素子１１２，１１４を並列に接続して構成している場合でもよい。また図４（Ｃ）に示すように複数のＰＭＯＳトランジスタ素子１１６，１１８を直列に接続して構成している場合でもよい。
【００５５】
また図４（Ｄ）に示すように複数のＰＭＯＳトランジスタ素子１２０，１２２、１２４を含む回路を構成して、出荷／使用前にＣ１〜Ｃ５をレーザー等で切断して特性を決定できるようにしてもよい。
【００５６】
なおここでは第１のＰＭＯＳトランジスタ（１０）の場合を例にとり説明したが、ＰＭＯＳトランジスタ（２０）と、ＰＭＯＳトランジスタ（５０）についても同様に、１つのＰＭＯＳトランジスタ素子で構成されている場合でもよいし、複数のＰＭＯＳトランジスタ素子を並列又は直列に接続して構成している場合でもよい。
【００５７】
図５（Ａ）〜（Ｄ）は、本実施の形態のシュミットトリガー回路のＮＰＭＯＳトランジスタの構成例について説明するための図である。
【００５８】
例えばＮＭＯＳトランジスタ（４０）は、図５（Ａ）に示すように１つのＮＭＯＳトランジスタ素子２１０で構成されている場合でもよい。また図５（Ｂ）に示すように複数のＮＭＯＳトランジスタ素子２１２，２１４を並列に接続して構成している場合でもよい。また図５（Ｃ）に示すように複数のＮＭＯＳトランジスタ素子２１６，２１８を直列に接続して構成している場合でもよい。
【００５９】
また図５（Ｄ）に示すように複数のＮＭＯＳトランジスタ素子２２０，２２２、２２４を含む回路を構成して、出荷／使用前にＣ６〜Ｃ１０をレーザー等で切断して特性を決定できるようにしてもよい。
【００６０】
なおここではＮＭＯＳトランジスタ（４０）の場合を例にとり説明したが、ＮＭＯＳトランジスタ（３０）と、ＮＭＯＳトランジスタ（６０）についても同様に、１つのＮＭＯＳトランジスタ素子で構成されている場合でもよいし、複数のＮＭＯＳトランジスタ素子を並列又は直列に接続して構成している場合でもよい。
【００６１】
また本実施の形態のシュミットトリガー回路は、ＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）の少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌを変更することができる。
【００６２】
例えばＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）の少なくとも一方のドライバビリティをあげることで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌをあげることが出来る。
【００６３】
またＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）の少なくとも一方のドライバビリティを下げることで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌを下げることが出来る。
【００６４】
なおドライバビリティ（駆動能力と同義）の変更はＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）のＰＭＯＳトランジスタ素子のチャネル長やチャネル幅を変更することにより実現してもよい。
【００６５】
例えば同じチャネル長のときにはよりチャネル幅の広い形状にすることで、また同じチャネル幅のときにはよりチャネル長の短い形状にすることで、導通時の抵抗値をより小さくできるので、ドライバビリティ（駆動能力と同義）をあげることが出来る。
【００６６】
またＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）を、複数のＰＭＯＳトランジスタ素子を並列又は直列に接続することにより（図４（Ｂ）（Ｃ）（Ｄ）参照）ドライバビリティの変更を行うようにしてもよい。
【００６７】
例えば図４（Ｂ）に示すように、ＰＭＯＳトランジスタを複数のＰＭＯＳトランジスタ素子１１２，１１４を並列に接続することによりドライバビリティをあげることが出来る。
【００６８】
また例えば図４（Ｃ）に示すように、ＰＭＯＳトランジスタを複数のＰＭＯＳトランジスタ素子１１６，１１８を直列に接続することによりドライバビリティを下げることが出来る。
【００６９】
また図４（Ｄ）に示すＣ１〜Ｃ５を出荷／使用前にレーザー等で切断してドライバビリティを調整できるようにしてもよい。
【００７０】
また本実施の形態のシュミットトリガー回路は、ＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）の少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈを変更することが出来る。
【００７１】
例えばＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）の少なくとも一方のドライバビリティを下げることで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈを下げることが出来る。
【００７２】
またＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）の少なくとも一方のドライバビリティをあげることで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈをあげることが出来る。
【００７３】
なおドライバビリティ（駆動能力と同義）の変更はＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）のＮＭＯＳトランジスタ素子のチャネル長やチャネル幅を変更することにより実現してもよい。
【００７４】
例えば同じチャネル長のときにはよりチャネル幅の広い形状にすることで、また同じチャネル幅のときにはよりチャネル長の短い形状にすることで、導通時の抵抗値をより小さくできるので、ドライバビリティ（駆動能力と同義）をあげることが出来る。
【００７５】
またＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）を、複数のＮＭＯＳトランジスタ素子を並列又は直列に接続することにより（図５（Ｂ）（Ｃ）（Ｄ）参照）ドライバビリティの変更を行うようにしてもよい。
【００７６】
例えば図５（Ｂ）に示すように、ＮＭＯＳトランジスタを複数のＮＭＯＳトランジスタ素子２１２，２１４を並列に接続することによりドライバビリティをあげることが出来る。
【００７７】
また例えば図５（Ｃ）に示すように、ＮＭＯＳトランジスタを複数のＮＭＯＳトランジスタ素子２１６，２１８を直列に接続することによりドライバビリティを下げることが出来る。
【００７８】
また図５（Ｄ）に示すＣ６〜Ｃ１０を出荷／使用前にレーザー等で切断してドライバビリティを調整できるようにしてもよい。
【００７９】
図９は第２の実施の形態のシュミットトリガー回路（ヒステリシス回路）の他の一例である。
【００８０】
第２の実施の形態のシュミットトリガー回路（ヒステリシス回路）２００は、図２で説明したシュミットトリガー回路（ヒステリシス回路）に第１のトランスファー回路２１０、第２のトランスファー回路２２０、インバータ回路２３０と制御信号ＥＮを追加した構成を有している。
【００８１】
第１のトランスファー回路２１０はＮＭＯＳトランジスタ２１２とＰＭＯＳトランジスタ２１４が並列に接続された回路であり、ＮＭＯＳトランジスタ２１２のゲートが制御信号ＥＮに接続され、ＰＭＯＳトランジスタ２１４のゲートがインバータ回路を介して制御信号ＥＮに接続されている。従って制御信号ＥＮがＯＮ（Ｈレベル）の場合には第１のトランスファー回路２１０が導通する。
【００８２】
ＮＭＯＳトランジスタ２１２とＰＭＯＳトランジスタ２１４のソースはインバータ回路７０の出力であるノードＴ９に接続され、ドレインはＮＭＯＳトランジスタ５０のゲートに接続されている。
【００８３】
また第２のトランスファー回路２２０はＮＭＯＳトランジスタ２２２とＰＭＯＳトランジスタ２２４が並列に接続された回路であり、ＮＭＯＳトランジスタ２２２のゲートが制御信号ＥＮに接続され、ＰＭＯＳトランジスタ２２４のゲートがインバータ回路を介して制御信号ＥＮに接続されている。従って制御信号ＥＮがＯＮ（Ｈレベル）の場合には第２のトランスファー回路２２０も導通する。
【００８４】
ＮＭＯＳトランジスタ２２２とＮＰＭＯＳトランジスタ２２４のソースはインバータ回路７０の出力であるノードＴ９に接続され、ドレインはＮＭＯＳトランジスタ６０のゲートに接続されている。
【００８５】
このように制御信号ＥＮがＯＮ（Ｈレベル）の場合には、第１のトランスファー回路２１０及び第２のトランスファー回路２２０が導通するため、シュミットトリガー回路として機能する。
【００８６】
また制御信号ＥＮがＯＦＦ（Ｌレベル）の場合には、第１のトランスファー回路２１０及び第２のトランスファー回路２２０が導通しないため、インバータ回路７０、８０によりＣＭＯＳバッファ回路として機能する。
【００８７】
このように第２の実施の形態のシュミットトリガー回路（ヒステリシス回路）２００は、１つの回路でシュミットトリガー回路（ヒステリシス回路）としての機能と、ＣＭＯＳバッファ回路としての機能を有し、制御信号ＥＮをＯＮ、ＯＦＦすることでシュミットトリガー回路（ヒステリシス回路）としての機能と、ＣＭＯＳバッファ回路としての機能を切り替えることが出来る。このため回路素子数を少なくすることが出来る。
【００８８】
また１つの信号にたいし、入力感度を変えることができ、１つの回路でシュミットトリガー回路（ヒステリシス回路）としての機能と、ＣＭＯＳバッファ回路としての機能を実現するため、シュミットトリガー回路の入力とＣＭＯＳバッファ回路の入力の特性のばらつきがすくなくてすむ。
【００８９】
２．マイクロコンピュータ
図６は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００９０】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、メモリマネジメントユニット（ＭＭＵ）７３０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＭＡコントローラＦ５７０、割り込みコントローラ５８０、通信制御回路５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０及びそれらを接続する各種バス６８０等、各種ピン６９０等を含む。
【００９１】
ここでマイクロコンピュータ７００は、例えば図２〜図５で説明した構成を有する半導体装置を用いて形成されている。
【００９２】
３．電子機器
図７に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００９３】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００９４】
ここでマイクロコンピュータ（またはＡＳＩＣ）８１０は、例えば図１１で説明したような構成を有している。
【００９５】
図８（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００９６】
図８（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００９７】
図８（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【００９８】
なお、本実施形態を利用できる電子機器としては、図８（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【００９９】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】ゲートアレイで作成した従来例のシュミットトリガー回路である。
【図２】本実施の形態のシュミットトリガー回路（ヒステリシス回路）の一例である。
【図３】本実施の形態のシュミットトリガー回路（ヒステリシス回路）の入出力特性を示した図である。
【図４】図４（Ａ）〜（Ｃ）は、本実施の形態のシュミットトリガー回路のＰＭＯＳトランジスタの構成例に付いて説明するための図である。
【図５】図５（Ａ）〜（Ｃ）は、本実施の形態のシュミットトリガー回路のＮＭＯＳトランジスタの構成例に付いて説明するための図である。
【図６】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図７】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図８】図８（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【図９】第２の実施の形態のシュミットトリガー回路（ヒステリシス回路）の他の一例である。
【符号の説明】
２シュミットトリガー回路、４半導体装置、１０第１のＰＭＯＳトランジスタ、２０第２のＰＭＯＳトランジスタ、３０第２のＮＭＯＳトランジスタ、４０第１のＮＭＯＳトランジスタ、５０第３のＰＭＯＳトランジスタ、６０第３のＮＭＯＳトランジスタ、７０インバータ回路
５１０ＣＰＵ、５２０キャッシュメモリ、５３０ＬＣＤコントローラ、５４０リセット回路、５５０プログラマブルタイマ、５６０リアルタイムクロック（ＲＴＣ）、５７０ＤＭＡコントローラ、５８０割り込みコントローラ、５９０通信制御回路、６００バスコントローラ、
６１０Ａ／Ｄ変換器、６２０Ｄ／Ａ変換器、６３０入力ポート、
６４０出力ポート、６５０Ｉ／Ｏポート、６６０クロック発生装置（ＰＬＬ）、６７０プリスケーラ、６８０各種バス、６９０各種ピン、７００マイクロコンピュータ、７１０ＲＯＭ、７２０ＲＡＭ、７３０ＭＭＵ、８００電子機器、[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a Schmitt trigger circuit (hysteresis circuit), a method for manufacturing a Schmitt trigger circuit, a semiconductor device, a microcomputer, and an electronic apparatus.
[0002]
[Background Art]
In a semiconductor integrated circuit device using the CMOS technology that can easily reduce power consumption, a Schmitt trigger circuit (hysteresis circuit) having a hysteresis characteristic is often used for an input circuit or the like in order to prevent chattering and noise.
[0003]
When a Schmitt trigger circuit is configured by a gate array, for example, a Schmitt trigger circuit having a configuration as shown in FIG. 1 is used.
[0004]
[Patent Document 1]
JP-A-11-150449
[0005]
[Problems to be solved by the invention]
However, the above-described Schmitt trigger circuit (hysteresis circuit) using a gate array tends to have a large circuit size and a large chip size, and also has a large current consumption.
[0006]
The present invention has been made in view of the above technical problems, and an object of the present invention is to provide a Schmitt trigger circuit (hysteresis circuit) having a simple configuration capable of reducing current consumption.
[0007]
Another object of the present invention is to provide a Schmitt trigger circuit in which the hysteresis characteristic can be easily adjusted.
[0008]
[Means for Solving the Problems]
(1) A Schmitt trigger circuit according to the present invention includes a first P-channel transistor, a second P-channel transistor, a second N-channel transistor, and a second P-channel transistor connected in series between a power supply voltage and a reference potential. One N-channel transistor;
An inverter circuit that is input to a connection point between the drain of the second P-channel transistor and the drain of the second N-channel transistor, inverts the potential at the connection point, and outputs the inverted output to an output terminal;
A third P-channel transistor connected in parallel to the first P-channel transistor and having a gate connected to the output terminal;
A third N-channel transistor connected in parallel with the first N-channel transistor, the gate including a third N-channel transistor connected to the output terminal;
The gate of the first P-channel transistor is connected to the reference potential, the gate of the first N-channel transistor is connected to the power supply voltage, and the gates of the second P-channel transistor and the second N-channel transistor are common to the input terminal Is connected to the terminal.
[0009]
Here, each of the first P-channel transistor, the second P-channel transistor, and the third P-channel transistor may be configured by one P-channel transistor element, or a plurality of P-channel transistor elements may be used. It may be configured by connecting in parallel or in series.
[0010]
Here, each of the first N-channel transistor, the second N-channel transistor path, and the third N-channel transistor may be configured by one N-channel transistor element, or a plurality of N-channel transistor elements. May be connected in parallel or in series.
[0011]
The Schmitt trigger circuit of the present invention may be realized as, for example, a C-channel transistor.
[0012]
According to the present invention, a Schmitt trigger circuit (hysteresis circuit) can be realized with a small number of elements. Therefore, the current consumption can be reduced and the layout area can be reduced. Further, since the number of elements constituting the circuit can be reduced, there is also an effect that variation in transistor characteristics of each element is reduced.
[0013]
Further, the Schmitt trigger circuit of the present invention changes the drivability of at least one of the first P-channel transistor and the third P-channel transistor to reduce the threshold voltage Vil on the low-level side of the hysteresis characteristic of the Schmitt trigger circuit. Can be changed.
[0014]
Further, the Schmitt trigger circuit of the present invention changes the drivability of at least one of the first N-channel transistor path and the third N-channel transistor, so that the high-level threshold voltage Vih of the hysteresis characteristic of the Schmitt trigger circuit is changed. Can be changed.
[0015]
As described above, according to the present invention, it is possible to provide a Schmitt trigger circuit in which the hysteresis characteristics can be easily adjusted.
[0016]
(2) The present invention relates to a method for manufacturing a Schmitt trigger circuit,
In the above-described Schmitt trigger circuit,
By changing the drivability of at least one of the first P-channel transistor and the third P-channel transistor, the threshold voltage Vil on the low-level side of the hysteresis characteristic of the Schmitt trigger circuit is changed.
[0017]
Here, the change in drivability (synonymous with the driving ability) may be realized by, for example, changing the channel length or channel width of the P-channel transistor element of the P-channel transistor.
[0018]
A channel transistor with high drivability has a smaller channel resistance when it has the same channel length, and has a shorter channel length when it has the same channel width. It can be realized by doing.
[0019]
Further, the drivability may be changed by connecting a plurality of P-channel transistor elements in parallel or in series. For example, drivability can be improved by connecting a plurality of P-channel transistor elements in parallel with a P-channel transistor. Also, for example, drivability can be reduced by connecting a plurality of P-channel transistor elements in series with the P-channel transistor.
[0020]
For example, by increasing the drivability of at least one of the first P-channel transistor and the third P-channel transistor, the threshold voltage Vil on the low level side of the hysteresis characteristic of the Schmitt trigger circuit can be increased.
[0021]
Further, by lowering the drivability of at least one of the first P-channel transistor and the third P-channel transistor, the threshold voltage Vil on the low level side of the hysteresis characteristic of the Schmitt trigger circuit can be reduced.
[0022]
(3) The present invention is a method for manufacturing a Schmitt trigger circuit,
In the above-described Schmitt trigger circuit,
By changing the drivability of at least one of the first N-channel transistor and the third N-channel transistor, the threshold voltage Vih on the high-level side of the hysteresis characteristic of the Schmitt trigger circuit is changed.
[0023]
Here, the change in drivability may be realized, for example, by changing the channel length or channel width of the N-channel transistor element of the N-channel transistor.
[0024]
A channel transistor with high drivability has a smaller channel resistance when it has the same channel length, and has a shorter channel length when it has the same channel width. It can be realized by doing.
[0025]
Alternatively, the drivability may be changed by connecting a plurality of N-channel transistor elements in parallel or in series. For example, drivability can be improved by connecting an N-channel transistor to a plurality of N-channel transistor elements in parallel. Further, for example, by connecting an N-channel transistor to a plurality of N-channel transistor elements in series, drivability can be reduced.
[0026]
For example, by lowering the drivability of at least one of the first N-channel transistor and the third N-channel transistor, the threshold voltage Vih on the high-level side of the hysteresis characteristic of the Schmitt trigger circuit can be reduced.
[0027]
Further, by increasing the drivability of at least one of the first N-channel transistor and the third N-channel transistor, the threshold voltage Vih on the high-level side of the hysteresis characteristic of the Schmitt trigger circuit can be increased.
[0028]
(4) According to the present invention, the input terminal is connected to the first inverter circuit, the output of the first inverter circuit is input to the second inverter circuit, and the output of the second inverter circuit is connected to the output terminal. A Schmitt trigger circuit,
The first inverter has a second P-channel transistor and a first N-channel transistor,
The gate of the second P-channel transistor is connected to the input terminal,
A drain of the second P-channel transistor is connected to a drain of the first N-channel transistor, and connected to a second inverter;
The source of the second P-channel transistor is connected to the drain of the third P-channel transistor,
The gate of the first N-channel transistor is connected to the input terminal,
A source of the first N-channel transistor is connected to a drain of the third N-channel transistor;
The source of the third P-channel transistor is connected to the power supply potential,
The source of the third N-channel transistor is connected to the reference potential,
The output of the second inverter is connected to the gate of a third P-channel transistor and the gate of a third N-channel transistor;
A first P-channel transistor and a second N-channel transistor,
The gate of the first P-channel transistor is connected to the reference potential,
A drain of the first P-channel transistor is connected to a source of the second P-channel transistor;
The source of the second N-channel transistor is connected to the reference potential,
The gate of the second N-channel transistor is connected to the power supply potential,
The drain of the second N-channel transistor is connected to the source of the first N-channel transistor.
[0029]
(5) The Schmitt trigger circuit of the present invention comprises:
The connection between the output of the second inverter and the gate of the third P-channel transistor is connected via a first switching circuit.
The connection between the output of the second inverter and the gate of the third N-channel transistor is connected via a second switching circuit.
[0030]
(6) According to the present invention, the input terminal is connected to the first inverter circuit, the output of the first inverter circuit is input to the second inverter circuit, and the output of the second inverter circuit is connected to the output terminal and the plurality of P terminals. A Schmitt trigger circuit connected to a first terminal of a first circuit block having a channel transistor,
The first inverter circuit has a second P-channel transistor and a first N-channel transistor,
The gate of the second P-channel transistor is connected to the input terminal,
A drain of the second P-channel transistor is connected to a drain of the first N-channel transistor, and connected to a second inverter circuit;
The source of the second P-channel transistor is connected to the second terminal of the first circuit block, and the wiring connected to the source or drain of one or all P-channel transistors of the first circuit block is disconnected. ,
The gate of the first N-channel transistor is connected to the input terminal,
A source of the first N-channel transistor is connected to a drain of the third N-channel transistor;
The source of the third N-channel transistor is connected to the reference potential,
The output of the second inverter is connected to the gate of the third N-channel transistor.
[0031]
(7) In the present invention, the input terminal is connected to the first inverter circuit, the output of the first inverter circuit is input to the second inverter circuit, and the output of the second inverter circuit is connected to the output terminal and a plurality of N. A Schmitt trigger circuit connected to a first terminal of a second circuit block having a channel transistor,
The first inverter circuit has a second P-channel transistor and a first N-channel transistor,
The gate of the second P-channel transistor is connected to the input terminal,
A drain of the second P-channel transistor is connected to a drain of the first N-channel transistor, and connected to a second inverter circuit;
A source of the second P-channel transistor is connected to a drain of the third P-channel transistor;
The gate of the first N-channel transistor is connected to the input terminal,
The source of the first N-channel transistor is connected to the second terminal of the second circuit block, the wiring connected to the source or drain of one or all N-channel transistors of the second circuit block is disconnected,
The source of the third P-channel transistor is connected to the power supply potential,
The output of the second inverter is connected to the gate of the third P-channel transistor.
[0032]
(8) The semiconductor device of the present invention
A Schmitt trigger circuit as described above is included.
[0033]
(9) The microcomputer of the present invention comprises:
It is characterized by being formed using the semiconductor device described above.
[0034]
(10) The electronic device of the present invention includes:
A microcomputer as described above,
Input means for data to be processed by the microcomputer,
Output means for outputting data processed by the microcomputer.
[0035]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
[0036]
1. Schmitt trigger circuit, semiconductor device
FIG. 2 is an example of the Schmitt trigger circuit (hysteresis circuit) of the present embodiment. FIG. 3 is a diagram showing input / output characteristics of the Schmitt trigger circuit (hysteresis circuit) of the present embodiment.
[0037]
The Schmitt trigger circuit (hysteresis circuit) 2 of the present embodiment can be configured as a semiconductor integrated circuit having a CMOS configuration.
[0038]
The semiconductor device 4 of the present embodiment includes a Schmitt trigger circuit (hysteresis circuit) 2.
[0039]
IN indicates an input terminal connected to a terminal of the semiconductor integrated circuit or an output of another circuit, and OUT indicates an output terminal connected to a terminal of the semiconductor integrated circuit or an input of another circuit.
[0040]
The Schmitt trigger circuit 2 according to the present embodiment includes a P-channel MOS (hereinafter referred to as PMOS) transistor (10), (20), (50) and an N-channel MOS (hereinafter referred to as PMOS) transistor (30). , (40), (60) and an inverter circuit (70).
[0041]
The source of the PMOS (10) and the source of the PMOS (50) are connected to the power supply potential VDD. Here, the source of the PMOS (10) and the source of the PMOS (50) may be connected at the node T1, and the node T1 may be connected to the power supply potential VDD. The drain of the PMOS (10) and the drain of the PMOS (50) are connected at T2. The gate of the PMOS (10) is connected to the reference potential VSS, the gate of the PMOS (50) is connected to the node T9 of the Schmitt trigger circuit (2), and the node T9 is connected to the output terminal OUT.
[0042]
The source of the PMOS (20) is connected to the node T2, the drain is connected to the node T4, and the gate is connected to the input terminal IN.
The drain of the NMOS (30) is connected to the node T4, the source is connected to the node T5, and the gate is connected to the input terminal IN. Here, the gate of the PMOS (20) and the gate of the NMOS (30) may be connected at the node T3, and the node T3 may be connected to the input terminal.
[0043]
The PMOS (20) and the NMOS (30) form an inverter (80).
The drain of the NMOS (40) and the drain of the NMOS (60) are connected at the node T5. The source of the NMOS (40) and the source of the NMOS (60) are connected to the reference potential VSS. Here, the source of the NMOS (40) and the source of the NMOS (60) may be connected at the node T6, and the node T6 may be connected to the reference potential VSS.
[0044]
The gate of the NMOS (40) is connected to the power supply potential VDD, the gate of the NMOS (60) is connected to the node T9 of the Schmitt trigger circuit (2), and the node T9 is connected to the output terminal OUT.
[0045]
The input of the inverter circuit (70) is connected to the above-described node T4, and the output is connected to the output terminal OUT of the Schmitt trigger circuit (2), the gate of the PMOS (50), and the gate of the NMOS (60).
[0046]
The inverter circuit (70) has a PMOS (P2) and an NMOS (N2). The source of the PMOS (P2) is connected to the power supply potential VDD, the drain is connected to the node T8, and the gate is connected to the node T7. . Node T7 is connected to T4, and node T8 is connected to node T9. The drain of the NMOS (N2) is connected to the node T8, the source is connected to the reference potential VSS, and the gate is connected to the node T7.
[0047]
Next, the circuit operation of the Schmitt trigger circuit according to the present embodiment will be described. In the following description, the voltage input to the input terminal IN is the input voltage, the voltage output from the output terminal OUT is the output voltage, the threshold voltage on the high level side of the hysteresis characteristic is Vih (V), and the low level of the hysteresis characteristic is It is assumed that the threshold voltage on the side is Vil (V), the voltage input to the inverter circuit 70 is the input level, and the input threshold voltage of the inverter circuit 70 is Vth (V). Arrows in FIG. 3 indicate the directions of changes in the output voltage.
[0048]
First, since the gate of the PMOS transistor (10) is connected to the reference potential (VSS), the PMOS transistor (10) is always in a conductive state.
[0049]
Here, the NMOS transistor (40) is always in a conductive state because the gate is connected to the power supply voltage (VDD).
[0050]
In the present embodiment, a through current instantaneously flows when the input waveform rises and falls. As a result, when the input waveform rises, the voltage applied to the source of the second PMOS transistor (20) decreases due to the influence of the PMOS transistor (10) and the PMOS transistor (50). As a result, the threshold voltage Vth (V) of the first-stage inverter circuit 70 decreases. This makes the threshold voltage on the low level side of the hysteresis characteristic Vil (V).
[0051]
When the input waveform falls, the voltage applied to the source of the NMOS transistor (30) increases due to the influence of the NMOS transistor (40) and the NMOS transistor (60). As a result, the threshold voltage Vth (V) of the first-stage inverter circuit 50 increases. This gives the threshold voltage on the high level side of the hysteresis characteristic to Vih (V).
[0052]
As a result, in the Schmitt trigger circuit of the present embodiment, when the input voltage rises from the reference potential to the power supply voltage, the output voltage changes along a → b → c in FIG. When the potential decreases, a hysteresis characteristic in which the output voltage changes along c → d → a in FIG. 3 is obtained.
[0053]
FIGS. 4A to 4D are diagrams illustrating a configuration example of the PMOS transistor of the Schmitt trigger circuit according to the present embodiment.
[0054]
For example, the PMOS transistor (10) may be configured by one PMOS transistor element 110 as shown in FIG. Further, as shown in FIG. 4B, a plurality of PMOS transistor elements 112 and 114 may be connected in parallel. Further, as shown in FIG. 4C, a plurality of PMOS transistor elements 116 and 118 may be connected in series.
[0055]
Further, as shown in FIG. 4D, a circuit including a plurality of PMOS transistor elements 120, 122, and 124 is formed so that C1 to C5 can be cut by a laser or the like before shipment / use so that characteristics can be determined. Is also good.
[0056]
Here, the case of the first PMOS transistor (10) has been described as an example, but the PMOS transistor (20) and the PMOS transistor (50) may be similarly configured by one PMOS transistor element. Alternatively, a plurality of PMOS transistor elements may be connected in parallel or in series.
[0057]
FIGS. 5A to 5D are diagrams for explaining a configuration example of the NPMOS transistor of the Schmitt trigger circuit according to the present embodiment.
[0058]
For example, the NMOS transistor (40) may be configured by one NMOS transistor element 210 as shown in FIG. Alternatively, as shown in FIG. 5B, a plurality of NMOS transistor elements 212 and 214 may be connected in parallel. Further, as shown in FIG. 5C, a plurality of NMOS transistor elements 216 and 218 may be connected in series.
[0059]
Also, as shown in FIG. 5D, a circuit including a plurality of NMOS transistor elements 220, 222, and 224 is configured so that the characteristics can be determined by cutting C6 to C10 with a laser or the like before shipment / use. Is also good.
[0060]
Here, the case of the NMOS transistor (40) has been described as an example, but the NMOS transistor (30) and the NMOS transistor (60) may also be configured by one NMOS transistor element, May be connected in parallel or in series.
[0061]
Further, the Schmitt trigger circuit of the present embodiment changes the drivability of at least one of the PMOS transistor (10) and the PMOS transistor (50) to reduce the threshold voltage Vil on the low-level side of the hysteresis characteristic of the Schmitt trigger circuit. Can be changed.
[0062]
For example, by increasing the drivability of at least one of the PMOS transistor (10) and the PMOS transistor (50), the threshold voltage Vil on the low level side of the hysteresis characteristic of the Schmitt trigger circuit can be increased.
[0063]
Also, by lowering the drivability of at least one of the PMOS transistor (10) and the PMOS transistor (50), the threshold voltage Vil on the low level side of the hysteresis characteristic of the Schmitt trigger circuit can be reduced.
[0064]
The change in drivability (synonymous with the driving capability) may be realized by changing the channel length and channel width of the PMOS transistor elements of the PMOS transistor (10) and the PMOS transistor (50).
[0065]
For example, by making the channel width wider when the channel length is the same, and by making the channel length shorter when the channel width is the same, the resistance value during conduction can be made smaller. Synonymous with).
[0066]
The drivability is changed by connecting a plurality of PMOS transistor elements in parallel or in series with the PMOS transistor (10) and the PMOS transistor (50) (see FIGS. 4B, 4C, and 4D). You may.
[0067]
For example, as shown in FIG. 4B, drivability can be improved by connecting a plurality of PMOS transistor elements 112 and 114 in parallel with a PMOS transistor.
[0068]
For example, as shown in FIG. 4C, drivability can be reduced by connecting a plurality of PMOS transistor elements 116 and 118 in series with a PMOS transistor.
[0069]
Also, C1 to C5 shown in FIG. 4D may be cut with a laser or the like before shipment / use so that drivability can be adjusted.
[0070]
Further, the Schmitt trigger circuit of the present embodiment changes the drivability of at least one of the NMOS transistor (40) and the NMOS transistor (60) to reduce the high-level threshold voltage Vih of the hysteresis characteristic of the Schmitt trigger circuit. Can be changed.
[0071]
For example, by lowering the drivability of at least one of the NMOS transistor (40) and the NMOS transistor (60), the high-level threshold voltage Vih of the hysteresis characteristic of the Schmitt trigger circuit can be reduced.
[0072]
Further, by increasing the drivability of at least one of the NMOS transistor (40) and the NMOS transistor (60), the threshold voltage Vih on the high level side of the hysteresis characteristic of the Schmitt trigger circuit can be increased.
[0073]
The change in drivability (synonymous with the driving capability) may be realized by changing the channel length and channel width of the NMOS transistor elements of the NMOS transistor (40) and the NMOS transistor (60).
[0074]
For example, by making the channel width wider when the channel length is the same, and by making the channel length shorter when the channel width is the same, the resistance value during conduction can be made smaller. Synonymous with).
[0075]
The drivability is changed by connecting a plurality of NMOS transistor elements in parallel or in series with the NMOS transistor (40) and the NMOS transistor (60) (see FIGS. 5B, 5C, and 5D). You may.
[0076]
For example, as shown in FIG. 5B, the drivability can be improved by connecting a plurality of NMOS transistor elements 212 and 214 in parallel to the NMOS transistor.
[0077]
Also, for example, as shown in FIG. 5C, drivability can be reduced by connecting a plurality of NMOS transistor elements 216 and 218 in series with the NMOS transistor.
[0078]
Also, C6 to C10 shown in FIG. 5D may be cut with a laser or the like before shipment / use so that drivability can be adjusted.
[0079]
FIG. 9 shows another example of the Schmitt trigger circuit (hysteresis circuit) of the second embodiment.
[0080]
The Schmitt trigger circuit (hysteresis circuit) 200 according to the second embodiment includes a first transfer circuit 210, a second transfer circuit 220, an inverter circuit 230, and a control signal in addition to the Schmitt trigger circuit (hysteresis circuit) described with reference to FIG. It has a configuration to which EN is added.
[0081]
The first transfer circuit 210 is a circuit in which an NMOS transistor 212 and a PMOS transistor 214 are connected in parallel. The gate of the NMOS transistor 212 is connected to a control signal EN, and the gate of the PMOS transistor 214 is connected to a control signal via an inverter circuit. Connected to EN. Therefore, when the control signal EN is ON (H level), the first transfer circuit 210 conducts.
[0082]
The sources of the NMOS transistor 212 and the PMOS transistor 214 are connected to the node T9, which is the output of the inverter circuit 70, and the drain is connected to the gate of the NMOS transistor 50.
[0083]
The second transfer circuit 220 is a circuit in which an NMOS transistor 222 and a PMOS transistor 224 are connected in parallel. The gate of the NMOS transistor 222 is connected to a control signal EN, and the gate of the PMOS transistor 224 is controlled via an inverter circuit. Connected to signal EN. Therefore, when the control signal EN is ON (H level), the second transfer circuit 220 is also turned on.
[0084]
The sources of the NMOS transistor 222 and the NPMOS transistor 224 are connected to the node T9, which is the output of the inverter circuit 70, and the drain is connected to the gate of the NMOS transistor 60.
[0085]
As described above, when the control signal EN is ON (H level), the first transfer circuit 210 and the second transfer circuit 220 conduct, and thus function as a Schmitt trigger circuit.
[0086]
When the control signal EN is OFF (L level), the first transfer circuit 210 and the second transfer circuit 220 do not conduct, so that the inverter circuits 70 and 80 function as a CMOS buffer circuit.
[0087]
As described above, the Schmitt trigger circuit (hysteresis circuit) 200 of the second embodiment has a single function as a Schmitt trigger circuit (hysteresis circuit) and a function as a CMOS buffer circuit, and transmits the control signal EN. By turning on and off, the function as a Schmitt trigger circuit (hysteresis circuit) and the function as a CMOS buffer circuit can be switched. Therefore, the number of circuit elements can be reduced.
[0088]
In addition, the input sensitivity can be changed for one signal, and the function of a Schmitt trigger circuit (hysteresis circuit) and the function of a CMOS buffer circuit can be realized by one circuit. The variation in the input characteristics of the buffer circuit can be reduced.
[0089]
2. Microcomputer
FIG. 6 is an example of a hardware block diagram of the microcomputer of the present embodiment.
[0090]
The microcomputer 700 includes a CPU 510, a cache memory 520, a memory management unit (MMU) 730, an LCD controller 530, a reset circuit 540, a programmable timer 550, a real-time clock (RTC) 560, a DMA controller F570, an interrupt controller 580, and a communication control circuit. 590, a bus controller 600, an A / D converter 610, a D / A converter 620, an input port 630, an output port 640, an I / O port 650, a clock generator 560, a prescaler 570, and various buses 680 connecting them. , Various pins 690 and the like.
[0091]
Here, the microcomputer 700 is formed using, for example, a semiconductor device having the configuration described with reference to FIGS.
[0092]
3. Electronics
FIG. 7 illustrates an example of a block diagram of an electronic device of this embodiment. The electronic device 800 includes a microcomputer (or ASIC) 810, an input unit 820, a memory 830, a power generation unit 840, an LCD 850, and a sound output unit 860.
[0093]
Here, the input unit 820 is for inputting various data. The microcomputer 810 performs various processes based on the data input by the input unit 820. The memory 830 serves as a work area for the microcomputer 810 and the like. The power supply generation unit 840 is for generating various power supplies used in the electronic device 800. The LCD 850 is for outputting various images (characters, icons, graphics, and the like) displayed by the electronic device. The sound output unit 860 is for outputting various sounds (sounds, game sounds, etc.) output from the electronic device 800, and its function can be realized by hardware such as a speaker.
[0094]
Here, the microcomputer (or ASIC) 810 has, for example, the configuration described with reference to FIG.
[0095]
FIG. 8A illustrates an example of an external view of a mobile phone 950 which is one of electronic devices. The mobile phone 950 includes a dial button 952 functioning as an input unit, an LCD 954 displaying a telephone number, a name, an icon, and the like, and a speaker 956 functioning as a sound output unit and outputting sound.
[0096]
FIG. 8B illustrates an example of an external view of a portable game device 960 which is one of the electronic devices. The portable game device 960 includes an operation button 962 functioning as an input unit, a cross key 964, an LCD 966 displaying a game image, and a speaker 968 functioning as a sound output unit and outputting game sounds.
[0097]
FIG. 8C illustrates an example of an external view of a personal computer 970 which is one of electronic devices. The personal computer 970 includes a keyboard 972 functioning as an input unit, an LCD 974 for displaying characters, numbers, graphics, and the like, and a sound output unit 976.
[0098]
Note that, as electronic devices that can use the present embodiment, in addition to those shown in FIGS. 8A, 8B, and 8C, devices including a portable information terminal, a pager, an electronic desk calculator, and a touch panel, Various electronic devices using an LCD, such as a projector, a word processor, a viewfinder type or a monitor direct-view type video tape recorder, and a car navigation device can be considered.
[0099]
The present invention is not limited to the present embodiment, and various modifications can be made within the scope of the present invention.
[Brief description of the drawings]
FIG. 1 is a prior art Schmitt trigger circuit created by a gate array.
FIG. 2 is an example of a Schmitt trigger circuit (hysteresis circuit) of the present embodiment.
FIG. 3 is a diagram showing input / output characteristics of a Schmitt trigger circuit (hysteresis circuit) of the present embodiment.
FIGS. 4A to 4C are diagrams for explaining a configuration example of a PMOS transistor of the Schmitt trigger circuit according to the present embodiment;
FIGS. 5A to 5C are diagrams for explaining an example of the configuration of an NMOS transistor of the Schmitt trigger circuit according to the present embodiment;
FIG. 6 is an example of a hardware block diagram of a microcomputer of the present embodiment.
FIG. 7 illustrates an example of a block diagram of an electronic device including a microcomputer.
FIGS. 8A, 8B, and 8C are examples of external views of various electronic devices.
FIG. 9 is another example of the Schmitt trigger circuit (hysteresis circuit) of the second embodiment.
[Explanation of symbols]
2 Schmitt trigger circuit, 4 semiconductor device, 10 first PMOS transistor, 20 second PMOS transistor, 30 second NMOS transistor, 40 first NMOS transistor, 50 third PMOS transistor, 60 third NMOS transistor , 70 Inverter circuit
510 CPU, 520 cache memory, 530 LCD controller, 540 reset circuit, 550 programmable timer, 560 real-time clock (RTC), 570 DMA controller, 580 interrupt controller, 590 communication control circuit, 600 bus controller,
610 A / D converter, 620 D / A converter, 630 input port,
640 output port, 650 I / O port, 660 clock generator (PLL), 670 prescaler, 680 various buses, 690 various pins, 700 microcomputer, 710 ROM, 720 RAM, 730 MMU, 800 electronic equipment,

Claims

A first P-channel transistor, a second P-channel transistor, a second N-channel transistor, and a first N-channel transistor connected in series between a power supply voltage and a reference potential;
An inverter circuit that is input to a connection point between the drain of the second P-channel transistor and the drain of the second N-channel transistor, inverts the potential at the connection point, and outputs the inverted output to an output terminal;
A third P-channel transistor connected in parallel to the first P-channel transistor and having a gate connected to the output terminal;
A third N-channel transistor connected in parallel with the first N-channel transistor, the gate including a third N-channel transistor connected to the output terminal;
The gate of the first P-channel transistor is connected to the reference potential, the gate of the first N-channel transistor is connected to the power supply voltage, and the gates of the second P-channel transistor and the second N-channel transistor are common to the input terminal A Schmitt trigger circuit, which is connected to

The Schmitt trigger circuit according to claim 1,
A Schmitt trigger circuit characterized by changing a drivability of at least one of a first P-channel transistor and a third P-channel transistor, thereby changing a low-level threshold voltage of a hysteresis characteristic of the Schmitt trigger circuit. Manufacturing method.

The Schmitt trigger circuit according to claim 1,
A Schmitt trigger circuit characterized by changing a drivability of at least one of a first N-channel transistor and a third N-channel transistor, thereby changing a high-level threshold voltage of a hysteresis characteristic of the Schmitt trigger circuit. Manufacturing method.

A Schmitt trigger circuit having an input terminal connected to the first inverter circuit, an output of the first inverter circuit being input to the second inverter circuit, and an output of the second inverter circuit being connected to the output terminal;
The first inverter has a second P-channel transistor and a first N-channel transistor,
The gate of the second P-channel transistor is connected to the input terminal,
A drain of the second P-channel transistor is connected to a drain of the first N-channel transistor, and connected to a second inverter;
The source of the second P-channel transistor is connected to the drain of the third P-channel transistor,
The gate of the first N-channel transistor is connected to the input terminal,
A source of the first N-channel transistor is connected to a drain of the third N-channel transistor;
The source of the third P-channel transistor is connected to the power supply potential,
The source of the third N-channel transistor is connected to the reference potential,
The output of the second inverter is connected to the gate of a third P-channel transistor and the gate of a third N-channel transistor;
A first P-channel transistor and a second N-channel transistor,
The gate of the first P-channel transistor is connected to the reference potential,
A drain of the first P-channel transistor is connected to a source of the second P-channel transistor;
The source of the second N-channel transistor is connected to the reference potential,
The gate of the second N-channel transistor is connected to the power supply potential,
A Schmitt trigger circuit, wherein the drain of the second N-channel transistor is connected to the source of the first N-channel transistor.

The Schmitt trigger circuit according to claim 4,
The connection between the output of the second inverter and the gate of the third P-channel transistor is connected via a first switching circuit;
The connection between the output of the second inverter and the gate of the third N-channel transistor is connected via a second switching circuit.

An input terminal is connected to the first inverter circuit, an output of the first inverter circuit is input to the second inverter circuit, and an output of the second inverter circuit has a first terminal having an output terminal and a plurality of P-channel transistors. A Schmitt trigger circuit connected to a first terminal of the circuit block,
The first inverter circuit has a second P-channel transistor and a first N-channel transistor,
The gate of the second P-channel transistor is connected to the input terminal,
A drain of the second P-channel transistor is connected to a drain of the first N-channel transistor, and connected to a second inverter circuit;
The source of the second P-channel transistor is connected to the second terminal of the first circuit block, and the wiring connected to the source or drain of one or all P-channel transistors of the first circuit block is disconnected. ,
The gate of the first N-channel transistor is connected to the input terminal,
A source of the first N-channel transistor is connected to a drain of the third N-channel transistor;
The source of the third N-channel transistor is connected to the reference potential,
A Schmitt trigger circuit, wherein the output of the second inverter is connected to the gate of a third N-channel transistor.

An input terminal is connected to the first inverter circuit, an output of the first inverter circuit is input to the second inverter circuit, and an output of the second inverter circuit has a second terminal having an output terminal and a plurality of N-channel transistors. A Schmitt trigger circuit connected to a first terminal of the circuit block,
The first inverter circuit has a second P-channel transistor and a first N-channel transistor,
The gate of the second P-channel transistor is connected to the input terminal,
A drain of the second P-channel transistor is connected to a drain of the first N-channel transistor, and connected to a second inverter circuit;
A source of the second P-channel transistor is connected to a drain of the third P-channel transistor;
The gate of the first N-channel transistor is connected to the input terminal,
The source of the first N-channel transistor is connected to the second terminal of the second circuit block, the wiring connected to the source or drain of one or all N-channel transistors of the second circuit block is disconnected,
The source of the third P-channel transistor is connected to the power supply potential,
A Schmitt trigger circuit, wherein the output of the second inverter is connected to the gate of a third P-channel transistor.

A semiconductor device comprising the Schmitt trigger circuit according to claim 1.

A microcomputer formed using the semiconductor device according to claim 8.

A microcomputer according to claim 5,
Input means for data to be processed by the microcomputer,
Output means for outputting data processed by the microcomputer.