JP2004273589A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ボディー電位を固定して基板浮遊効果を抑制しつつゲート容量の増大を抑制できる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置は、支持基板１１、絶縁膜１２及び単結晶Ｓｉ層１３を有するＳＯＩ基板と、単結晶Ｓｉ層上に形成されたゲート絶縁膜１９と、ゲート絶縁膜上に形成されたゲート電極１５と、ゲート電極の一方側面下の単結晶Ｓｉ層に形成されたソース領域の拡散層１７と、ゲート電極の他方側面下の単結晶Ｓｉ層に形成されたドレイン領域の拡散層１８と、前記ゲート電極下の単結晶Ｓｉ層に形成されたボディー領域と、単結晶Ｓｉ層に形成されたボディーコンタクト領域２２と、単結晶Ｓｉ層に形成され、前記ボディー領域と前記ボディーコンタクト領域を繋ぐように形成されたＧｅ領域（不純物領域）２３と、を具備する。
【選択図】 図１
【解決手段】本発明に係る半導体装置は、支持基板１１、絶縁膜１２及び単結晶Ｓｉ層１３を有するＳＯＩ基板と、単結晶Ｓｉ層上に形成されたゲート絶縁膜１９と、ゲート絶縁膜上に形成されたゲート電極１５と、ゲート電極の一方側面下の単結晶Ｓｉ層に形成されたソース領域の拡散層１７と、ゲート電極の他方側面下の単結晶Ｓｉ層に形成されたドレイン領域の拡散層１８と、前記ゲート電極下の単結晶Ｓｉ層に形成されたボディー領域と、単結晶Ｓｉ層に形成されたボディーコンタクト領域２２と、単結晶Ｓｉ層に形成され、前記ボディー領域と前記ボディーコンタクト領域を繋ぐように形成されたＧｅ領域（不純物領域）２３と、を具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、ボディー電位を固定して基板浮遊効果を抑制しつつゲート容量の増大を抑制できる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来からＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板は、半導体素子の動作速度や集積度に優れていることから、ＭＯＳトランジスタその他の半導体素子に適用されている。このような半導体素子のうち、いわゆる部分空乏型のものは、ＳＯＩ基板の半導体層が加工されて島状とされ、周囲と電気的に遮断された素子活性領域に形成されたものであるため、接合リーク、容量が小さい等の種々の利点を有する。しかしながら、その反面、素子活性領域が電気的に浮遊状態となるためにその電位変化が半導体素子の動作に影響を与える。この問題に対処するには、半導体層の素子活性領域の近傍に導電領域（ボディーコンタクト領域）を設け、この領域を通じて電気的に遮断された素子活性領域へ電気的コンタクトをとり、素子動作を安定化させる必要がある。
【０００３】
図５は、従来の半導体装置を示す平面図である（特開平７−３０２９０８号公報参照）。この半導体装置は、ＳＯＩ基板に形成されたボディーコンタクトをもつＭＯＳＦＥＴからなるものである。
図５に示す参照符号Ｓはｎ＋ソース領域、Ｄはｎ＋ドレイン領域、Ｇはｎ＋多結晶シリコンからなるゲート電極、Ｂはｐ＋ボディーコンタクト領域、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。
【０００４】
ゲート電極Ｇを含む全面上には層間絶縁膜（図示せず）が形成されており、この層間絶縁膜には上層配線と接続するための第１〜第３のコンタクトホール１０１〜１０３が形成されている。第１のコンタクトホール１０１はｐ＋ボディーコンタクト領域Ｂ上に位置し、第２のコンタクトホール１０２はｎ＋ドレイン領域Ｄ上に位置し、第３のコンタクトホール１０３はｎ＋ソース領域Ｓ上に位置している。
【０００５】
この半導体装置において、ｐ＋ボディーコンタクト領域Ｂがゲート電極Ｇの下方にあるｐ型チャネル領域（図示せず）と結ばれているので、ｎ＋ドレイン領域Ｄのチャネル側ｐｎ接合近傍で発生した正孔はｐ＋ボディーコンタクト領域Ｂに吸い出される。
【０００６】
図６は、他の従来の半導体装置を示す断面図である。
この半導体装置はＳＯＩ基板１０７を有しており、このＳＯＩ基板１０７は単結晶シリコンからなる支持基板１０４と、この支持基板１０４上に形成された埋め込み酸化膜（ＢＯＸ層）１０５と、この埋め込み酸化膜１０５上に形成された単結晶Ｓｉ層１０６と、から構成されている。
【０００７】
単結晶Ｓｉ層１０６にはパーシャルトレンチが形成されており、このパーシャルトレンチの底部は単結晶Ｓｉ層の底部より上に位置している。このパーシャルトレンチ内にはシリコン酸化膜が埋め込まれており、ＢＯＸ層１０５上の素子分離領域にはシリコン酸化膜からなる素子分離酸化膜１０８が形成されている。単結晶Ｓｉ層１０６にはＰ―型不純物拡散層（Ｐウエル）１０９及びが形成されている。
【０００８】
単結晶Ｓｉ層１０６の表面にはゲート酸化膜１１０が形成されており、このゲート酸化膜１１０上にはゲート電極１１１が形成されている。単結晶Ｓｉ層１０６にはソース／ドレイン領域のＮ型拡散層（図示せず）及び低濃度のＮ型不純物拡散層（図示せず）が形成されている。また、ゲート電極１１１の側壁にはサイドウオール１１２が形成されている。
【０００９】
また、単結晶Ｓｉ層１０６にはＰ―型不純物拡散層からなるボディーコンタクト領域１１３が形成されており、このボディーコンタクト領域１１３はゲート電極下のチャネル領域に素子分離酸化膜１０８の下のＰウエル１０９によって接続されている。
【００１０】
【特許文献１】
特開平７−３０２９０８号公報（２頁、図７）
【００１１】
【発明が解決しようとする課題】
上述したように、ボディー電位を固定する方法としては、図５に示すＴ−ｇａｔｅやＳｏｕｒｃｅ−Ｔｉｅ構造によってボディーを引き出すか、トレンチ分離を意図的に不完全とし、隙間からボディー電位を取るのが一般的である。
つまり、上記従来及び他の従来の半導体装置では、ボディー電位を固定するためのボディーコンタクト領域を形成し、ボディーコンタクト領域に所定の電圧を印加することにより、ボディー電位を固定して基板浮遊効果を抑制することができる。
【００１２】
しかしながら、上記従来の半導体装置では、Ｔ−ｇａｔｅを使用するためにゲート容量とトランジスタの面積が激増する。ゲート容量が増加すると、トランジスタの動作速度が低下し、消費電力が増加することになる。
また、上記他の従来の半導体装置では、パーシャルトレンチを用いた素子分離構造としているため、ラッチアップが生じるおそれがある。ラッチアップを防ぐ構造とするには、ハイブリッドパーシャルトレンチを用いた非常に複雑な素子分離構造とすることも考えられるが、これをＳＯＩ基板に作り込むのは容易ではない。
【００１３】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ボディー電位を固定して基板浮遊効果を抑制しつつゲート容量の増大を抑制できる半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板と、
前記単結晶Ｓｉ層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の一方側面下の単結晶Ｓｉ層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側面下の単結晶Ｓｉ層に形成されたドレイン領域の拡散層と、
前記ゲート電極下の単結晶Ｓｉ層に形成されたボディー領域と、
前記単結晶Ｓｉ層に形成されたボディーコンタクト領域と、
前記単結晶Ｓｉ層に形成され、前記ボディー領域と前記ボディーコンタクト領域を繋ぐように形成された不純物領域と、
を具備する。
【００１５】
上記半導体装置によれば、単結晶Ｓｉ層にボディー電位を固定するためのボディーコンタクト領域を形成し、このボディーコンタクト領域を不純物領域によりボディー領域に電気的に接続している。このため、ボディー電位を固定して基板浮遊効果を抑制することができる。その上、ゲート電極をストレート形状とすることができるので、ゲート容量の増加を抑制することができる。
【００１６】
また、本発明に係る半導体装置においては、前記ボディーコンタクト領域が前記ソース領域の拡散層に隣接して形成されていることが好ましい。
また、本発明に係る半導体装置においては、前記不純物領域が前記絶縁膜と前記単結晶Ｓｉ層との界面近傍に形成されていることが好ましい。
【００１７】
また、本発明に係る半導体装置においては、前記不純物領域の不純物としてＧｅを用いることも可能である。
また、本発明に係る半導体装置においては、前記ゲート電極、ソース領域の拡散層、ドレイン領域の拡散層及びボディーコンタクト領域それぞれの上に形成された金属シリサイド膜をさらに具備することも可能である。
【００１８】
本発明に係る半導体装置の製造方法は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
第１導電型不純物を単結晶Ｓｉ層に導入することにより、該単結晶Ｓｉ層にソース領域及びドレイン領域を形成する工程と、
第２導電型不純物を単結晶Ｓｉ層に導入することにより、該単結晶Ｓｉ層にボディーコンタクト領域を形成する工程と、
不純物を単結晶Ｓｉ層に導入することにより、前記ゲート電極下のボディー領域と前記ボディーコンタクト領域を繋ぐように前記単結晶Ｓｉ層に不純物領域を形成する工程と、
を具備することを特徴とする。
【００１９】
本発明に係る半導体装置の製造方法は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層に不純物を導入することにより、該単結晶Ｓｉ層に不純物領域を形成する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入することにより、該単結晶Ｓｉ層にボディーコンタクト領域を形成する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記単結晶Ｓｉ層に第２導電型不純物を導入することにより、該単結晶Ｓｉ層にソース領域及びドレイン領域を形成する工程と、
を具備し、
前記不純物領域は、前記ゲート電極下のボディー領域と前記ボディーコンタクト領域を繋ぎ電気的に接続するように形成される。
【００２０】
上記半導体装置の製造方法においては、工程の順序を次のように変更することも可能である。
本発明に係る半導体装置の製造方法は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層に不純物を導入することにより、該単結晶Ｓｉ層に不純物領域を形成する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記単結晶Ｓｉ層に第２導電型不純物を導入することにより、該単結晶Ｓｉ層にソース領域及びドレイン領域を形成する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入することにより、該単結晶Ｓｉ層にボディーコンタクト領域を形成する工程と、
を具備し、
前記不純物領域は、前記ゲート電極下のボディー領域と前記ボディーコンタクト領域を繋ぎ電気的に接続するように形成される。
【００２１】
本発明に係る半導体装置の製造方法は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入することにより、該単結晶Ｓｉ層にボディーコンタクト領域を形成する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記単結晶Ｓｉ層に第２導電型不純物を導入することにより、該単結晶Ｓｉ層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、
前記単結晶Ｓｉ層に不純物を導入することにより、前記ゲート電極下のボディー領域と前記ボディーコンタクト領域を繋ぐように前記単結晶Ｓｉ層に不純物領域を形成する工程と、
を具備する。
【００２２】
本発明に係る半導体装置の製造方法は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入することにより、該単結晶Ｓｉ層にボディーコンタクト領域を形成する工程と、
前記単結晶Ｓｉ層に不純物を導入することにより、該単結晶Ｓｉ層に不純物領域を形成する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記単結晶Ｓｉ層に第２導電型不純物を導入することにより、該単結晶Ｓｉ層にソース領域及びドレイン領域を形成する工程と、
を具備し、
前記不純物領域は、前記ゲート電極下のボディー領域と前記ボディーコンタクト領域を繋ぎ電気的に接続するように形成される。
【００２３】
本発明に係る半導体装置の製造方法は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記単結晶Ｓｉ層に第２導電型不純物を導入することにより、該単結晶Ｓｉ層にソース領域及びドレイン領域を形成する工程と、
前記単結晶Ｓｉ層に不純物を導入することにより、該単結晶Ｓｉ層に不純物領域を形成する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入することにより、該単結晶Ｓｉ層にボディーコンタクト領域を形成する工程と、
を具備し、
前記不純物領域は、前記ゲート電極下のボディー領域と前記ボディーコンタクト領域を繋ぎ電気的に接続するように形成される。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１（Ａ）は、本発明の実施の形態による半導体装置を示す平面図であり、図１（Ｂ）は、図１（Ａ）に示す１Ｂ−１Ｂ線に沿った断面図である。この半導体装置は、ｎチャネルＭＯＳＦＥＴを例に挙げて説明することとする。
この半導体装置はＳＯＩ基板を有している。このＳＯＩ基板１４は、単結晶シリコンからなる支持基板１１と、この支持基板１１上に形成された埋め込み酸化膜（ＢＯＸ層）１２と、この埋め込み酸化膜１２上に形成された単結晶Ｓｉ層１３と、から構成されている。
【００２５】
単結晶Ｓｉ層１３には素子分離酸化膜１６が形成されている。また、単結晶Ｓｉ層１３の表面にはゲート酸化膜１９が形成されており、このゲート酸化膜１９上にはゲート電極１５が形成されている。このゲート電極１５の側壁にはサイドウオール２０が形成されており、このサイドウオール下の単結晶Ｓｉ層１３には図１（Ｂ）に示すように低濃度のＮ型不純物拡散層２１が形成されている。単結晶Ｓｉ層１３にはＮ型低濃度拡散層２１に隣接してソース領域のＮ＋型拡散層１７及びドレイン領域のＮ＋型拡散層１８が形成されている。
【００２６】
単結晶Ｓｉ層１３には、ソース領域の拡散層１７に隣接するようにＰ＋型不純物拡散層からなるボディーコンタクト領域２２が形成されている。また、ゲート電極１５の下方の単結晶Ｓｉ層１３がＰ―型のボディー領域であり、単結晶Ｓｉ層１３には、ＢＯＸ層１２との界面近傍であってボディー領域からソース領域の拡散層１７を通ってボディーコンタクト領域２２に繋がるＧｅ領域（不純物領域）２３が形成されている。つまり、ボディー領域はＧｅ領域２３によりボディーコンタクト領域２２と繋げられ電気的に接続されている。
【００２７】
また、ゲート電極１５、ソース／ドレイン領域の拡散層１７，１８及びボディーコンタクト領域２２それぞれの上には金属シリサイド膜２４が形成されている。なお、本実施の形態では、Ｇｅ領域２３を用いているが、これに限定されるものではなく、Ｐ型不純物拡散層を用いることも可能である。
【００２８】
ゲート電極を含む全面上には層間絶縁膜２５が形成されている。この層間絶縁膜２５には、ボディーコンタクト領域２２上に位置するコンタクトホール２５ａが形成されている。このコンタクトホール内及び層間絶縁膜２５上にはＡｌ合金層などの導電層からなる配線２６が形成されている。この配線２６は金属シリサイド膜２４を介してソース領域の拡散層１７及びボディーコンタクト領域２２に電気的に接続されている。配線２６からボディーコンタクト領域２２に所定の電圧を印加することにより、ボディー電位を固定して基板浮遊効果を抑制している。これにより、トランジスタの動作を安定化することができる。
【００２９】
上記実施の形態による半導体装置によれば、単結晶Ｓｉ層１３にボディー電位を固定するためのボディーコンタクト領域２２を形成し、このボディーコンタクト領域２２をＧｅ領域２３によりボディー領域に電気的に接続している。このため、ＳＯＩ基板に形成したトランジスタのボディー電位を制御された抵抗値で固定できる。その上、従来技術のようにゲート電極の一端にハンマーヘッドと呼ばれる面積の広い部分を形成する必要がなく、ストレート形状のゲート電極とすることができる。したがって、従来技術に比べてハンマーヘッドの面積分だけゲート容量を小さくすることができ、換言すれば、ゲート容量の増加を抑制できる。よって、半導体装置の面積を増加させることなく、従来技術に比べてトランジスタの動作速度を速くすることができ、消費電力の増加を抑制できる。
【００３０】
また、本実施の形態では、上述したようにボディー領域とボディーコンタクト領域２２を接続するためにＧｅ領域２３を形成している。このＧｅ領域２３はα線対策に効果があるので、α線耐量を高めることができる。つまり、Ｇｅ領域２３はα線チャージ再結合センターとしても作用するので、ソフトエラーに対して強いデバイスを作製することが可能となる。
【００３１】
また、本実施の形態では、他の従来の半導体装置のようなパーシャルトレンチを用いないので素子の完全分離を行うことができる。このため、ラッチアップフリーのデザインルールを適用でき、チップ面積の縮小も期待できる。
【００３２】
図２乃至図４は、図１に示す半導体装置を製造する方法であって製造工程を順に示す断面図である。
まず、図２に示すように、ＳＯＩ基板１４を準備する。このＳＯＩ基板１４は、単結晶シリコンからなる支持基板１１と、この支持基板１１上に形成された埋め込み酸化膜（ＢＯＸ層）１２と、埋め込み酸化膜１２上に形成された単結晶Ｓｉ層１３と、から構成されている。なお、ＳＯＩ基板１４は、種々の製造方法により製造することが可能であり、例えば、張り合わせ法、ＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ ｏｘｙｇｅｎ）などにより製造することも可能である。
【００３３】
次いで、単結晶Ｓｉ層１３の上に図示せぬシリコン窒化膜をＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により形成する。次いで、このシリコン窒化膜をパターニングすることにより、単結晶Ｓｉ層１３上にはシリコン窒化膜からなるマスクパターンが形成される。次いで、このマスクパターンをマスクとして単結晶Ｓｉ層１３を選択的にエッチングすることにより、単結晶Ｓｉ層１３にはトレンチ１３ａ，１３ｂが形成される。
【００３４】
次に、トレンチ内及びマスクパターン上にＣＶＤ法で酸化膜を堆積する。次いで、酸化膜及びマスクパターンをＣＭＰにより研磨する。これにより、トレンチ内に酸化膜が埋め込まれ、ＢＯＸ層１２上の素子分離領域には酸化膜からなる素子分離酸化膜１６が形成される。
【００３５】
次いで、単結晶Ｓｉ層１３にＰ―型不純物をイオン注入する。次いで、単結晶Ｓｉ層１３の表面に熱酸化法によりゲート酸化膜（ゲート絶縁膜）１９を形成する。次に、このゲート酸化膜１９を含む全面上にＣＶＤ法によりポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ゲート酸化膜１９上にはストレート形状のゲート電極１５が形成される。次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域を覆うレジストパターンが形成される。次いで、このレジストパターン及びゲート電極１５をマスクとして低濃度のＮ型不純物イオンをイオン注入する。次いで、レジストパターンを剥離する。次に、ゲート電極１５を含む全面上にＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、ゲート電極１５の側壁にはシリコン酸化膜からなるサイドウオール２０が形成される。
【００３６】
次に、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域を覆うレジストパターンが形成される。次いで、このレジストパターン、サイドウオール２０及びゲート電極１５をマスクとしてＮ＋型不純物イオン２７をソース／ドレイン領域にイオン注入する。次いで、レジストパターンを剥離する。
【００３７】
次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域が開口されたレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＰ＋型不純物イオンをボディーコンタクト領域にイオン注入する。次いで、レジストパターンを剥離する。
【００３８】
この後、図３に示すように、ゲート電極を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、ゲート電極１５の一部、ドレイン領域を覆うレジストパターン２８が形成される。次いで、このレジストパターン２８、サイドウオール２０及びゲート電極１５をマスクとしてＰ型不純物イオンとして例えばＧｅイオン２９を濃く注入する。この際、Ｇｅイオンがソース領域側の単結晶Ｓｉ層１３であって単結晶Ｓｉ層１３とＢＯＸ層１２との界面近傍に注入されるようにイオン注入条件を制御する。次いで、レジストパターン２８を剥離する。
【００３９】
なお、本実施の形態では、ソース／ドレイン領域に不純物イオンを注入し、ボディーコンタクト領域に不純物イオンを注入し、Ｇｅイオン２９を注入するという順序としているが、イオン注入の工程の順序はこれに限定されるものではなく、適宜変更することも可能であり、例えば、Ｇｅイオン２９を注入し、ボディーコンタクト領域に不純物を注入し、ソース／ドレイン領域に不純物イオンを注入するという順序とすることも可能である。また、α線対策としてボディー領域に発生したチャージの再結合センターを作製するために、前記Ｇｅイオン２９を注入する際、他のボディー領域（図３に示されていないボディー領域）にもＧｅイオンを注入しても良い。
【００４０】
この後、図４に示すように、ＳＯＩ基板１４にアニールを施す。これにより、単結晶Ｓｉ層１３には低濃度のＮ型不純物拡散層２１、ソース／ドレイン領域のＮ＋型拡散層１７，１８、ボディーコンタクト領域２２のＰ＋型拡散層及びＧｅ領域（不純物領域）２３が形成される。ボディーコンタクト領域２２はソース領域の拡散層１７に隣接して配置され、Ｇｅ領域２３はゲート電極の下方のボディー領域とボディーコンタクト領域２２を繋ぐように配置される。
【００４１】
次いで、ゲート電極１５を含む全面上にスパッタリングによりＴｉ、Ｃｏ、Ｎｉなどの金属膜（図示せず）を堆積する。次いで、ＳＯＩ基板１４に熱処理を施すことにより、ゲート電極１５のポリシリコン及び単結晶Ｓｉ層１３それぞれと金属膜とが反応する。これにより、図１（Ｂ）に示すように、ゲート電極１５、ソース／ドレイン領域の拡散層１７，１８及びボディーコンタクト領域２２それぞれの上に自己整合的に金属シリサイド膜２４が形成される。次に、残存する金属膜を剥離する。
【００４２】
この後、ゲート電極１５を含む全面上にシリコン酸化膜等からなる層間絶縁膜２５をＣＶＤ法により形成する。次いで、この層間絶縁膜２５上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜２５をエッチングすることにより、該層間絶縁膜２５にはコンタクトホール２５ａが形成される。このコンタクトホール２５ａはボディーコンタクト領域２２又はソース領域上に位置する。
【００４３】
次いで、コンタクトホール２５ａ内及び層間絶縁膜２５上に導電層を形成し、この導電層をパターニングすることにより、該層間絶縁膜２５上には配線２６が形成される。配線２６は金属シリサイド２４を介してボディーコンタクト領域２２及びソース領域の拡散層１７に電気的に接続される。なお、配線を構成する導電層は、種々の導電層を用いることができ、単層構造でも積層構造でも良く、例えばＡｌ合金層、Ｗ層、Ｔｉ層、ＴｉＮ層などを用いることも可能である。配線２６からボディーコンタクト領域２２に所定の電圧を印加することにより、ボディー電位を固定して基板浮遊効果を抑制することができる。
【００４４】
尚、本発明は、上記実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【図１】実施の形態による半導体装置を説明する図。
【図２】図１に示す半導体装置を製造する方法を示す断面図。
【図３】図１に示す半導体装置を製造する方法を示す断面図。
【図４】図１に示す半導体装置を製造する方法を示す断面図。
【図５】従来の半導体装置を示す平面図。
【図６】他の従来の半導体装置を示す断面図。
【符号の説明】
１１…支持基板、１２…埋め込み酸化膜（ＢＯＸ層）、１３…単結晶Ｓｉ層、１４…ＳＯＩ基板、１５…ゲート電極、１６…素子分離酸化膜、１７…ソース領域の拡散層、１８…ドレイン領域の拡散層、１９…ゲート酸化膜、２０…サイドウオール、２１…低濃度不純物拡散層、２２…ボディーコンタクト領域、２３…Ｇｅ領域（不純物領域）、２４…金属シリサイド膜、２５…層間絶縁膜、２５ａ…コンタクトホール、２６…配線、２７…Ｎ＋型不純物イオン、２８…レジストパターン、２９…Ｇｅイオン
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、ボディー電位を固定して基板浮遊効果を抑制しつつゲート容量の増大を抑制できる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来からＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板は、半導体素子の動作速度や集積度に優れていることから、ＭＯＳトランジスタその他の半導体素子に適用されている。このような半導体素子のうち、いわゆる部分空乏型のものは、ＳＯＩ基板の半導体層が加工されて島状とされ、周囲と電気的に遮断された素子活性領域に形成されたものであるため、接合リーク、容量が小さい等の種々の利点を有する。しかしながら、その反面、素子活性領域が電気的に浮遊状態となるためにその電位変化が半導体素子の動作に影響を与える。この問題に対処するには、半導体層の素子活性領域の近傍に導電領域（ボディーコンタクト領域）を設け、この領域を通じて電気的に遮断された素子活性領域へ電気的コンタクトをとり、素子動作を安定化させる必要がある。
【０００３】
図５は、従来の半導体装置を示す平面図である（特開平７−３０２９０８号公報参照）。この半導体装置は、ＳＯＩ基板に形成されたボディーコンタクトをもつＭＯＳＦＥＴからなるものである。
図５に示す参照符号Ｓはｎ＋ソース領域、Ｄはｎ＋ドレイン領域、Ｇはｎ＋多結晶シリコンからなるゲート電極、Ｂはｐ＋ボディーコンタクト領域、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。
【０００４】
ゲート電極Ｇを含む全面上には層間絶縁膜（図示せず）が形成されており、この層間絶縁膜には上層配線と接続するための第１〜第３のコンタクトホール１０１〜１０３が形成されている。第１のコンタクトホール１０１はｐ＋ボディーコンタクト領域Ｂ上に位置し、第２のコンタクトホール１０２はｎ＋ドレイン領域Ｄ上に位置し、第３のコンタクトホール１０３はｎ＋ソース領域Ｓ上に位置している。
【０００５】
この半導体装置において、ｐ＋ボディーコンタクト領域Ｂがゲート電極Ｇの下方にあるｐ型チャネル領域（図示せず）と結ばれているので、ｎ＋ドレイン領域Ｄのチャネル側ｐｎ接合近傍で発生した正孔はｐ＋ボディーコンタクト領域Ｂに吸い出される。
【０００６】
図６は、他の従来の半導体装置を示す断面図である。
この半導体装置はＳＯＩ基板１０７を有しており、このＳＯＩ基板１０７は単結晶シリコンからなる支持基板１０４と、この支持基板１０４上に形成された埋め込み酸化膜（ＢＯＸ層）１０５と、この埋め込み酸化膜１０５上に形成された単結晶Ｓｉ層１０６と、から構成されている。
【０００７】
単結晶Ｓｉ層１０６にはパーシャルトレンチが形成されており、このパーシャルトレンチの底部は単結晶Ｓｉ層の底部より上に位置している。このパーシャルトレンチ内にはシリコン酸化膜が埋め込まれており、ＢＯＸ層１０５上の素子分離領域にはシリコン酸化膜からなる素子分離酸化膜１０８が形成されている。単結晶Ｓｉ層１０６にはＰ―型不純物拡散層（Ｐウエル）１０９及びが形成されている。
【０００８】
単結晶Ｓｉ層１０６の表面にはゲート酸化膜１１０が形成されており、このゲート酸化膜１１０上にはゲート電極１１１が形成されている。単結晶Ｓｉ層１０６にはソース／ドレイン領域のＮ型拡散層（図示せず）及び低濃度のＮ型不純物拡散層（図示せず）が形成されている。また、ゲート電極１１１の側壁にはサイドウオール１１２が形成されている。
【０００９】
また、単結晶Ｓｉ層１０６にはＰ―型不純物拡散層からなるボディーコンタクト領域１１３が形成されており、このボディーコンタクト領域１１３はゲート電極下のチャネル領域に素子分離酸化膜１０８の下のＰウエル１０９によって接続されている。
【００１０】
【特許文献１】
特開平７−３０２９０８号公報（２頁、図７）
【００１１】
【発明が解決しようとする課題】
上述したように、ボディー電位を固定する方法としては、図５に示すＴ−ｇａｔｅやＳｏｕｒｃｅ−Ｔｉｅ構造によってボディーを引き出すか、トレンチ分離を意図的に不完全とし、隙間からボディー電位を取るのが一般的である。
つまり、上記従来及び他の従来の半導体装置では、ボディー電位を固定するためのボディーコンタクト領域を形成し、ボディーコンタクト領域に所定の電圧を印加することにより、ボディー電位を固定して基板浮遊効果を抑制することができる。
【００１２】
しかしながら、上記従来の半導体装置では、Ｔ−ｇａｔｅを使用するためにゲート容量とトランジスタの面積が激増する。ゲート容量が増加すると、トランジスタの動作速度が低下し、消費電力が増加することになる。
また、上記他の従来の半導体装置では、パーシャルトレンチを用いた素子分離構造としているため、ラッチアップが生じるおそれがある。ラッチアップを防ぐ構造とするには、ハイブリッドパーシャルトレンチを用いた非常に複雑な素子分離構造とすることも考えられるが、これをＳＯＩ基板に作り込むのは容易ではない。
【００１３】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ボディー電位を固定して基板浮遊効果を抑制しつつゲート容量の増大を抑制できる半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板と、
前記単結晶Ｓｉ層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の一方側面下の単結晶Ｓｉ層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側面下の単結晶Ｓｉ層に形成されたドレイン領域の拡散層と、
前記ゲート電極下の単結晶Ｓｉ層に形成されたボディー領域と、
前記単結晶Ｓｉ層に形成されたボディーコンタクト領域と、
前記単結晶Ｓｉ層に形成され、前記ボディー領域と前記ボディーコンタクト領域を繋ぐように形成された不純物領域と、
を具備する。
【００１５】
上記半導体装置によれば、単結晶Ｓｉ層にボディー電位を固定するためのボディーコンタクト領域を形成し、このボディーコンタクト領域を不純物領域によりボディー領域に電気的に接続している。このため、ボディー電位を固定して基板浮遊効果を抑制することができる。その上、ゲート電極をストレート形状とすることができるので、ゲート容量の増加を抑制することができる。
【００１６】
また、本発明に係る半導体装置においては、前記ボディーコンタクト領域が前記ソース領域の拡散層に隣接して形成されていることが好ましい。
また、本発明に係る半導体装置においては、前記不純物領域が前記絶縁膜と前記単結晶Ｓｉ層との界面近傍に形成されていることが好ましい。
【００１７】
また、本発明に係る半導体装置においては、前記不純物領域の不純物としてＧｅを用いることも可能である。
また、本発明に係る半導体装置においては、前記ゲート電極、ソース領域の拡散層、ドレイン領域の拡散層及びボディーコンタクト領域それぞれの上に形成された金属シリサイド膜をさらに具備することも可能である。
【００１８】
本発明に係る半導体装置の製造方法は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
第１導電型不純物を単結晶Ｓｉ層に導入することにより、該単結晶Ｓｉ層にソース領域及びドレイン領域を形成する工程と、
第２導電型不純物を単結晶Ｓｉ層に導入することにより、該単結晶Ｓｉ層にボディーコンタクト領域を形成する工程と、
不純物を単結晶Ｓｉ層に導入することにより、前記ゲート電極下のボディー領域と前記ボディーコンタクト領域を繋ぐように前記単結晶Ｓｉ層に不純物領域を形成する工程と、
を具備することを特徴とする。
【００１９】
本発明に係る半導体装置の製造方法は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層に不純物を導入することにより、該単結晶Ｓｉ層に不純物領域を形成する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入することにより、該単結晶Ｓｉ層にボディーコンタクト領域を形成する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記単結晶Ｓｉ層に第２導電型不純物を導入することにより、該単結晶Ｓｉ層にソース領域及びドレイン領域を形成する工程と、
を具備し、
前記不純物領域は、前記ゲート電極下のボディー領域と前記ボディーコンタクト領域を繋ぎ電気的に接続するように形成される。
【００２０】
上記半導体装置の製造方法においては、工程の順序を次のように変更することも可能である。
本発明に係る半導体装置の製造方法は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層に不純物を導入することにより、該単結晶Ｓｉ層に不純物領域を形成する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記単結晶Ｓｉ層に第２導電型不純物を導入することにより、該単結晶Ｓｉ層にソース領域及びドレイン領域を形成する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入することにより、該単結晶Ｓｉ層にボディーコンタクト領域を形成する工程と、
を具備し、
前記不純物領域は、前記ゲート電極下のボディー領域と前記ボディーコンタクト領域を繋ぎ電気的に接続するように形成される。
【００２１】
本発明に係る半導体装置の製造方法は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入することにより、該単結晶Ｓｉ層にボディーコンタクト領域を形成する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記単結晶Ｓｉ層に第２導電型不純物を導入することにより、該単結晶Ｓｉ層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、
前記単結晶Ｓｉ層に不純物を導入することにより、前記ゲート電極下のボディー領域と前記ボディーコンタクト領域を繋ぐように前記単結晶Ｓｉ層に不純物領域を形成する工程と、
を具備する。
【００２２】
本発明に係る半導体装置の製造方法は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入することにより、該単結晶Ｓｉ層にボディーコンタクト領域を形成する工程と、
前記単結晶Ｓｉ層に不純物を導入することにより、該単結晶Ｓｉ層に不純物領域を形成する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記単結晶Ｓｉ層に第２導電型不純物を導入することにより、該単結晶Ｓｉ層にソース領域及びドレイン領域を形成する工程と、
を具備し、
前記不純物領域は、前記ゲート電極下のボディー領域と前記ボディーコンタクト領域を繋ぎ電気的に接続するように形成される。
【００２３】
本発明に係る半導体装置の製造方法は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記単結晶Ｓｉ層に第２導電型不純物を導入することにより、該単結晶Ｓｉ層にソース領域及びドレイン領域を形成する工程と、
前記単結晶Ｓｉ層に不純物を導入することにより、該単結晶Ｓｉ層に不純物領域を形成する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入することにより、該単結晶Ｓｉ層にボディーコンタクト領域を形成する工程と、
を具備し、
前記不純物領域は、前記ゲート電極下のボディー領域と前記ボディーコンタクト領域を繋ぎ電気的に接続するように形成される。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１（Ａ）は、本発明の実施の形態による半導体装置を示す平面図であり、図１（Ｂ）は、図１（Ａ）に示す１Ｂ−１Ｂ線に沿った断面図である。この半導体装置は、ｎチャネルＭＯＳＦＥＴを例に挙げて説明することとする。
この半導体装置はＳＯＩ基板を有している。このＳＯＩ基板１４は、単結晶シリコンからなる支持基板１１と、この支持基板１１上に形成された埋め込み酸化膜（ＢＯＸ層）１２と、この埋め込み酸化膜１２上に形成された単結晶Ｓｉ層１３と、から構成されている。
【００２５】
単結晶Ｓｉ層１３には素子分離酸化膜１６が形成されている。また、単結晶Ｓｉ層１３の表面にはゲート酸化膜１９が形成されており、このゲート酸化膜１９上にはゲート電極１５が形成されている。このゲート電極１５の側壁にはサイドウオール２０が形成されており、このサイドウオール下の単結晶Ｓｉ層１３には図１（Ｂ）に示すように低濃度のＮ型不純物拡散層２１が形成されている。単結晶Ｓｉ層１３にはＮ型低濃度拡散層２１に隣接してソース領域のＮ＋型拡散層１７及びドレイン領域のＮ＋型拡散層１８が形成されている。
【００２６】
単結晶Ｓｉ層１３には、ソース領域の拡散層１７に隣接するようにＰ＋型不純物拡散層からなるボディーコンタクト領域２２が形成されている。また、ゲート電極１５の下方の単結晶Ｓｉ層１３がＰ―型のボディー領域であり、単結晶Ｓｉ層１３には、ＢＯＸ層１２との界面近傍であってボディー領域からソース領域の拡散層１７を通ってボディーコンタクト領域２２に繋がるＧｅ領域（不純物領域）２３が形成されている。つまり、ボディー領域はＧｅ領域２３によりボディーコンタクト領域２２と繋げられ電気的に接続されている。
【００２７】
また、ゲート電極１５、ソース／ドレイン領域の拡散層１７，１８及びボディーコンタクト領域２２それぞれの上には金属シリサイド膜２４が形成されている。なお、本実施の形態では、Ｇｅ領域２３を用いているが、これに限定されるものではなく、Ｐ型不純物拡散層を用いることも可能である。
【００２８】
ゲート電極を含む全面上には層間絶縁膜２５が形成されている。この層間絶縁膜２５には、ボディーコンタクト領域２２上に位置するコンタクトホール２５ａが形成されている。このコンタクトホール内及び層間絶縁膜２５上にはＡｌ合金層などの導電層からなる配線２６が形成されている。この配線２６は金属シリサイド膜２４を介してソース領域の拡散層１７及びボディーコンタクト領域２２に電気的に接続されている。配線２６からボディーコンタクト領域２２に所定の電圧を印加することにより、ボディー電位を固定して基板浮遊効果を抑制している。これにより、トランジスタの動作を安定化することができる。
【００２９】
上記実施の形態による半導体装置によれば、単結晶Ｓｉ層１３にボディー電位を固定するためのボディーコンタクト領域２２を形成し、このボディーコンタクト領域２２をＧｅ領域２３によりボディー領域に電気的に接続している。このため、ＳＯＩ基板に形成したトランジスタのボディー電位を制御された抵抗値で固定できる。その上、従来技術のようにゲート電極の一端にハンマーヘッドと呼ばれる面積の広い部分を形成する必要がなく、ストレート形状のゲート電極とすることができる。したがって、従来技術に比べてハンマーヘッドの面積分だけゲート容量を小さくすることができ、換言すれば、ゲート容量の増加を抑制できる。よって、半導体装置の面積を増加させることなく、従来技術に比べてトランジスタの動作速度を速くすることができ、消費電力の増加を抑制できる。
【００３０】
また、本実施の形態では、上述したようにボディー領域とボディーコンタクト領域２２を接続するためにＧｅ領域２３を形成している。このＧｅ領域２３はα線対策に効果があるので、α線耐量を高めることができる。つまり、Ｇｅ領域２３はα線チャージ再結合センターとしても作用するので、ソフトエラーに対して強いデバイスを作製することが可能となる。
【００３１】
また、本実施の形態では、他の従来の半導体装置のようなパーシャルトレンチを用いないので素子の完全分離を行うことができる。このため、ラッチアップフリーのデザインルールを適用でき、チップ面積の縮小も期待できる。
【００３２】
図２乃至図４は、図１に示す半導体装置を製造する方法であって製造工程を順に示す断面図である。
まず、図２に示すように、ＳＯＩ基板１４を準備する。このＳＯＩ基板１４は、単結晶シリコンからなる支持基板１１と、この支持基板１１上に形成された埋め込み酸化膜（ＢＯＸ層）１２と、埋め込み酸化膜１２上に形成された単結晶Ｓｉ層１３と、から構成されている。なお、ＳＯＩ基板１４は、種々の製造方法により製造することが可能であり、例えば、張り合わせ法、ＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ ｏｘｙｇｅｎ）などにより製造することも可能である。
【００３３】
次いで、単結晶Ｓｉ層１３の上に図示せぬシリコン窒化膜をＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により形成する。次いで、このシリコン窒化膜をパターニングすることにより、単結晶Ｓｉ層１３上にはシリコン窒化膜からなるマスクパターンが形成される。次いで、このマスクパターンをマスクとして単結晶Ｓｉ層１３を選択的にエッチングすることにより、単結晶Ｓｉ層１３にはトレンチ１３ａ，１３ｂが形成される。
【００３４】
次に、トレンチ内及びマスクパターン上にＣＶＤ法で酸化膜を堆積する。次いで、酸化膜及びマスクパターンをＣＭＰにより研磨する。これにより、トレンチ内に酸化膜が埋め込まれ、ＢＯＸ層１２上の素子分離領域には酸化膜からなる素子分離酸化膜１６が形成される。
【００３５】
次いで、単結晶Ｓｉ層１３にＰ―型不純物をイオン注入する。次いで、単結晶Ｓｉ層１３の表面に熱酸化法によりゲート酸化膜（ゲート絶縁膜）１９を形成する。次に、このゲート酸化膜１９を含む全面上にＣＶＤ法によりポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ゲート酸化膜１９上にはストレート形状のゲート電極１５が形成される。次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域を覆うレジストパターンが形成される。次いで、このレジストパターン及びゲート電極１５をマスクとして低濃度のＮ型不純物イオンをイオン注入する。次いで、レジストパターンを剥離する。次に、ゲート電極１５を含む全面上にＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、ゲート電極１５の側壁にはシリコン酸化膜からなるサイドウオール２０が形成される。
【００３６】
次に、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域を覆うレジストパターンが形成される。次いで、このレジストパターン、サイドウオール２０及びゲート電極１５をマスクとしてＮ＋型不純物イオン２７をソース／ドレイン領域にイオン注入する。次いで、レジストパターンを剥離する。
【００３７】
次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域が開口されたレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＰ＋型不純物イオンをボディーコンタクト領域にイオン注入する。次いで、レジストパターンを剥離する。
【００３８】
この後、図３に示すように、ゲート電極を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、ゲート電極１５の一部、ドレイン領域を覆うレジストパターン２８が形成される。次いで、このレジストパターン２８、サイドウオール２０及びゲート電極１５をマスクとしてＰ型不純物イオンとして例えばＧｅイオン２９を濃く注入する。この際、Ｇｅイオンがソース領域側の単結晶Ｓｉ層１３であって単結晶Ｓｉ層１３とＢＯＸ層１２との界面近傍に注入されるようにイオン注入条件を制御する。次いで、レジストパターン２８を剥離する。
【００３９】
なお、本実施の形態では、ソース／ドレイン領域に不純物イオンを注入し、ボディーコンタクト領域に不純物イオンを注入し、Ｇｅイオン２９を注入するという順序としているが、イオン注入の工程の順序はこれに限定されるものではなく、適宜変更することも可能であり、例えば、Ｇｅイオン２９を注入し、ボディーコンタクト領域に不純物を注入し、ソース／ドレイン領域に不純物イオンを注入するという順序とすることも可能である。また、α線対策としてボディー領域に発生したチャージの再結合センターを作製するために、前記Ｇｅイオン２９を注入する際、他のボディー領域（図３に示されていないボディー領域）にもＧｅイオンを注入しても良い。
【００４０】
この後、図４に示すように、ＳＯＩ基板１４にアニールを施す。これにより、単結晶Ｓｉ層１３には低濃度のＮ型不純物拡散層２１、ソース／ドレイン領域のＮ＋型拡散層１７，１８、ボディーコンタクト領域２２のＰ＋型拡散層及びＧｅ領域（不純物領域）２３が形成される。ボディーコンタクト領域２２はソース領域の拡散層１７に隣接して配置され、Ｇｅ領域２３はゲート電極の下方のボディー領域とボディーコンタクト領域２２を繋ぐように配置される。
【００４１】
次いで、ゲート電極１５を含む全面上にスパッタリングによりＴｉ、Ｃｏ、Ｎｉなどの金属膜（図示せず）を堆積する。次いで、ＳＯＩ基板１４に熱処理を施すことにより、ゲート電極１５のポリシリコン及び単結晶Ｓｉ層１３それぞれと金属膜とが反応する。これにより、図１（Ｂ）に示すように、ゲート電極１５、ソース／ドレイン領域の拡散層１７，１８及びボディーコンタクト領域２２それぞれの上に自己整合的に金属シリサイド膜２４が形成される。次に、残存する金属膜を剥離する。
【００４２】
この後、ゲート電極１５を含む全面上にシリコン酸化膜等からなる層間絶縁膜２５をＣＶＤ法により形成する。次いで、この層間絶縁膜２５上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜２５をエッチングすることにより、該層間絶縁膜２５にはコンタクトホール２５ａが形成される。このコンタクトホール２５ａはボディーコンタクト領域２２又はソース領域上に位置する。
【００４３】
次いで、コンタクトホール２５ａ内及び層間絶縁膜２５上に導電層を形成し、この導電層をパターニングすることにより、該層間絶縁膜２５上には配線２６が形成される。配線２６は金属シリサイド２４を介してボディーコンタクト領域２２及びソース領域の拡散層１７に電気的に接続される。なお、配線を構成する導電層は、種々の導電層を用いることができ、単層構造でも積層構造でも良く、例えばＡｌ合金層、Ｗ層、Ｔｉ層、ＴｉＮ層などを用いることも可能である。配線２６からボディーコンタクト領域２２に所定の電圧を印加することにより、ボディー電位を固定して基板浮遊効果を抑制することができる。
【００４４】
尚、本発明は、上記実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【図１】実施の形態による半導体装置を説明する図。
【図２】図１に示す半導体装置を製造する方法を示す断面図。
【図３】図１に示す半導体装置を製造する方法を示す断面図。
【図４】図１に示す半導体装置を製造する方法を示す断面図。
【図５】従来の半導体装置を示す平面図。
【図６】他の従来の半導体装置を示す断面図。
【符号の説明】
１１…支持基板、１２…埋め込み酸化膜（ＢＯＸ層）、１３…単結晶Ｓｉ層、１４…ＳＯＩ基板、１５…ゲート電極、１６…素子分離酸化膜、１７…ソース領域の拡散層、１８…ドレイン領域の拡散層、１９…ゲート酸化膜、２０…サイドウオール、２１…低濃度不純物拡散層、２２…ボディーコンタクト領域、２３…Ｇｅ領域（不純物領域）、２４…金属シリサイド膜、２５…層間絶縁膜、２５ａ…コンタクトホール、２６…配線、２７…Ｎ＋型不純物イオン、２８…レジストパターン、２９…Ｇｅイオン
Claims (7)
- 支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板と、
前記単結晶Ｓｉ層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の一方側面下の単結晶Ｓｉ層に形成されたソース領域の拡散層と、
前記ゲート電極の他方側面下の単結晶Ｓｉ層に形成されたドレイン領域の拡散層と、
前記ゲート電極下の単結晶Ｓｉ層に形成されたボディー領域と、
前記単結晶Ｓｉ層に形成されたボディーコンタクト領域と、
前記単結晶Ｓｉ層に形成され、前記ボディー領域と前記ボディーコンタクト領域を繋ぐように形成された不純物領域と、
を具備する半導体装置。 - 前記ボディーコンタクト領域が前記ソース領域の拡散層に隣接して形成されている請求項１に記載の半導体装置。
- 前記不純物領域が前記絶縁膜と前記単結晶Ｓｉ層との界面近傍に形成されている請求項１又は２に記載の半導体装置。
- 前記不純物領域の不純物としてＧｅを用いる請求項１乃至請求項３のうちのいずれか一項に記載の半導体装置。
- 前記ゲート電極、ソース領域の拡散層、ドレイン領域の拡散層及びボディーコンタクト領域それぞれの上に形成された金属シリサイド膜をさらに具備する請求項１乃至請求項４のうちのいずれか一項に記載の半導体装置。
- 支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
第１導電型不純物を単結晶Ｓｉ層に導入することにより、該単結晶Ｓｉ層にソース領域及びドレイン領域を形成する工程と、
第２導電型不純物を単結晶Ｓｉ層に導入することにより、該単結晶Ｓｉ層にボディーコンタクト領域を形成する工程と、
不純物を単結晶Ｓｉ層に導入することにより、前記ゲート電極下のボディー領域と前記ボディーコンタクト領域を繋ぐように前記単結晶Ｓｉ層に不純物領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層に不純物を導入することにより、該単結晶Ｓｉ層に不純物領域を形成する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入することにより、該単結晶Ｓｉ層にボディーコンタクト領域を形成する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記単結晶Ｓｉ層に第２導電型不純物を導入することにより、該単結晶Ｓｉ層にソース領域及びドレイン領域を形成する工程と、
を具備し、
前記不純物領域は、前記ゲート電極下のボディー領域と前記ボディーコンタクト領域を繋ぎ電気的に接続するように形成される半導体装置の製造方法。
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| JP2003059451A JP2004273589A (ja) | 2003-03-06 | 2003-03-06 | 半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012182478A (ja) * | 2004-10-18 | 2012-09-20 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
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