JP2004272944A - 半導体記憶装置 - Google Patents

Abstract

【課題】高速なビット線のプリチャージを実現できる半導体記憶装置を提供すること。
【解決手段】ＤＲＡＭが備えるセンスアンプにはセンスアンプ活性化信号線３５を介してＬ側用電源電位ＶＳＮが、センスアンプ活性化信号線３６を介してＨ側用電源電位ＶＳＰが入力されている。センスアンプ活性化信号線３５は、ＮチャネルＭＯＳトランジスタ４１，４２及びＰチャネルＭＯＳトランジスタ４３と接続されている。センスアンプ活性化信号線３５は、トランジスタ４１，４３を介してグランド電圧ＶＳＳ（＝０Ｖ）に接続されている。また、センスアンプ活性化信号線３５は、トランジスタ４２を介して内部電源電圧ＶＣＣに接続されている。
【選択図】 図５

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、詳しくは半導体記憶装置のビット線プリチャージの高速化に関するものである。
【０００２】
【従来の技術】
図１６は従来のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ）のビット線プリチャージ方式を示す回路図である。
【０００３】
ＤＲＡＭは、マトリックス状のメモリセルアレイ９１を中心に構成されている。メモリセルアレイ９１は、行方向と列方向に配列されたメモリセル９２を備えており、該メモリセル９２には記憶の最小単位である１ビット（「Ｈ」又は「Ｌ」）のデータが記憶されている。メモリセル９２は内部にキャパシタを備えており、該キャパシタに電荷が蓄えられているか否かでデータを記憶している。
【０００４】
メモリセル９２が「Ｈ」のデータを記憶している時、メモリセル９２の電位はＶＣＣを示し、メモリセル９２が「Ｌ」のデータを記憶している時、メモリセル９２の電位はＶＳＳ（＝０Ｖ）を示す。
【０００５】
メモリセル９２はワード線ＷＬ及びビット線が接続されている。１本のビット線ＢＬ１にはそれに対応する１本のビット線ＢＬ２が設けられ、ビット線ＢＬ１とビット線ＢＬ２とで、１組のビット線対ＢＬが構成されている。メモリセル９２の電位（データ）は、該メモリセル９２の電位と、ビット線対に予め与えられたプリチャージ電位とを比較することによって判断されている。プリチャージ電位は、該プリチャージ電位とメモリセル９２のデータとの差が「Ｈ」の時と「Ｌ」の時とで略等しくするためにＶＣＣ／２に設定されている。
【０００６】
ワード線ＷＬは行デコーダ９３に接続されており、該行デコーダ９３に選択されることによって活性化される。ワード線ＷＬが活性化すると、該ワード線ＷＬに接続されたメモリセル９２のデータがビット線ＢＬ１に出力される。
【０００７】
ビット線対ＢＬは、センスアンプ９４に接続されている。ビット線対ＢＬにおいて、ビット線ＢＬ１とビット線ＢＬ２との信号レベルはセンスアンプ９４の活性化時に相補的に変化しており、該センスアンプ９４によって信号が差動増幅されている。
【０００８】
センスアンプ９４は、センスアンプへの電源供給を制御する電源供給制御回路９５、イコライズ素子９６及びプリチャージ素子９７に接続されている。プリチャージ素子９７にはプリチャージ電位発生回路９８の出力が接続されている。
【０００９】
電源供給制御回路９５は、ワード線ＷＬが活性化されると、ビット線ＢＬ１，ＢＬ２に電位が出力されるタイミングに合わせてセンスアンプ９４を活性化する。センスアンプ９４はＩ／Ｏトランスファゲート（Ｉ／ＯＴＧ）９９を介してデータ線１００に接続されている。Ｉ／ＯＴＧ９９は必要に応じてデータ線１００にデータを読み出したり、データ線１００のデータでセンスアンプ９４のデータを書き換えたりする。
【００１０】
メモリセル９２のデータの読み出し動作が完了すると、行デコーダ９３はワード線ＷＬを非活性化する。この時、ビット線対ＢＬは片側がＶＣＣに、もう片側がＶＳＳ（＝０Ｖ）となっており、メモリセルはこれらの電位に基づいてリストアが行われる。その後、次のメモリセル９２の読み出し動作に備えてプリチャージイコライズ信号ＰＥＱを活性化し、イコライズ素子９６とプリチャージ素子９７により、ビット線ＢＬ１，ＢＬ２をプリチャージ電位にプリチャージする。この際ビット線ＢＬ１とビット線ＢＬ２との寄生容量はほぼ同一であるので、イコライズ素子９６の活性化を行うと、両者の電位はほぼＶＣＣ／２となる。
【００１１】
その後、ビット線対ＢＬの電位を確実にプリチャージ電位にするためにプリチャージ素子９７によりビット線対ＢＬの電位を調整する。この際、イコライズ素子９６によりビット線対ＢＬの電位はほぼＶＣＣ／２となっているため、プリチャージ電位発生回路９８の駆動能力は通常小さいものを使用する。
【００１２】
ところが、メモリセル９２にリストアを行う際に、Ｈ側の書き込み電位をＶＣＣ、Ｌ側の書き込み電位をＶＳＳ（＝０Ｖ）とするには、メモリセル９２が備えるトランジスタの特性によって、ワード線ＷＬの活性化時の電位を調整する必要があることが知られている。具体的には、例えばメモリセル９２がＮチャネルＭＯＳトランジスタとキャパシタとで構成されている場合には、ワード線ＷＬの活性化時の電位から｜Ｖｔｎ｜（｜Ｖｔｎ｜はＮチャネルＭＯＳトランジスタのしきい値の絶対値）だけ低下した電位しかメモリセル９２に書き込むことができないことが知られている。即ち、メモリセル９２にＶＣＣの電位を書き込むためには、ワード線ＷＬの活性化時の電位をＶＣＣ＋｜Ｖｔｎ｜となるよう行デコーダを構成する必要がある。
【００１３】
また、例えばメモリセル９２がＰチャネルＭＯＳトランジスタとキャパシタとで構成されている場合には、ワード線ＷＬの活性化時の電位から｜Ｖｔｐ｜（｜Ｖｔｐ｜はＰチャネルＭＯＳトランジスタのしきい値の絶対値）だけ増加した電位がメモリセル９２に書き込まれることが知られている。即ち、メモリセル９２にＶＳＳの電位を書き込むためには、ワード線ＷＬの活性化時の電位をＶＳＳ−｜Ｖｔｐ｜となるよう行デコーダを構成する必要がある。
【００１４】
しかしながら、近年トランジスタの微細化に伴って薄く形成されているゲート酸化膜では、ワード線ＷＬの活性化時の電位をＶＣＣ＋｜Ｖｔｎ｜としたり、ＶＳＳ−｜Ｖｔｐ｜としたりするとゲート・ソース又はゲート・ドレイン間の耐圧が不足し、ＤＲＡＭの信頼性を損なう場合があった。そのためＤＲＡＭの信頼性を確保するためにワード線ＷＬの活性時の電位は、メモリセルにＮチャネルＭＯＳトランジスタが用いられている場合にはＶＣＣ、メモリセルにＰチャネルＭＯＳトランジスタが用いられている場合にはＶＳＳに設定されている。
【００１５】
ところが、メモリセルにＮチャネルＭＯＳトランジスタを用いた時にワード線ＷＬの活性化時の電位をＶＣＣとすると、リストアデータは「Ｌ」側はＶＳＳとなるが、「Ｈ」側はＶＣＣ−｜Ｖｔｎ｜程度の電位しか書き込まれない。また同様に、メモリセルにＰチャネルＭＯＳトランジスタを用いた時にワード線ＷＬの活性化時の電位をＶＳＳとすると、リストアデータは「Ｈ」側はＶＣＣとなるが、「Ｌ」側はＶＳＳ＋｜Ｖｔｐ｜程度となる。
【００１６】
従って、プリチャージ電位とメモリセル９２のデータとの差が「Ｈ」の時と「Ｌ」の時とで略等しくなるためには、メモリセル９２にＮチャネルＭＯＳトランジスタを用いた場合、プリチャージ電位を（ＶＣＣ−｜Ｖｔｎ｜）／２に設定する必要がある。また、メモリセル９２にＰチャネルＭＯＳトランジスタを用いた場合、プリチャージ電位を（ＶＣＣ＋｜Ｖｔｐ｜）／２に設定する必要がある。
【００１７】
ここで、メモリセル９２にＮチャネルＭＯＳトランジスタを用いた場合について述べると、プリチャージ電位を（ＶＣＣ−｜Ｖｔｎ｜）／２とするためには、ビット線対の「Ｈ」側のリストアデータをＶＣＣ−｜Ｖｔｎ｜としてやればよい。そして、そのためにはセンスアンプの「Ｈ」側電源電位をＶＣＣ−｜Ｖｔｎ｜に降圧する技術が知られている。（例えば、特許文献１参照）
【００１８】
【特許文献１】
特開平６−２３８８５５号公報（第３頁−第４頁）
【００１９】
【発明が解決しようとする課題】
ところが、特許文献１ではセンスアンプの振幅が小さくなるために、今後電源電圧が低電圧化されるに伴い、センスアンプの増幅時間が長くなったり、Ｉ／ＯＴＧを介したデータ線への読み出し時にセンスアンプのデータが破壊されたりするおそれがあるという問題があった。
【００２０】
そこで、ビット線対ＢＬの振幅をＶＣＣとＶＳＳ（＝０Ｖ）としたままで、ビット線のイコライズ後の電位ＶＣＣ／２をプリチャージ電位（＝（ＶＣＣ−｜Ｖｔｎ｜）／２）に調整するという方法が考えられる。しかし、イコライズ後の電位ＶＣＣ／２をプリチャージ電位（＝（ＶＣＣ−｜Ｖｔｎ｜）／２）に調整するためにはプリチャージ電位発生回路９８の駆動力を大きくする必要があり、そのために非常に大きいチップ面積が必要となるという問題が発生する。また、それに伴いプリチャージ電位発生回路９８のスタンバイ電流が増大するなどの問題も発生する。
【００２１】
本発明は、上記問題点を解決するためになされたものであって、その目的は、高速なビット線のプリチャージを実現できる半導体記憶装置を提供することにある。また、本発明の別の目的は、小型の半導体記憶装置を提供することにある。
【００２２】
【課題を解決するための手段】
請求項１に記載の発明は、半導体記憶装置において、複数のワード線と複数の相補構成のビット線対とを有するメモリセルアレイと、前記ビット線対間の差動増幅を行うセンスアンプと、前記センスアンプへの電源供給を制御する電源供給制御回路と、前記ビット線のプリチャージ及びイコライズを行う素子と、前記プリチャージ及びイコライズを行う素子の制御を行う制御手段と、前記電源供給制御回路が供給する電源電位をデータの読み出し動作の終了後にメモリセルの書き込み電位に一致するように切り替えるセンスアンプ電源電位切り替え手段と、を備えた。
【００２３】
請求項２に記載の発明は、請求項１に記載の発明において、前記ビット線対は前記メモリセルアレイと前記センスアンプとの間で分割され、前記メモリセルアレイと前記センスアンプとを常時ゲート電圧がオン状態であるＭＯＳトランジスタで接続した。
【００２４】
請求項３に記載の発明は、請求項１又は２に記載の発明において、前記センスアンプ電源電位切り替え手段は、センスアンプ「Ｌ」側電源電位を、センスアンプ「Ｌ」側電源電位にメモリセルを構成するトランジスタのしきい値の絶対値を加算した電位とした。
【００２５】
請求項４に記載の発明は、請求項１又は２に記載の発明において、前記センスアンプ電源電位切り替え手段は、センスアンプ「Ｈ」側電源電位を、センスアンプ「Ｈ」側電源電位から、メモリセルを構成するトランジスタのしきい値の絶対値を減算した電位とした。
【００２６】
請求項５に記載の発明は、半導体記憶装置において、複数のワード線と複数の相補構成のビット線対とを有するメモリセルアレイと、前記ビット線対間の作動増幅を行うセンスアンプと、前記センスアンプへの電源供給を制御する電源供給制御回路と、前記ビット線のプリチャージ及びイコライズを行う素子と、前記プリチャージ及びイコライズを行う素子の制御を行う制御手段と、を備え、前記ビット線対は前記メモリセルアレイと前記センスアンプとの間で分割され、前記メモリセルアレイと前記センスアンプとを常時ゲート電圧がオン状態であるＭＯＳトランジスタで接続した。
【００２７】
（作用）
請求項１に記載の発明によれば、電源供給制御回路が供給する電源電位は、データの読み出し動作の終了後にメモリセルの書き込み電位に一致するように切り替えられる。従って、ビット線対のイコライズを行うことでビット線対の電位はプリチャージ電圧に近い値となり、イコライズ後のプリチャージ電圧の調整に時間を要さない。
【００２８】
請求項２に記載の発明によれば、電源供給制御回路が供給する電源電位は、データの読み出し動作の終了後にメモリセルの書き込み電位に一致するように切り替えられる。また、メモリセルアレイとセンスアンプとの間をＭＯＳトランジスタで接続することにより、該ＭＯＳトランジスタの両側でＭＯＳトランジスタのしきい値分の電位差を作り出すことができ、メモリセル側のビット線対の電圧をＭＯＳトランジスタのしきい値により適宜制御することができる。そのため、ＭＯＳトランジスタの両側でそれぞれビット線対の電圧がそれぞれ制御される。このようにＭＯＳトランジスタの両側で互いに制御されたビット線対はイコライズを行うことでビット線対の電位はプリチャージ電圧に近い値となり、イコライズ後のプリチャージ電圧の調整に時間を要さない。
【００２９】
請求項３に記載の発明によれば、メモリセルを構成するトランジスタにＰチャネルＭＯＳトランジスタを用いた際にイコライズ後の電位をほぼプリチャージ電圧とすることができビット線のプリチャージが高速に行われる。
【００３０】
請求項４に記載の発明によれば、メモリセルを構成するトランジスタにＮチャネルＭＯＳトランジスタを用いた際にイコライズ後の電位をほぼプリチャージ電圧とすることができビット線対のプリチャージが高速に行われる。
【００３１】
請求項５に記載の発明によれば、メモリセルアレイとセンスアンプとの間をＭＯＳトランジスタで接続することにより、該ＭＯＳトランジスタの両側でＭＯＳトランジスタのしきい値分の電位差を作り出すことができる。そのため、メモリセルアレイ側のビット線対の電圧をＭＯＳトランジスタのしきい値により適宜制御することでイコライズ後のビット線対の電位をほぼプリチャージ電位に近付けることができ、ビット線のプリチャージが高速に行われる。
【００３２】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明にかかる半導体記憶装置として、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の第１の実施の形態を図１〜図６に従って説明する。
【００３３】
図１は、ＤＲＡＭの基本構成を示す概略図である。ＤＲＡＭ１は、メモリセル２がマトリックス状に形成されたメモリセルアレイ３、各メモリセル２にアクセスするために行及び列アドレスを指定するためのアドレス指定部４、メモリデータの入出力部５を備えている。また、ＤＲＡＭ１は、各メモリセル２との間でデータの書き込み及び読み出しを行う際にそのデータの増幅及び保持等を行うセンスアンプ部８、当該記憶装置の外部から入力される各種制御信号から内部制御信号を生成する信号発生回路９等を備えて構成される。
【００３４】
メモリセルアレイ３は、複数のビット線対ＢＬ、該ビット線対ＢＬに交差する複数のワード線ＷＬ、及び各ビット線とワード線ＷＬとの交差部に設けられた複数のメモリセル２等を備えて構成されている。
【００３５】
アドレス指定部４は行アドレスバッファ１０、行デコーダ１１、列アドレスバッファ１２、列デコーダ１３等を備えて構成されている。
このうち、行アドレスバッファ１０は、外部から与えられるアドレス信号Ａ０〜Ａｎを受け、行アドレス信号ＸＡを出力する。そして、行デコーダ１１は、この行アドレス信号ＸＡに応答して、上記複数のワード線ＷＬのいずれかを選択する。
【００３６】
また、列アドレスバッファ１２は、外部から与えられるアドレス信号Ａ０〜Ａｎを受け、列アドレス信号ＹＡを出力する。そして、列デコーダ１３は、この列アドレス信号ＹＡに応答して、上記複数のビット線対ＢＬのいずれかを選択する。
【００３７】
センスアンプ部８は、センスアンプへの電源供給を制御する電源供給制御回路１４及び電源供給制御回路１４により制御されるセンスアンプ１５を備えている。センスアンプ１５は、上記各ビット線対ＢＬ毎に設けられ、電源供給制御回路１４から出力される活性化信号に基づいてビット線対ＢＬの電位差の増幅等を行う。電源供給制御回路１４は、信号発生回路９から出力される制御信号ＳＧ，ＸＳに基づいて駆動制御されている。
【００３８】
センスアンプ１５にはアドレス指定されたメモリセル２への書き込みデータを蓄えるデータ入力バッファ１６及び同メモリセル２からの読み出しデータを蓄えるデータ出力バッファ１７が接続されている。上記入出力部５は、これらデータ入力バッファ１６及びデータ出力バッファ１７を有して構成されている。
【００３９】
信号発生回路９は、外部から行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、出力イネーブル信号／ＯＥ、書き込みイネーブル信号／ＷＥ等が入力されている。
【００４０】
上記信号発生回路９は、上記制御信号／ＲＡＳ，／ＣＡＳ，／ＯＥに基づいて制御信号ＳＧ，ＸＳ及びデータ出力活性化信号を出力する。そして上記データ出力バッファ１７は、データ出力活性化信号に応答して、センスアンプ１５により増幅されたデータを、出力データＤｏｕｔとして出力する。
【００４１】
また、信号発生回路９は、上記制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥに応答してデータ入力活性化信号を出力する。そして上記データ入力バッファ１６は、データ入力活性化信号に応答して、外部から与えられる入力データＤｉｎをセンスアンプ１５に入力する。
【００４２】
図２（ａ）はセンスアンプの制御信号を決定する論理回路である。電源供給制御回路１４はＮＡＮＤ回路１４ａ，１４ｂ、ＮＯＲ回路１４ｃ，１４ｄ、インバータ１４ｅ，１４ｆを備えている。
【００４３】
詳述すると、ＮＯＲ回路１４ｃには制御信号ＳＧ，ＸＳが入力されており、出力端子からは制御信号φＰ１を出力する。ＮＡＮＤ回路１４ａにはインバータ１４ｅを介して制御信号ＳＧが入力されるとともに制御信号ＸＳが入力されており、出力端子からは制御信号φＰ２を出力する。ＮＯＲ回路１４ｄはインバータ１４ｅを介して制御信号ＳＧが入力されるとともに制御信号ＸＳが入力されており、出力端子からは制御信号φＮ１を出力する。ＮＡＮＤ回路１４ｂは制御信号ＳＧ，ＸＳが入力されている。ＮＡＮＤ回路１４ｂから出力された信号はインバータ１４ｆを介して制御信号φＮ２として出力される。
【００４４】
このように形成された電源供給制御回路１４の動作を図２（ｂ）の真理値表及び図６のタイムチャートに基づいて説明する。尚、真理値表の値「１」及び値「０」は、それぞれタイムチャートではＨレベル及びＬレベルで表している。
【００４５】
図６に示すように、電源供給制御回路１４の制御信号ＳＧ，ＸＳが共にＬレベルであるとき、制御信号φＰ１，φＰ２がＨレベルとなり、同φＮ１，φＮ２がＬレベルとなる。
【００４６】
上述した状態から制御信号ＸＳがＬレベルのままで制御信号ＳＧがＨレベルとなると、制御信号φＰ１がＬレベルとなるとともに同φＮ１がＨレベルとなる。
次に、制御信号ＸＳがＨレベルとなると、即ち電源供給制御回路１４の制御信号ＳＧ，ＸＳがともにＨレベルとなると、制御信号φＮ１がＬレベルとなるとともに同φＮ２がＨレベルとなる。
【００４７】
続けて、制御信号ＸＳがＨレベルのままで制御信号ＳＧがＬレベルとなると、制御信号φＮ２がＬレベルとなるとともに同φＰ２がＬレベルとなる。
最後に、制御信号ＸＳがＬレベルとなり、電源供給制御回路１４の制御信号ＳＧ，ＸＳが共にＬレベルとなると、制御信号φＰ１がＨレベルとなるとともに同φＰ２がＨレベルとなり、制御信号φＰ１，φＰ２，φＮ１，φＮ２は図６のタイムチャートにおいてそれぞれ元の信号レベルに戻る。
【００４８】
図３及び図４に示すように、ワード線ＷＬとビット線ＢＬａには、メモリセル２が接続されている。メモリセル２はＰチャネルＭＯＳトランジスタ２１とキャパシタ２２とから構成されている。トランジスタ２１のゲートはワード線ＷＬに接続されており、トランジスタ２１のドレイン及びソースは一方がビット線ＢＬａに接続され、他方がキャパシタ２２に接続されている。そして、キャパシタ２２の電極のうち、トランジスタ２１に接続されている側とは反対側の電極は、セルプレート電位に接続されている。メモリセル２はキャパシタ２２に電荷が蓄えられているか否かで記憶の最小単位である１ビット（「Ｈ」又は「Ｌ」）のデータが記憶されている。
【００４９】
図３に示すように、ビット線ＢＬａにはそれに対応するビット線ＢＬｂが設けられ、その対応関係にあるビット線ＢＬａとビット線ＢＬｂとで、１組のビット線対ＢＬが構成されている。ビット線対ＢＬにおいて、ビット線ＢＬａとビット線ＢＬｂの信号レベルはセンスアンプ１５の活性化時に相補的に変化する。
【００５０】
ビット線ＢＬａとビット線ＢＬｂとの間には、ＮチャネルＭＯＳトランジスタ２３からなるイコライズ素子２４と、ＮチャネルＭＯＳトランジスタ２５，２６からなるプリチャージ素子２７が接続されている。各トランジスタ２３，２５，２６のゲートはイコライズ信号線２８に接続されており、該イコライズ信号線２８には図示しない制御手段から出力されたプリチャージイコライズ信号ＰＥＱが入力されている。トランジスタ２５，２６の間のノードはプリチャージ電位発生回路２９に接続されている。プリチャージ電位発生回路２９からはプリチャージ電位が出力されている。
【００５１】
尚、プリチャージ電位は、メモリセル２のデータが「Ｈ」の時にワード線ＷＬが活性化されることによりビット線ＢＬａに出力される電位との差と、メモリセル２のデータが「Ｌ」の時にワード線ＷＬが活性化されることによりビット線ＢＬａに出力される電位との差と、が等しくなるように設定されている。即ち、プリチャージ電位はワード線ＷＬを活性化した際に、データ「Ｈ」を読み出した時に発生する電位の変化量と、データ「Ｌ」を読み出した時に発生する電位の変化量と、が同程度となるように設定されている。
【００５２】
ここで、ＰチャネルＭＯＳトランジスタ２１が用いられたメモリセル２におけるプリチャージ電位について説明する。一般に、データをキャパシタ２２から読み出した後に該キャパシタ２２にリストアされる電圧は、キャパシタ２２のデータが「Ｈ」であった場合にはＶＣＣに、キャパシタ２２のデータが「Ｌ」であった場合にはトランジスタ２１のしきい値を加えた値であるＶＳＳ＋｜Ｖｔｐ｜になることが知られている。尚、ＶＳＳは低電位側電源電圧を示し、本実施の形態においては０Ｖであるとする。
【００５３】
従って、本実施形態においては、キャパシタ２２の容量をＣＳ、そのキャパシタ２２の接続されているビット線ＢＬａの容量をＣＢ、プリチャージ電位をＶＢＬＰとすると、キャパシタ２２に「Ｈ」データが蓄積されていた場合のビット線ＢＬａの電位の変化量Ｖｓｈは式（１）に示すようになる。
【００５４】
Ｖｓｈ＝（ＶＣＣ−ＶＢＬＰ）×ＣＳ／（ＣＢ＋ＣＳ）……（１）
また、キャパシタ２２に「Ｌ」データが蓄積されていた場合のビット線ＢＬａの電位の変化量Ｖｓｌは式（２）に示すようになる。
【００５５】
Ｖｓｌ＝（ＶＢＬＰ−｜Ｖｔｐ｜）×ＣＳ／（ＣＢ＋ＣＳ）……（２）
従って、式（１），（２）によって示される電位の変化量Ｖｓｈ及びＶｓｌを等しくするために、プリチャージ電位は（ＶＣＣ＋｜Ｖｔｐ｜）／２に設定されている。
【００５６】
ビット線ＢＬａとビット線ＢＬｂとの間には、クロスカップルラッチ形のセンスアンプ１５が接続されている。センスアンプ１５は、プルダウン側センスアンプ１５ａとプルアップ側センスアンプ１５ｂとから構成されている。プルダウン側センスアンプ１５ａは各ＮチャネルＭＯＳトランジスタ３１，３２から構成され、プルアップ側センスアンプ１５ｂは各ＰチャネルＭＯＳトランジスタ３３，３４から構成されている。
【００５７】
各トランジスタ３１，３３のドレインはビット線ＢＬｂに接続され、各トランジスタ３２，３４のドレインはビット線ＢＬａに接続されている。また、各トランジスタ３１，３３のゲートはビット線ＢＬａに接続され、各トランジスタ３２，３４のゲートはビット線ＢＬｂに接続されている。そして、各トランジスタ３１，３２のソースはセンスアンプ活性化信号線３５に接続されており、Ｌ側用電源電位ＶＳＮが入力されている。また、各トランジスタ３３，３４のソースはセンスアンプ活性化信号線３６に接続されており、Ｈ側用電源電位ＶＳＰが入力されている。Ｌ側用電源電位ＶＳＮ及びＨ側用電源電位ＶＳＰは電源供給制御回路１４により制御されている。
【００５８】
ビット線対ＢＬはデータ線３７に接続されている。データ線３７は第１データ線３７ａと第２データ線３７ｂとを備えており、第１データ線３７ａはＮチャネルＭＯＳトランジスタ３８を介してビット線ＢＬａと接続されている。また、第２データ線３７ｂはＮチャネルＭＯＳトランジスタ３９を介してビット線ＢＬｂと接続されている。各トランジスタ３８，３９のゲートは列選択信号線ＹＳに接続されている。トランジスタ３８とトランジスタ３９とはＩ／Ｏトランスファゲート（Ｉ／ＯＴＧ）４０を構成しており、該Ｉ／ＯＴＧ４０は列選択信号線ＹＳをＨレベル或いはＬレベルに変化させることでビット線ＢＬａ，ＢＬｂとデータ線３７ａ，３７ｂとの接続を制御している。Ｉ／ＯＴＧ４０はビット線ＢＬａ，ＢＬｂとデータ線３７ａ，３７ｂとの接続をオンオフすることによりセンスアンプ１５にて増幅されたデータをデータ線３７ａ，３７ｂに転送し、データ出力バッファ１７（図１参照）より出力する。
【００５９】
図５に示すように、センスアンプ活性化信号線３５は、センスアンプ電源電位切り替え手段としてのＮチャネルＭＯＳトランジスタ４１，４２及びＰチャネルＭＯＳトランジスタ４３と接続されている。センスアンプ活性化信号線３５は、トランジスタ４１，４３を介してグランド電圧ＶＳＳ（＝０Ｖ）に接続されている。また、センスアンプ活性化信号線３５は、トランジスタ４２を介して内部電源電圧ＶＣＣに接続されている。
【００６０】
トランジスタ４１，４２のゲートにはそれぞれ制御信号φＮ１，φＮ２が入力されており、トランジスタ４３のゲートには制御信号φＰ２が入力されている。
センスアンプ活性化信号線３６は、ＰチャネルＭＯＳトランジスタ４４を介して内部電源電圧ＶＣＣに接続されている。トランジスタ４４のゲートには制御信号φＰ１が入力されている。
【００６１】
次に、このように形成されたＤＲＡＭ１のデータの読み出し動作を説明する。読み出し動作は以下の順序で行われる。
１）ビット線対ＢＬをプリチャージ電位に設定する。
【００６２】
即ち、プリチャージイコライズ信号ＰＥＱをＨレベルにして、各トランジスタ２３，２５，２６をオンさせる。トランジスタ２３がオンすることにより、ビット線ＢＬａとビット線ＢＬｂとが短絡されて両者の電位は等しくなる。さらに、各トランジスタ２５，２６がオンすることにより、ビット線ＢＬａおよびビット線ＢＬｂはプリチャージ電位発生回路２９に接続されてプリチャージ電位がプリチャージされる。
【００６３】
２）行アドレスストローブ信号／ＲＡＳをＬレベルにしてワード線の選択を開始する。
３）プリチャージイコライズ信号ＰＥＱをＬレベルにして、各トランジスタ２３，２５，２６をオフさせる。
【００６４】
４）選択した任意のワード線ＷＬ（即ち、データを読み出したい任意のメモリセル２が接続されたワード線ＷＬ）を活性化電位にする。すると、ワード線ＷＬに接続されているトランジスタ２１がオンする。そのため、当該トランジスタ２１と接続されているキャパシタ２２に蓄積されていた電位（Ｈデータの場合は内部電源電圧ＶＣＣ、Ｌデータの場合はグランド電圧ＶＳＳ＝０Ｖ）がビット線ＢＬａに転送される。その結果、ビット線ＢＬａとビット線ＢＬｂとの間に電位差ΔＶが現れる。
【００６５】
５）信号発生回路９が電源供給制御回路１４の制御信号ＳＧを立ち上げる。（図６参照）
６）電源供給制御回路１４は制御信号ＳＧの立ち上がりに応じて制御信号φＰ１をＬレベルにするとともに、制御信号φＮ１をＨレベルにする。即ち、トランジスタ４４をオンさせセンスアンプ活性化信号線３６にＶＣＣを供給すると同時に、トランジスタ４１をオンさせ、センスアンプ活性化信号線３５にＶＳＳ（＝０Ｖ）を供給する。すると、プルダウン側センスアンプ１５ａとプルアップ側センスアンプ１５ｂとが共に動作し、ビット線対ＢＬ間の電位差ΔＶが増幅される。
【００６６】
ところで、各センスアンプ１５ａ，１５ｂはそれぞれ、各センスアンプ活性化信号線３５，３６のレベルに対応して対称に動作するようになっている。つまり、プルダウン側センスアンプ１５ａはセンスアンプ活性化信号線３５のレベルに応じて、ビット線対ＢＬのうち低い方の電位をさらに引き下げる（即ち、プルダウンする）。また、プルアップ側センスアンプ１５ｂはセンスアンプ活性化信号線３６のレベルに応じて、ビット線対ＢＬのうち高い方の電位をさらに引き上げる（即ち、プルアップする）。従って、各センスアンプ１５ａ，１５ｂが動作した後のビット線対ＢＬの電位は、各センスアンプ活性化信号線３５，３６の電位ＶＳＮ，ＶＳＰに対応したものになる。
【００６７】
ここでは、各センスアンプ活性化信号線３５，３６が同時にＬまたはＨのいずれかのレベルになるため、ビット線対ＢＬの電位も同時にＬまたはＨのいずれかのレベルになる。即ち、ビット線対ＢＬは内部電源電圧ＶＣＣとグランド電圧ＶＳＳ（＝０Ｖ）との間でフルスイングする。
【００６８】
７）ビット線対ＢＬの電位が確定したら、列選択信号線ＹＳをＨレベルにする。すると、Ｉ／ＯＴＧ４０がオンし、ビット線ＢＬａ，ＢＬｂとデータ線３７ａ，３７ｂとがそれぞれ接続される。これにより、メモリセル２のキャパシタ２２から読み出されて増幅されたデータは、データ線３７ａ，３７ｂに転送される。
【００６９】
８）メモリセル２のデータがデータ線３７ａ，３７ｂに転送されたら、列選択信号線ＹＳをＬレベルにする。するとＩ／ＯＴＧ４０がオフし、ビット線ＢＬａとデータ線３７ａ、ビット線ＢＬｂとデータ線３７ｂとがそれぞれ切り離される。
【００７０】
９）行アドレスストローブ信号／ＲＡＳをＨレベルにしてリストア動作を行う。即ち、前記４）において、蓄積されていた電位をビット線ＢＬａに転送したキャパシタ２２（即ち、データが読み出されたキャパシタ２２）に元の電位を蓄積する（即ち、元のデータを書き込む）。
【００７１】
そして、ＨまたはＬのいずれかのデータがリストアされたキャパシタ２２と接続されているトランジスタ２１をオフさせる。これにより、ＨまたはＬのいずれかのデータがリストアされたキャパシタ２２とビット線ＢＬａとが切り離され、リストア動作は終了する。
【００７２】
１０）信号発生回路９が電源供給制御回路１４の制御信号ＸＳを立ち上げる。
（図６参照）
１１）電源供給制御回路１４は制御信号ＸＳの立ち上がりに応じて制御信号φＮ１をＬレベルにするとともに、制御信号φＮ２をＨレベルにする。即ち、トランジスタ４１をオフしてトランジスタ４２をオンし、センスアンプ活性化信号線３５にＶＣＣ−｜Ｖｔｎ｜の電圧を供給する。尚、ＶｔｎはＮチャネルトランジスタのしきい値を表す。
【００７３】
１２）信号発生回路９が電源供給制御回路１４の制御信号ＳＧを立ち下げる。
１３）電源供給制御回路１４は制御信号ＳＧの立ち下がりに応じて制御信号φＮ２をＬレベルにするとともに、制御信号φＰ２をＬレベルにする。即ち、トランジスタ４２をオフすると同時にトランジスタ４３をオンし、センスアンプ活性化信号線３５に｜Ｖｔｐ｜の電圧を供給する。これにより、ビット線対ＢＬは片側がＶＣＣ、もう片側が｜Ｖｔｐ｜となる。
【００７４】
１４）信号発生回路９が電源供給制御回路１４の制御信号ＸＳを立ち下げる。電源供給制御回路１４は制御信号ＸＳの立ち下がりに応じて制御信号φＰ１をＨレベルにするとともに、制御信号φＰ２をＨレベルにする。そして、両センスアンプ活性化信号線３５，３６の間及びビット線対ＢＬの間でイコライズを行う。この際、両センスアンプ活性化信号線３５，３６の間の寄生容量及びビット線対ＢＬの間の寄生容量はほぼ同一であるので、両センスアンプ活性化信号線３５，３６及びビット線対ＢＬの電位は共にほぼ（ＶＣＣ＋｜Ｖｔｐ｜）／２となる。
【００７５】
１５）プリチャージ電位発生回路２９を駆動することによりビット線対ＢＬの電位をプリチャージ電位に設定する。即ち、センスアンプ活性化信号線３５，３６の電圧をともに（ＶＣＣ＋｜Ｖｔｐ｜）／２にし、次のワード線ＷＬの活性化に備える。
【００７６】
以上詳述したように、第１の実施の形態によれば以下に示す効果が得られる。
（１）プリチャージ電位発生回路２９を活性化する前に、ビット線対ＢＬの電位の片側をＶＣＣにもう片側を｜Ｖｔｐ｜に制御する。そのため、ワード線ＷＬの活性化後にビット線対ＢＬを再びプリチャージ電位に設定するのに、ビット線対ＢＬは、該ビット線対ＢＬ間に接続されたイコライズ素子２４を活性化するのみでほぼプリチャージ電位に設定される。従って、プリチャージ電位発生回路２９の駆動時間が短くて済み、高速にプリチャージを行うことができる。
【００７７】
（２）プリチャージ電位発生回路２９を活性化する前に、ビット線対ＢＬの電位の片側をＶＣＣにもう片側を｜Ｖｔｐ｜に制御する。そのため、ワード線ＷＬの活性化後にビット線対ＢＬを再びプリチャージ電位に設定するのに、ビット線対ＢＬは、該ビット線対ＢＬ間に接続されたイコライズ素子２４を活性化するのみでほぼプリチャージ電位に設定される。従って、プリチャージ電位発生回路２９の駆動能力は小さくてよく、該プリチャージ電位発生回路に用いるチップ面積を小さくすることでＤＲＡＭ１を小型化することができる。
【００７８】
（３）プリチャージ電位発生回路２９の駆動能力を小さく済ますことによりプリチャージ電位発生回路２９のスタンバイ電流を小さくすることができる。
（４）データの読み出しはＶＣＣとＶＳＳとの間のフルスイングによって行うことができるので、データの読み出し速度を早くすることができる。また、データ線３７への読み出しの際にデータの破壊を抑制することができる。
【００７９】
（第２の実施の形態）
以下、本発明にかかる半導体記憶装置として、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の第２の実施の形態を図７及び図８に従って説明する。
【００８０】
尚、第２の実施の形態では、第１の実施の形態と同様の部材については同一の部材番号を付して表し、その詳細な説明を省略する。
図７に示すように、ビット線対ＢＬはメモリセルアレイ３とセンスアンプ１５との間で分割されており、メモリセルアレイ３とセンスアンプ１５とはそれぞれＰチャネルＭＯＳトランジスタ５１，５２により接続されている。ＰチャネルＭＯＳトランジスタ５１，５２はゲートがグランド電圧ＶＳＳ（＝０Ｖ）に接続されており、常時オン状態に設定されている。
【００８１】
センスアンプ１５は電源供給制御回路５３に接続されており、該電源供給制御回路５３から出力されるＬ側用電源電位ＶＳＮ及びＨ側用電源電位ＶＳＰにより駆動が制御されている。
【００８２】
図８に示すようにセンスアンプ活性化信号線３５は、ＮチャネルＭＯＳトランジスタ５４を介してグランド電圧ＶＳＳ（＝０Ｖ）に接続されている。トランジスタ５４のゲートには制御信号φＮ１１が入力されている。
【００８３】
センスアンプ活性化信号線３６は、ＰチャネルＭＯＳトランジスタ５５を介して内部電源電圧ＶＣＣに接続されている。トランジスタ５５のゲートには制御信号φＰ１１が入力されている。
【００８４】
このように構成された電源供給制御回路５３は、制御信号φＮ１１及び制御信号φＰ１１をＨレベル或いはＬレベルとすることで各トランジスタ５４，５５をオンオフ状態に制御しており、センスアンプ活性化信号線３５，３６からセンスアンプ１５に駆動信号を出力している。
【００８５】
このように形成されたＤＲＡＭ１ａは、トランジスタ５４，５５がオンされると、センスアンプ１５にはセンスアンプ活性化信号線３５からＶＳＳ（＝０Ｖ）が供給され、センスアンプ活性化信号線３６からＶＣＣが供給される。
【００８６】
この際、トランジスタ５１，５２よりもセンスアンプ側（図７において右側）に配設されたビット線対ＢＬの電位は片側がＶＣＣ、もう片側がＶＳＳ（＝０Ｖ）となる。しかし、トランジスタ５１，５２よりもメモリセルアレイ側（図７において左側）に配設されたビット線対ＢＬの電位は片側がＶＣＣ、もう片側が｜Ｖｔｐ｜となる。従って、イコライズ素子２４を活性化するとビット線対ＢＬの電位は、トランジスタ５１，５２よりもセンスアンプ側に配設されたビット線対ＢＬをイコライズした場合の電位と、トランジスタ５１，５２よりもメモリセルアレイ側に配設されたビット線対ＢＬをイコライズした場合の電位との間の値となる。この値は、更に詳しくはトランジスタ５１，５２よりもセンスアンプ１５側に配設されたビット線対ＢＬの寄生容量と、トランジスタ５１，５２よりもメモリセルアレイ３側に配設されたビット線対ＢＬの寄生容量との割合により決定される。
【００８７】
そして、ビット線対ＢＬの電位は、イコライズ素子２４によるイコライズ後にプリチャージ電位発生回路２９が駆動されることによりプリチャージ電位に設定される。
【００８８】
以上詳述したように、第２の実施の形態によれば第１の実施の形態で得られた（３），（４）の作用効果に加えて以下に示す効果が得られる。
（１）イコライズ素子２４を活性化することによって得られるビット線対ＢＬの電位はトランジスタ５１，５２よりもセンスアンプ側に配設されたビット線対ＢＬの寄生容量と、トランジスタ５１，５２よりもメモリセルアレイ側に配設されたビット線対ＢＬの寄生容量との割合により決定される。そのため、例えばメモリセル２を多く備えたメモリセルアレイ３のようにメモリセルアレイ３の配線が長くなるＤＲＡＭにおいては、トランジスタ５１，５２よりもメモリセルアレイ側に配設されるビット線対ＢＬの寄生容量の方がセンスアンプ１５側に配設されるビット線対ＢＬの寄生容量よりも大きくなる。
【００８９】
従って、ビット線対ＢＬのイコライズ後の電位はトランジスタ５１，５２よりもメモリセルアレイ３側に配設されたビット線対ＢＬの電位の影響を強く受け、ほぼ（ＶＣＣ＋｜Ｖｔｐ｜）／２とすることができ、プリチャージ電位発生回路２９の駆動能力を小さく抑えることができる。そのため、プリチャージ電位発生回路２９のチップ面積を小さくすることができ、そのスタンバイ電流を小さくすることができる。
【００９０】
（２）ビット線対ＢＬのイコライズ後の電位は所望のほぼ（ＶＣＣ＋｜Ｖｔｐ｜）／２となるため、高速にビット線をプリチャージ電位にすることができる。
（３）トランジスタ５１，５２よりもメモリセルアレイ側に配設されたビット線対ＢＬの電位の振幅はＶＣＣとＶＳＳのフル振幅とならず、ＶＣＣと｜Ｖｔｐ｜の振幅で抑えることが可能となり、低消費電力化を実現することができる。
【００９１】
（第３の実施の形態）
以下、本発明にかかる半導体記憶装置として、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の第３の実施の形態を図９に従って説明する。
【００９２】
第３の実施の形態は、第１の実施の形態に示したＤＲＡＭ１のメモリセルアレイ３とセンスアンプ１５との間に第２の実施の形態に示したＰチャネルＭＯＳトランジスタ５１，５２を接続したものである。従って、第１の実施の形態及び第２の実施の形態と同様の部材については同一の部材番号を付して表し、その詳細な説明を省略する。
【００９３】
図９に示すように、ビット線対ＢＬはメモリセルアレイ３とセンスアンプ１５との間で分割されており、メモリセルアレイ３とセンスアンプ１５とはそれぞれＰチャネルＭＯＳトランジスタ５１，５２により接続されている。ＰチャネルＭＯＳトランジスタ５１，５２はゲートがグランド電圧ＶＳＳ（＝０Ｖ）に接続されており、常時オン状態に設定されている。
【００９４】
このように形成されたＤＲＡＭ１ｂは、第１の実施の形態に示すように電源供給制御回路１４のセンスアンプ活性化信号線３５から｜Ｖｔｐ｜が供給され、センスアンプ活性化信号線３６からＶＣＣが供給される。また、センスアンプ活性化信号線３５，３６からＶＣＣ及び｜Ｖｔｐ｜が供給されると、トランジスタ５１，５２よりもメモリセルアレイ側（図９において左側）に配設されたビット線対ＢＬの電位も片側がＶＣＣ、もう片側が｜Ｖｔｐ｜となる。
【００９５】
また、ビット線ＢＬａとビット線ＢＬｂとの寄生容量はほぼ同一であるので、イコライズ素子２４を活性化した際にビット線対ＢＬの電位はほぼ（ＶＣＣ＋｜Ｖｔｐ｜）／２となる。イコライズ素子２４の活性化後は、プリチャージ電位発生回路２９を駆動することによりビット線対ＢＬの電位が確実にプリチャージ電位に設定される。
【００９６】
以上詳述したように、第３の実施の形態によれば第１の実施の形態で得られた（１）〜（４）の作用効果に加えて以下に示す効果が得られる。
（１）トランジスタ５１，５２の両側においてビット線対ＢＬは一方の電位がＶＣＣとなり、他方の電位が｜Ｖｔｐ｜となる。そのため、ビット線対ＢＬのイコライズ後の電位をより（ＶＣＣ＋｜Ｖｔｐ｜）／２に近付けることができる。従って、プリチャージ電位発生回路２９の駆動能力を更に小さく抑えることができる。そのため、プリチャージ電位発生回路２９のチップ面積を更に小さくすることができ、そのスタンバイ電流も小さくすることができる。
【００９７】
（２）ビット線対ＢＬのイコライズ後の電位をより（ＶＣＣ＋｜Ｖｔｐ｜）／２に近付けることができるため、更に高速にビット線をプリチャージ電位にすることができる。
【００９８】
（３）トランジスタ５１，５２よりもメモリセルアレイ側に配設されたビット線対ＢＬの電位の振幅はＶＣＣとＶＳＳのフル振幅とならず、ＶＣＣと｜Ｖｔｐ｜の振幅で抑えることが可能となり、低消費電力化を実現することができる。
【００９９】
なお、本発明の実施の形態は上記実施の形態に限定されるものではなく、次のように変更してもよい。
・上記第１の実施の形態において、電源供給制御回路１４はＮチャネルＭＯＳトランジスタ４１，４２及びＰチャネルＭＯＳトランジスタ４３，４４を備えていた。そして、センスアンプ活性化信号線３５にはＮチャネルＭＯＳトランジスタ４１，４２及びＰチャネルＭＯＳトランジスタ４３が接続されていた。しかし、図１０に示すように、電源供給制御回路６１をＮチャネルＭＯＳトランジスタ４１，４２及びＰチャネルＭＯＳトランジスタ４４のみで構成してもよい。
【０１００】
センスアンプ活性化信号線３５はＮチャネルＭＯＳトランジスタ４１，４２と接続されている。センスアンプ活性化信号線３５はトランジスタ４１を介してグランド電圧ＶＳＳ（＝０Ｖ）に接続されており、トランジスタ４２を介して内部電源電圧ＶＣＣに接続されている。トランジスタ４１，４２のゲートにはそれぞれ制御信号φＮ２１，φＮ２２が入力されている。また、センスアンプ活性化信号線３６はトランジスタ４４を介して内部電源電圧ＶＣＣに接続されている。トランジスタ４４のゲートには制御信号φＰ２１が入力されている。
【０１０１】
このように形成された電源供給制御回路６１はメモリセルのデータの読み出し後にセンスアンプ活性化信号線３６から供給するＨ側用電源電位ＶＳＰをＶＣＣに、センスアンプ活性化信号線３５から供給するＬ側用電源電位ＶＳＮを｜Ｖｔｐ｜に制御する。
詳述すると、電源供給制御回路６１は制御信号φＰ２１をＬレベルにする、即ちトランジスタ４４をオンにすることによりＨ側用電源電位ＶＳＰをＶＣＣに設定する。一方、電源供給制御回路６１は制御信号φＮ２２をＨレベルにする時間、即ちトランジスタ４２をオンにする時間を適宜制御することによりＬ側用電源電位ＶＳＮを｜Ｖｔｐ｜に設定する。
【０１０２】
ここで、Ｌ側用電源電位ＶＳＮの電位の変化について説明する。メモリセルのデータの読み出し時において、電源供給制御回路６１は制御信号φＮ２１をＨレベルに、φＮ２２をＬレベルに制御し、Ｌ側用電源電位ＶＳＮにＶＳＳを供給する。データの読み出しが終わると電源供給制御回路６１は制御信号φＮ２１をＬレベルに、φＮ２２をＨレベルに切り替える。すると、ＶＣＣに接続されたトランジスタ４２がオンされて、Ｌ側用電源電位ＶＳＮはＶＳＳから｜Ｖｔｐ｜を介してＶＣＣまで徐々にその電位が変化する。従って、φＮ２２をＨレベルにしてトランジスタ４２をオンする時間を適宜制御することによってＬ側用電源電位ＶＳＮを｜Ｖｔｐ｜に制御することができる。
【０１０３】
このように電源供給制御回路６１を構成することによりＤＲＡＭを構成する部品点数の増加を抑制することができる。
・上記第１の実施の形態において、メモリセル２を構成するトランジスタをＰチャネルＭＯＳトランジスタ２１としたが、図１１に示すように、トランジスタ２１に換えてＮチャネルＭＯＳトランジスタ６２を用いてメモリセル６３を形成してもよい。
【０１０４】
この場合、メモリセル６３から「Ｈ」のデータが読み出された際のビット線ＢＬａの電位の変化量Ｖｓｈと、メモリセル６３から「Ｌ」のデータが読み出された際のビット線ＢＬａの電位の変化量Ｖｓｌとが等しくなるようにプリチャージ電位を設定する。尚、ＮチャネルＭＯＳトランジスタが用いられたメモリセル６３においては、キャパシタ６４のデータが「Ｈ」である場合のリストア電圧はＶＣＣ−｜Ｖｔｎ｜に、キャパシタ６４のデータが「Ｌ」である場合のリストア電圧はＶＳＳ（＝０Ｖ）となることが知られている。
【０１０５】
従って、キャパシタ６４の容量をＣＳ、そのキャパシタ６４の接続されているビット線ＢＬａの容量をＣＢ、プリチャージ電位をＶＢＬＰとすると、キャパシタ６４に「Ｈ」データが蓄積されていた場合のビット線ＢＬａの電位の変化量Ｖｓｈは式（１１）に示すようになる。
【０１０６】
Ｖｓｈ＝（ＶＣＣ−｜Ｖｔｎ｜−ＶＢＬＰ）×ＣＳ／（ＣＢ＋ＣＳ）……（１１）
また、キャパシタ２２に「Ｌ」データが蓄積されていた場合のビット線ＢＬａの電位の変化量Ｖｓｌは式（１２）に示すようになる。
【０１０７】
Ｖｓｌ＝（ＶＢＬＰ−ＶＳＳ）×ＣＳ／（ＣＢ＋ＣＳ）……（１２）
従って、式（１１），（１２）によって示される電位の変化量Ｖｓｈ及びＶｓｌを等しくするために、プリチャージ電位は（ＶＣＣ−｜Ｖｔｎ｜）／２に設定されている（ＶＳＳ＝０Ｖの場合）。
【０１０８】
また、メモリセル６３が備えるトランジスタがＮチャネルＭＯＳトランジスタ６２となることにより、第１の実施の形態における電源供給制御回路１４に代えて図１２に示す電源供給制御回路６５が用いられる。
【０１０９】
詳述すると、電源供給制御回路６５はＰチャネルＭＯＳトランジスタ６６，６７及びＮチャネルＭＯＳトランジスタ６８，６９を備えている。センスアンプ活性化信号線３５は、トランジスタ６９を介してグランド電圧ＶＳＳに接続されている。また、センスアンプ活性化信号線３６は、ＰチャネルＭＯＳトランジスタ６６，６７及びＮチャネルＭＯＳトランジスタ６８と接続されている。トランジスタ６６，６７のゲートにはそれぞれ制御信号φＰ３１，φＰ３２が入力されており、トランジスタ６８のゲートには制御信号φＮ３２が入力されている。
【０１１０】
センスアンプ活性化信号線３５は、トランジスタ６９を介してグランド電圧ＶＳＳ（＝０Ｖ）に接続されている。トランジスタ６９のゲートには制御信号φＮ３１が入力されている。
【０１１１】
このように形成されたＤＲＡＭは、上記第１の実施の形態と同様にワード線ＷＬの活性化を行った後、ビット線対ＢＬ間の電位差ΔＶを増幅し、そのデータをデータ線３７ａ，３７ｂ（図３参照）に転送する。そして、電源供給制御回路６５を用いることによってプリチャージ電位発生回路２９を活性化する前にビット線対ＢＬの電位の片側をＶＣＣ−｜Ｖｔｎ｜にもう片側をＶＳＳ（＝０Ｖ）に制御する。
【０１１２】
詳述すると、まず、φＰ３１をＬレベルにするとともに、制御信号φＮ３１をＨレベルにする。即ち、トランジスタ６６をオンさせセンスアンプ活性化信号線３６にＶＣＣを供給すると同時に、トランジスタ６９をオンさせ、センスアンプ活性化信号線３５にＶＳＳ（＝０Ｖ）を供給する。
【０１１３】
次に、制御信号φＰ３１をＨレベルにするとともに、制御信号φＰ３２をＬレベルにする。即ち、トランジスタ６６をオフしてトランジスタ６７をオンし、センスアンプ活性化信号線３６に｜Ｖｔｐ｜の電圧を供給する。
【０１１４】
次に、制御信号φＰ３２をＨレベルにするとともに、制御信号φＮ３２をＨレベルにする。即ち、トランジスタ６７をオフすると同時にトランジスタ６８をオンし、センスアンプ活性化信号線３６にＶＣＣ−｜Ｖｔｎ｜の電圧を供給する。
【０１１５】
これにより、ビット線対ＢＬは片側がＶＣＣ−｜Ｖｔｎ｜、もう片側がＶＳＳ（＝０Ｖ）となる。従って、ビット線対ＢＬの電位はイコライズ素子２４の活性化のみでともにほぼ（ＶＣＣ−｜Ｖｔｎ｜）／２となる。その後プリチャージ電位発生回路２９を駆動することによりビット線対ＢＬの電位が確実にプリチャージ電位に設定される。
【０１１６】
また、上記別例において電源供給制御回路６５はＰチャネルＭＯＳトランジスタ６６，６７及びＮチャネルＭＯＳトランジスタ６８，６９を備えて構成されていた。そして、センスアンプ活性化信号線３６にはＰチャネルＭＯＳトランジスタ６６，６７及びＮチャネルＭＯＳトランジスタ６８が接続されていた。しかし、図１３に示すように、電源供給制御回路７０をＰチャネルＭＯＳトランジスタ６６，６７及びＮチャネルＭＯＳトランジスタ６９のみで構成してもよい。
【０１１７】
センスアンプ活性化信号線３６はＰチャネルＭＯＳトランジスタ６６，６７と接続されている。センスアンプ活性化信号線３６はトランジスタ６６を介して内部電源電圧ＶＣＣに接続されており、トランジスタ６７を介してグランド電圧ＶＳＳ（＝０Ｖ）に接続されている。トランジスタ６６，６７のゲートにはそれぞれ制御信号φＮ４１，φＮ４２が入力されている。また、センスアンプ活性化信号線３５はトランジスタ６９を介してグランド電圧ＶＳＳ（＝０Ｖ）に接続されている。トランジスタ６９のゲートには制御信号φＮ４１が入力されている。
【０１１８】
このように形成された電源供給制御回路７０はメモリセルのデータの読み出し後にセンスアンプ活性化信号線３６から供給するＨ側用電源電位ＶＳＰをＶＣＣ−｜Ｖｔｎ｜に、センスアンプ活性化信号線３５から供給するＬ側用電源電位ＶＳＮをＶＳＳに制御する。
【０１１９】
詳述すると、電源供給制御回路７０は制御信号φＮ４１をＨレベルにする、即ちトランジスタ６９をオンにすることによりＬ側用電源電位ＶＳＮをＶＳＳに設定する。一方、電源供給制御回路７０は制御信号φＮ４２をＬレベルにする時間、即ちトランジスタ６７をオンにする時間を適宜制御することによりＨ側用電源電位ＶＳＰをＶＣＣ−｜Ｖｔｎ｜に設定する。
【０１２０】
ここで、Ｈ側用電源電位ＶＳＰの電位の変化について説明する。メモリセルのデータの読み出し時において、電源供給制御回路７０は制御信号φＰ４１をＬレベルに、φＰ４２をＨレベルに制御し、Ｈ側用電源電位ＶＳＰにＶＣＣを供給する。データの読み出しが終わると電源供給制御回路７０は制御信号φＰ４１をＨレベルに、φＰ４２をＬレベルに切り替える。すると、ＶＳＳに接続されたトランジスタ６７がオンされて、Ｈ側用電源電位ＶＳＰはＶＣＣからＶＣＣ−｜Ｖｔｎ｜を介して｜Ｖｔｐ｜まで徐々にその電位が変化する。従って、φＰ４２をＬレベルにしてトランジスタ６７をオンする時間を適宜制御することによってＬ側用電源電位ＶＳＮをＶＣＣ−｜Ｖｔｎ｜に制御することができる。
【０１２１】
このように電源供給制御回路７０を構成することによりＤＲＡＭを構成する部品点数の増加を抑制することができる。
・上記第２の実施の形態において、メモリセル２を構成するトランジスタをＰチャネルＭＯＳトランジスタ２１とし、メモリセルアレイ３とセンスアンプ１５とをＰチャネルＭＯＳトランジスタ５１，５２を介して接続していた。しかし、図１１に示すように、ＮチャネルＭＯＳトランジスタ６２を用いてメモリセル６３を構成し、図１４に示すようにメモリセルアレイ７２とセンスアンプ１５との間に介在するトランジスタをＮチャネルＭＯＳトランジスタ７３，７４としてＤＲＡＭ１ｃを構成してもよい。尚、この場合メモリセル６３を構成するトランジスタがＮチャネルＭＯＳトランジスタ６２であるため、ビット線対ＢＬのプリチャージ電位は上述したように、（ＶＣＣ−｜Ｖｔｎ｜）／２に設定されている。
【０１２２】
トランジスタ７３，７４は、ゲートがＶＣＣに接続されており、常時オン状態に設定されている。従って、センスアンプ活性化信号線３５，３６に電源供給制御回路５３からＶＣＣ及びＶＳＳ（＝０Ｖ）が供給されると、トランジスタ７３，７４よりもメモリセルアレイ側（図１４において左側）のビット線対ＢＬの電位は片側がＶＣＣ−｜Ｖｔｎ｜、もう片側がＶＳＳ（＝０Ｖ）となる。
【０１２３】
従って、イコライズ素子２４を活性化するとビット線対ＢＬの電位は、トランジスタ７３，７４よりもセンスアンプ側に配設されたビット線対ＢＬをイコライズした場合の電位と、トランジスタ７３，７４よりもメモリセルアレイ７２側に配設されたビット線対ＢＬをイコライズした場合の電位との間の値となる。この値は、更に詳しくはトランジスタ７３，７４よりもセンスアンプ側に配設されたビット線対ＢＬの寄生容量と、トランジスタ７３，７４よりもメモリセルアレイ側に配設されたビット線対ＢＬの寄生容量との割合により決定される。従って、メモリセルアレイ側の寄生容量を大きくすることにより、ビット線対ＢＬのイコライズ後の電位をほぼ（ＶＣＣ−｜Ｖｔｎ｜）／２とすることができ、プリチャージ電位発生回路２９の駆動能力を小さく抑えることができる。そのため、プリチャージ電位発生回路２９のチップ面積を小さくすることができ、そのスタンバイ電流を小さくすることができる。
【０１２４】
また、イコライズ後の電位とプリチャージ電位との差が小さいため高速にビット線対ＢＬをプリチャージ電位にすることができる。また、トランジスタ７３，７４よりもメモリセルアレイ７２側に配設されたビット線対の電位の振幅はＶＣＣとＶＳＳのフル振幅とならず、（ＶＣＣ−｜Ｖｔｎ｜）とＶＳＳの振幅で抑えることが可能となり、低消費電力化を実現することができる。
【０１２５】
・上記第３の実施の形態において、メモリセル２を構成するトランジスタをＰチャネルＭＯＳトランジスタ２１とし、メモリセルアレイ３とセンスアンプ１５とをＰチャネルＭＯＳトランジスタ５１，５２を介して接続していた。しかし、図１５に示すようにＤＲＡＭ１ｄを形成してもよい。ＤＲＡＭ１ｄは、図１１に示すＮチャネルＭＯＳトランジスタ６２にてメモリセル６３を構成するとともに、図１４に示すようにメモリセルアレイ７２とセンスアンプ１５との間にＮチャネルＭＯＳトランジスタ７３，７４を接続している。また、電源供給制御回路は、図１２に示すように形成している。尚、この場合メモリセル６３を構成するトランジスタがＮチャネルＭＯＳトランジスタであるため、ビット線対ＢＬのプリチャージ電位は上述したように、（ＶＣＣ−｜Ｖｔｎ｜）／２に設定されている。
【０１２６】
トランジスタ７３，７４は、ゲートがＶＣＣに接続されており、常時オン状態に設定されている。電源供給制御回路６５からはセンスアンプ活性化信号線３５，３６を介してＶＣＣ−｜Ｖｔｎ｜とＶＳＳ（＝０Ｖ）とが出力される。ＶＣＣ−｜Ｖｔｎ｜とＶＳＳ（＝０Ｖ）とが出力されるとトランジスタ７３，７４よりもメモリセルアレイ側に配設されたビット線対ＢＬの電位は片側がＶＣＣ−｜Ｖｔｎ｜、もう片側がＶＳＳ（＝０Ｖ）となる。
【０１２７】
また、ビット線ＢＬａとビット線ＢＬｂとの寄生容量はほぼ同一であるので、イコライズ素子２４を活性化した際にビット線対ＢＬの電位はほぼ（ＶＣＣ−｜Ｖｔｎ｜）／２となる。イコライズ素子２４の活性化後は、プリチャージ電位発生回路２９を活性化することによりビット線対ＢＬの電位を確実にプリチャージ電位に設定する。
【０１２８】
このようにＤＲＡＭを形成することにより、ビット線対ＢＬのイコライズ後の電位をより（ＶＣＣ−｜Ｖｔｎ｜）／２に近付けることができ、プリチャージ電位発生回路２９の駆動能力を更に小さく抑えることができる。そのため、プリチャージ電位発生回路２９のチップ面積を更に小さくすることができ、そのスタンバイ電流も小さくすることができる。
【０１２９】
また、ビット線対ＢＬのイコライズ後の電位もより（ＶＣＣ−｜Ｖｔｎ｜）／２に近付けることができるため、更に高速にビット線をプリチャージ電位にすることができる。また、トランジスタ５１，５２よりもメモリセルアレイ３側に配設されたビット線対ＢＬの電位の振幅はＶＣＣとＶＳＳのフル振幅とならず、（ＶＣＣ−｜Ｖｔｎ｜）とＶＳＳの振幅で抑えることが可能となり、低消費電力化を実現することができる。
【０１３０】
また、センスアンプ１５の振幅は一旦ＶＣＣとＶＳＳのフル振幅で動作されるので、増幅時間に長時間を要したり、Ｉ／ＯＴＧ４０を介したデータ線３７への読み出し時にセンスデータが破壊されたりするおそれもない。また、センスデータの読み出し時にデータが破壊されることもない。
【０１３１】
・上記各実施形態においては、センスアンプ活性化時の電源は「Ｈ」側が内部電源電圧ＶＣＣ、「Ｌ」側がグランド電圧ＶＳＳで説明したが、ＶＣＣ及びＶＳＳ、或いはＶＣＣ若しくはＶＳＳは別回路で生成した昇圧電圧や降圧電圧であってもよい。
【０１３２】
上記実施形態から把握できる技術思想を以下に記載する。
（イ）前記ＭＯＳトランジスタはメモリセルを構成するトランジスタと同一型であることを特徴とする請求項２又は５に記載の半導体記憶装置。この構成によるとＭＯＳトランジスタよりもメモリセルアレイ側に配設されたビット線対の電位がメモリセルの書き込み電位に一致する。従って、ビット線対のイコライズを行うことでビット線対の電位はプリチャージ電圧に近い値となり、イコライズ後のプリチャージ電圧の調整に時間を要さない。
【０１３３】
【発明の効果】
以上詳述したように、本発明によれば高速なビット線のプリチャージを実現できる半導体記憶装置を提供することができる。また、小型の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】ＤＲＡＭの基本構成を示す概略図。
【図２】（ａ）は制御信号を決定する論理回路、（ｂ）はその真理値表。
【図３】ＤＲＡＭのビット線プリチャージ方式を示す回路図。
【図４】メモリセルの回路図。
【図５】電源供給制御回路の回路図。
【図６】電源供給制御回路のタイムチャート。
【図７】第２の実施の形態のＤＲＡＭのビット線プリチャージ方式を示す回路図。
【図８】第２の実施の形態の電源供給制御回路の回路図。
【図９】第３の実施の形態のＤＲＡＭのビット線プリチャージ方式を示す回路図。
【図１０】別例の電源供給制御回路の回路図。
【図１１】別例のメモリセルの回路図。
【図１２】別例の電源供給制御回路の回路図。
【図１３】別例の電源供給制御回路の回路図。
【図１４】別例のＤＲＡＭのビット線プリチャージ方式を示す回路図。
【図１５】別例のＤＲＡＭのビット線プリチャージ方式を示す回路図。
【図１６】従来のＤＲＡＭのビット線プリチャージ方式を示す回路図。
【符号の説明】
ＢＬ…ビット線対、ＷＬ…ワード線、３…メモリセルアレイ、１４…電源供給制御回路、１５…センスアンプ、２４…イコライズ素子、２７…プリチャージ素子、４１〜４３…センスアンプ電源電位切り替え手段としてのトランジスタ。

Claims (5)

1. 複数のワード線と複数の相補構成のビット線対とを有するメモリセルアレイと、
   前記ビット線対間の差動増幅を行うセンスアンプと、
   前記センスアンプへの電源供給を制御する電源供給制御回路と、
   前記ビット線のプリチャージ及びイコライズを行う素子と、
   前記プリチャージ及びイコライズを行う素子の制御を行う制御手段と、
   前記電源供給制御回路が供給する電源電位をデータの読み出し動作の終了後にメモリセルの書き込み電位に一致するように切り替えるセンスアンプ電源電位切り替え手段と、
   を備えたことを特徴とする半導体記憶装置。
2. 前記ビット線対は前記メモリセルアレイと前記センスアンプとの間で分割され、前記メモリセルアレイと前記センスアンプとは常時ゲート電圧がオン状態であるＭＯＳトランジスタで接続されていることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記センスアンプ電源電位切り替え手段は、センスアンプ「Ｌ」側電源電位を、センスアンプ「Ｌ」側電源電位にメモリセルを構成するトランジスタのしきい値の絶対値を加算した電位とすることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記センスアンプ電源電位切り替え手段は、センスアンプ「Ｈ」側電源電位を、センスアンプ「Ｈ」側電源電位から、メモリセルを構成するトランジスタのしきい値の絶対値を減算した電位とすることを特徴とする請求項１又は２に記載の半導体記憶装置。
5. 複数のワード線と複数の相補構成のビット線対とを有するメモリセルアレイと、
   前記ビット線対間の作動増幅を行うセンスアンプと、
   前記センスアンプへの電源供給を制御する電源供給制御回路と、
   前記ビット線のプリチャージ及びイコライズを行う素子と、
   前記プリチャージ及びイコライズを行う素子の制御を行う制御手段と、
   を備え、
   前記ビット線対は前記メモリセルアレイと前記センスアンプとの間で分割され、前記メモリセルアレイと前記センスアンプとは常時ゲート電圧がオン状態であるＭＯＳトランジスタで接続されていることを特徴とする半導体記憶装置。

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