JP2004272028A

JP2004272028A - Display device substrate and display device having the same

Info

Publication number: JP2004272028A
Application number: JP2003064394A
Authority: JP
Inventors: Yoshihisa Taguchi; 善久田口
Original assignee: Fujitsu Display Technologies Corp
Current assignee: Fujitsu Ltd
Priority date: 2003-03-11
Filing date: 2003-03-11
Publication date: 2004-09-30

Abstract

【課題】本発明は、電子機器等の表示部に用いられる表示装置及びそれに用いられる表示装置用基板に関し、アレイ検査が困難になるおそれがなく、良好な表示品質の得られる表示装置及びそれに用いられる表示装置用基板を提供することを目的とする。
【解決手段】基板上に形成されたバスライン１２、１４と、バスライン１２、１４に接続されたソース電極を備えた検査用薄膜トランジスタ４０、５０と、検査用薄膜トランジスタ４０、５０の他の電極に接続された検査用端子４２、４４、５２、５４と、検査用端子４２、４４、５２、５４にそれぞれ接続された高抵抗部６２と、高抵抗部６２を介して検査用端子４２、４４、５２、５４に接続された共通配線６０ａ〜６０ｄとを有するように構成する。
【選択図】図２The present invention relates to a display device used for a display unit of an electronic device or the like and a display device substrate used for the display device, which can provide an excellent display quality without an array inspection becoming difficult. It is an object of the present invention to provide a display device substrate that can be used.
A bus line formed on a substrate, a test thin film transistor having a source electrode connected to the bus line, and another electrode of the test thin film transistor. The inspection terminals 42, 44, 52, 54 connected to each other, the high-resistance portions 62 connected to the inspection terminals 42, 44, 52, 54, respectively, and the inspection terminals 42, 44, It is configured to have common wirings 60 a to 60 d connected to 52 and 54.
[Selection] Fig. 2

Description

【０００１】
【発明の属する技術分野】
本発明は、電子機器等の表示部に用いられる表示装置及びそれに用いられる表示装置用基板に関する。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置は、薄膜トランジスタ（ＴＦＴ）や画素電極が画素毎に形成されたＴＦＴ基板と、共通電極が形成された対向基板と、両基板間に封止された液晶とを有している。
【０００３】
図１１は、従来のＴＦＴ基板の等価回路の一部を示している。図１１に示すように、ＴＦＴ基板上の表示領域１１６には、図中上下方向に延びる複数のゲートバスライン１１２が互いに並列して形成されている。絶縁膜を介して複数のゲートバスライン１１２に交差して、図中左右方向に延びる複数のデータバスライン１１４が互いに並列して形成されている。ゲートバスライン１１２及びデータバスライン１１４の各交差位置近傍にはＴＦＴ１２０が形成されている。ＴＦＴ１２０のゲート電極Ｇはゲートバスライン１１２に接続され、ドレイン電極Ｄはデータバスライン１１４に接続されている。ＴＦＴ１２０のソース電極Ｓは、蓄積容量１３０の一方の電極を構成する画素電極に接続されている。蓄積容量１３０の他方の電極は、グランド電位（ＧＮＤ）等の所定の電位に維持されている。
【０００４】
ゲートバスライン１１２の一端側の表示領域１１６外側には、ＴＦＴ基板の表示欠陥を検査するアレイ検査工程に用いられる複数の検査用ＴＦＴ１４０及び検査用端子１４２、１４４が形成されている。複数のゲートバスライン１１２は、複数の検査用ＴＦＴ１４０のソース電極Ｓにそれぞれ接続されている。複数の検査用ＴＦＴ１４０のゲート電極Ｇは、複数の検査用端子１４２にそれぞれ接続されている。複数の検査用端子１４２は、互いに電気的に分離されている。複数の検査用ＴＦＴ１４０のドレイン電極Ｄは、複数の検査用端子１４４にそれぞれ接続されている。複数の検査用端子１４４は、互いに電気的に分離されている。
【０００５】
データバスライン１１４の一端側の表示領域１１６外側には、アレイ検査工程等で検査用ＴＦＴ１４０及び検査用端子１４２、１４４とともに用いられる複数の検査用ＴＦＴ１５０及び検査用端子１５２、１５４が形成されている。複数のデータバスライン１１４は、複数の検査用ＴＦＴ１５０のソース電極Ｓにそれぞれ接続されている。複数の検査用ＴＦＴ１５０のゲート電極Ｇは、複数の検査用端子１５２にそれぞれ接続されている。複数の検査用端子１５２は、互いに電気的に分離されている。複数の検査用ＴＦＴ１５０のドレイン電極Ｄは、複数の検査用端子１５４にそれぞれ接続されている。複数の検査用端子１５４は、互いに電気的に分離されている。
【０００６】
【特許文献１】
特開平８−１５７３４号公報
【特許文献２】
特開平８−１９００８７号公報
【特許文献３】
特開平１１−２７１７２２号公報
【特許文献４】
特開平１１−３３８３７６号公報
【０００７】
【発明が解決しようとする課題】
上記のように、従来のＴＦＴ基板の検査用端子１４２、１４４、１５２、１５４は、互いに電気的に分離されている。このため、ＴＦＴ基板の製造工程で静電気が発生して検査用端子１４２、１４４、１５２、１５４のいずれかが帯電すると、検査用端子１４２、１４４、１５２、１５４に接続された検査用ＴＦＴ１４０、１５０が静電破壊されるおそれがある。検査用ＴＦＴ１４０、１５０が静電破壊されると、アレイ検査が困難になってしまうという問題が生じる。
【０００８】
また、検査用ＴＦＴ１４０、１５０のゲート電極とソース電極とが静電破壊により短絡してしまうと、画素のＴＦＴ１２０が静電破壊されたり、あるいは絶縁膜を介して交差するバスライン１１２、１１４間が短絡してしまうおそれがある。これらは、完成した液晶表示装置の表示画面上で線欠陥又は点欠陥として視認されるため、表示品質が低下してしまうという問題が生じる。
【０００９】
本発明の目的は、アレイ検査が困難になるおそれがなく、良好な表示品質の得られる表示装置及びそれに用いられる表示装置用基板を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的は、基板上に形成された複数のバスラインと、画素欠陥を検査するために前記バスライン毎に設けられた検査用薄膜トランジスタと、前記検査用薄膜トランジスタのそれぞれに接続された検査用端子と、前記検査用端子にそれぞれ接続された高抵抗部と、前記高抵抗部を介して前記検査用端子に接続された共通配線とを有することを特徴とする表示装置用基板によって達成される。
【００１１】
【発明の実施の形態】
本発明の第１の実施の形態による表示装置用基板及びそれを備えた表示装置について図１乃至図６を用いて説明する。図１は、本実施の形態による表示装置の例としてアクティブマトリクス型の液晶表示装置の概略構成を示している。図１に示すように、アクティブマトリクス型の液晶表示装置は、絶縁膜を介して互いに交差して形成されたゲートバスライン及びデータバスラインと、画素毎に形成されたＴＦＴ及び画素電極とを備えたＴＦＴ基板２を有している。また、液晶表示装置は、共通電極が形成された対向基板４と、両基板２、４間に封止された液晶（図示せず）とを有している。
【００１２】
ＴＦＴ基板２には、複数のゲートバスラインを駆動するドライバＩＣが実装されたゲートバスライン駆動回路８０と、複数のデータバスラインを駆動するドライバＩＣが実装されたデータバスライン駆動回路８２とが設けられている。これらの駆動回路８０、８２は、制御回路８４から出力された所定の信号に基づいて、走査信号やデータ信号を所定のゲートバスラインあるいはデータバスラインに出力するようになっている。ＴＦＴ基板２の素子形成面と反対側の基板面には偏光板８６が配置され、偏光板８６のＴＦＴ基板２と反対側の面にはバックライトユニット８８が取り付けられている。一方、対向基板４の共通電極形成面と反対側の面には、偏光板８６とクロスニコルに配置された偏光板８７が貼り付けられている。
【００１３】
図２は、本実施の形態によるＴＦＴ基板２の等価回路の一部を示している。図２に示すように、ＴＦＴ基板２上の表示領域１６には、図中上下方向に延びる複数のゲートバスライン１２（図２では３本示している）が互いに並列して形成されている。絶縁膜を介して複数のゲートバスライン１２に交差して、図中左右方向に延びる複数のデータバスライン１４（図２では２本示している）が互いに並列して形成されている。ゲートバスライン１２及びデータバスライン１４の各交差位置近傍には、ＴＦＴ２０が形成されている。ＴＦＴ２０のゲート電極Ｇはゲートバスライン１２に電気的に接続され、ドレイン電極Ｄはデータバスライン１４に電気的に接続されている。ＴＦＴ２０のソース電極Ｓは、蓄積容量３０の一方の電極を構成する画素電極に接続されている。蓄積容量３０の他方の電極は、ＧＮＤ等の所定の電位に維持されている。
【００１４】
ゲートバスライン１２の一端側の表示領域１６外側には、アレイ検査工程でＴＦＴ基板２を効率良く検査するために設けられた複数の検査用ＴＦＴ４０及び検査用端子４２、４４が形成されている。複数のゲートバスライン１２は、複数の検査用ＴＦＴ４０のソース電極Ｓにそれぞれ電気的に接続されている。複数の検査用ＴＦＴ４０のゲート電極Ｇは、複数の検査用端子４２にそれぞれ電気的に接続されている。複数の検査用端子４２は、複数の高抵抗部６２をそれぞれ介して例えば１本の共通配線６０ａに電気的に接続されている。複数の検査用ＴＦＴ４０のドレイン電極Ｄは、複数の検査用端子４４にそれぞれ電気的に接続されている。複数の検査用端子４４は、複数の高抵抗部６２をそれぞれ介して例えば１本の共通配線６０ｂに電気的に接続されている。高抵抗部６２の構成については後程説明する。
【００１５】
データバスライン１４の一端側の表示領域１６外側には、アレイ検査工程で検査用ＴＦＴ４０及び検査用端子４２、４４とともに用いられる複数の検査用ＴＦＴ５０及び検査用端子５２、５４が形成されている。複数のデータバスライン１４は、複数の検査用ＴＦＴ５０のソース電極Ｓにそれぞれ電気的に接続されている。複数の検査用ＴＦＴ５０のゲート電極Ｇは、複数の検査用端子５２にそれぞれ電気的に接続されている。複数の検査用端子５２は、複数の高抵抗部６２をそれぞれ介して例えば１本の共通配線６０ｃに電気的に接続されている。複数の検査用ＴＦＴ５０のドレイン電極Ｄは、複数の検査用端子５４にそれぞれ電気的に接続されている。複数の検査用端子５４は、複数の高抵抗部６２をそれぞれ介して例えば１本の共通配線６０ｄに電気的に接続されている。
【００１６】
図３（ａ）は本実施の形態によるＴＦＴ基板２の高抵抗部６２の構成を示し、図３（ｂ）は高抵抗部６２の等価回路を示している。図３（ａ）、（ｂ）に示すように、高抵抗部６２は、例えば他の配線よりも細い配線幅で意図的に蛇行させて形成されている。これにより、高抵抗部６２は、検査用端子４２、４４と検査用ＴＦＴ４０との間を接続する配線や、検査用端子５２、５４と検査用ＴＦＴ５０との間を接続する配線、あるいは両バスライン１２、１４に比較して高い電気抵抗を有する。従って、通常動作時には高抵抗部６２に殆ど電流は流れず絶縁状態が維持されるが、静電気による高電圧が発生すると高抵抗部６２を介して電流を流すことができるようになる。なお、高抵抗部６２は、例えばゲートバスライン１２、データバスライン１４、又は画素電極等と同一の形成材料で同時に形成されている。
【００１７】
電荷検出法を用いたＴＦＴ基板２のアレイ検査工程では、例えば全画素の蓄積容量３０に所定の電荷を書き込み、所定時間経過後に各画素の蓄積容量３０から電荷を読み出す。書き込んだ電荷と読み出した電荷との変化に基づいて、各画素の良否を判定する。具体的には、例えばマルチプレクサを備えた検査装置のプローブピンを各検査用端子４２、４４、５２、５４に接触させる。検査用端子５４を介して各検査用ＴＦＴ５０のドレイン電極Ｄに所定のデータ電圧を印加するとともに、検査用端子５２を介して各検査用ＴＦＴ５０のゲート電極Ｇに所定のゲート電圧を例えば同時に印加する。これにより、検査用ＴＦＴ５０がオン状態になり、各データバスライン１４に上記のデータ電圧がそれぞれ印加される。
【００１８】
一方、検査用端子４４を介して各検査用ＴＦＴ４０のドレイン電極Ｄに、画素のＴＦＴ２０のゲート電圧となる所定の電圧を印加するとともに、検査用端子４２を介して各検査用ＴＦＴ４０のゲート電極Ｇに所定のゲート電圧を例えば順次印加する。これにより、各検査用ＴＦＴ４０が順次オン状態になり、ドレイン電極Ｄに印加されている電圧がゲート電圧として各ゲートバスライン１２に順次印加される。ここで、ある検査用ＴＦＴ４０のゲート電極Ｇに検査用端子４２を介して所定のゲート電圧を印加したとすると、ゲート電圧が印加されたゲートバスライン１２に接続された画素のＴＦＴ２０はオン状態になり、データバスライン１４に印加されているデータ電圧に基づいて蓄積容量３０に所定の電荷が書き込まれる。また、他の検査用ＴＦＴ４０のゲート電極Ｇには、高抵抗部６２及び共通配線６０ａでの電圧降下により閾値電圧を超えるゲート電圧が印加されないため他の検査用ＴＦＴはオフ状態を維持している。
【００１９】
所定時間経過後に各画素の蓄積容量３０から電荷を読み出し、書き込んだ電荷と読み出した電荷との変化に基づいて各画素の良否が判定される。
アレイ検査工程が終了したら、検査用端子４２、４４、５２、５４、検査用ＴＦＴ４０、５０、高抵抗部６２及び共通配線６０ａ〜６０ｄは、ＴＦＴ基板２と対向基板４とを貼り合わせて液晶を封止し、液晶表示装置が完成するまでの工程の途中で分断して廃棄してもよい。
【００２０】
図４（ａ）は本実施の形態によるＴＦＴ基板２の高抵抗部６２の構成の第１の変形例を示し、図４（ｂ）はその等価回路を示している。ここでは、検査用端子４２に接続された高抵抗部６２を例に挙げて説明する。図４（ａ）、（ｂ）に示すように、高抵抗部６２は、２つの静電気保護用ＴＦＴ７０、７１を有している。第１の静電気保護用ＴＦＴ７０のゲート電極Ｇとドレイン電極Ｄとは、繋ぎ替え部７２を介して電気的に接続されている。ゲート電極Ｇ上にはチャネル保護膜７４が形成されている。図示していないが、チャネル保護膜７４の直下には、静電気保護用ＴＦＴ７０のチャネル領域となる動作半導体層が形成されている。静電気保護用ＴＦＴ７０のゲート電極Ｇ及びドレイン電極Ｄは、検査用端子４２（図４（ａ）、（ｂ）では図示せず）に電気的に接続されている。ソース電極Ｓは、共通配線６０ａ（図４（ａ）、（ｂ）では図示せず）に電気的に接続されている。
【００２１】
一方、第２の静電気保護用ＴＦＴ７１のゲート電極Ｇとドレイン電極Ｄとは、繋ぎ替え部７３を介して電気的に接続されている。ゲート電極Ｇ上にはチャネル保護膜７４が形成されている。図示していないが、チャネル保護膜７４の直下には、静電気保護用ＴＦＴ７１のチャネル領域となる動作半導体層が形成されている。静電気保護用ＴＦＴ７１のゲート電極Ｇ及びドレイン電極Ｄは、共通配線６０ａに電気的に接続されている。ソース電極Ｓは、検査用端子４２に電気的に接続されている。
【００２２】
これにより検査用端子４２と共通配線６０ａとの間は、２つの静電気保護用ＴＦＴ７０、７１で構成される高抵抗部６２により高抵抗に維持されている。検査用端子４２の電位が静電気保護用ＴＦＴ７０の閾値電圧より高くなると静電気保護用ＴＦＴ７０はオン状態になり、検査用端子４２側から共通配線６０ａ側に電流が流れる。また、共通配線６０ａの電位が静電気保護用ＴＦＴ７１の閾値電圧より高くなると静電気保護用ＴＦＴ７１はオン状態になり、共通配線６０ａ側から検査用端子４２側に電流が流れる。従って、通常動作時には高抵抗部６２に殆ど電流は流れず絶縁状態が維持されるが、静電気による高電圧が発生すると高抵抗部６２を介して電流を流すことができるようになる。静電気保護用ＴＦＴ７０、７１は、例えば検査用ＴＦＴ４０、５０や画素のＴＦＴ２０と同一の形成材料で同時に形成されている。なお、他の検査用端子４４、５２、５４に接続された高抵抗部６２も上記と同様の構成を有している。
【００２３】
図５（ａ）は本実施の形態によるＴＦＴ基板２の高抵抗部６２の構成の第２の変形例を示し、図５（ｂ）はその等価回路を示している。ここでは、検査用端子４２に接続された高抵抗部６２を例に挙げて説明する。図５（ａ）、（ｂ）に示すように、高抵抗部６２は、誘電体層と誘電体層を介して対向する第１及び第２の電極７６、７７とからなる容量部を有している。第１の電極７６は検査用端子４２に電気的に接続され、第２の電極７７は共通配線６０ａに電気的に接続されている。例えば検査用端子４２が帯電して容量部の耐圧を超える電圧が生じると、第１及び第２の電極７６、７７間に放電が生じる。従って、通常動作時には高抵抗部６２に殆ど電流は流れず絶縁状態が維持されるが、静電気による高電圧が発生すると高抵抗部６２を介して電流を逃がすことができるようになる。第１及び第２の電極７６、７７は、例えばゲートバスライン１２、データバスライン１４、画素電極のうちいずれか２つと同一の形成材料で同時に形成されている。なお、他の検査用端子４４、５２、５４に接続された高抵抗部６２も上記と同様の構成を有している。
【００２４】
図６は、本実施の形態によるＴＦＴ基板２の高抵抗部６２の構成の第３の変形例を示している。ここでは、検査用端子４２に接続された高抵抗部６２を例に挙げて説明する。図６に示すように、高抵抗部６２は、例えば検査用端子４２に電気的に接続された配線端部（第１の配先端部）７８と、共通配線６０ａ〜６０ｄのいずれかに電気的に接続された配線端部（第２の配先端部）７９とを有している。配線端部７８、７９は、所定幅の間隙部９０を介して対峙して配置されている。間隙部９０は、例えば絶縁膜で覆われている。配線端部７８は間隙部９０の幅を部分的に狭める尖端部９２を有し、配線端部７９は間隙部９０の幅を部分的に狭める尖端部９３を有している。尖端部９２、９３は、互いに向き合うように配置されている。尖端部９２、９３は、間隙部９０の幅を部分的に狭めることにより放電を生じやすくするために形成されている。例えば検査用端子４２が帯電すると、尖端部９２、９３間では、他の部位より先に放電が生じるようになっている。従って、通常動作時には高抵抗部６２に殆ど電流は流れず絶縁状態が維持されるが、静電気による高電圧が発生すると高抵抗部６２を介して電流を流すことができるようになる。なお、他の検査用端子４４、５２、５４に接続された高抵抗部６２も上記と同様の構成を有している。
【００２５】
以上説明したように本実施の形態では、ある検査用端子４２が帯電しても、高抵抗部６２を介して共通配線６０ａ及び他の検査用端子４２に静電気が逃がされるため、検査用ＴＦＴ４０が静電破壊されるのを防止できる。同様に、検査用端子４４、５２、５４が帯電しても、高抵抗部６２を介して共通配線６０ｂ〜６０ｄ及び他の検査用端子４４、５２、５４に電荷が逃がされるため、検査用ＴＦＴ４０、５０が静電破壊されるのを防止できる。一方、検査用端子４２と共通配線６０ａと間は高抵抗部６２により高抵抗に維持されているため、アレイ検査の際に印加される比較的低い電圧は、複数の検査用端子４２にそれぞれ独立して印加できる。同様に、検査用端子４４、５２、５４と共通配線６０ｂ〜６０ｄとはそれぞれ高抵抗部６２により高抵抗に維持されているため、アレイ検査の際に印加される比較的低い電圧は、複数の検査用端子４４、５２、５４にそれぞれ独立して印加できる。したがって、アレイ検査が困難になるおそれがない。また、画素のＴＦＴ２０が静電破壊されたり、あるいは絶縁膜を介して交差するバスライン１２、１４間が短絡してしまうおそれがない。
【００２６】
次に、本発明の第２の実施の形態による表示装置用基板について図７を用いて説明する。図７は、本実施の形態による表示装置用基板の等価回路の一部を示している。図７に示すように、本実施の形態による表示装置用基板は、各共通配線６０ａ〜６０ｄが接続部６４を介して接続されている点に特徴を有している。各共通配線６０ａ〜６０ｄは互いに電気的に接続されている。接続部６４は、各共通配線６０ａ〜６０ｄ間を導電性部材で接続している。ただし各共通配線６０ａ〜６０ｄ間を高抵抗に接続してもよい。すなわち接続部６４は、図３乃至図６に示す高抵抗部６２と同様の第２の高抵抗部を備える構成であってもよい。
【００２７】
また、共通配線６０ａと６０ｂ、あるいは共通配線６０ｃと６０ｄが絶縁膜を挟んで別の層で形成されているような場合は、図８に示す高抵抗部を形成してももちろんよい。図８（ａ）は絶縁膜を挟んで別層の共通配線６０ａと６０ｂとの間に形成した高抵抗部を有する接続部６４の構成例（その１）を示し、図８（ｂ）はその等価回路を示している。
【００２８】
ゲートバスライン１２及び画素領域のＴＦＴ２０のゲート電極Ｇを形成する際にＴＦＴ基板２上に同時に静電気保護用ＴＦＴ１０２、１０４、１０６のゲート電極Ｇが形成される。静電気保護用ＴＦＴ１０２、１０４のゲート電極Ｇは他の配線構造から電気的に孤立して形成されている。また、共通配線６０ａもゲートバスライン１２形成時に同時に形成される。静電気保護用ＴＦＴ１０４のドレイン電極Ｄと静電気保護用ＴＦＴ１０６のドレイン電極Ｄは、コンタクトホール部１０８を介して共通配線６０ａに接続されている。
【００２９】
静電気保護用ＴＦＴ１０２、１０４間のソース／ドレイン電極は導電体として機能すると共に、導電体下方にまで延びた静電気保護用ＴＦＴ１０６のゲート電極Ｇとの間で、容量１１０を形成している。
【００３０】
以上の構成により、共通配線６０ａ、６０ｂのいずれか一方の電位が高くなると、他方へ電流が流れるように静電気保護用ＴＦＴ１０２、１０４、１０６は接続されている。例えば共通配線６０ｂの電位が高くなると、静電気保護用ＴＦＴ１０２のソース電極Ｓからドレイン電極Ｄに電流が流れ、容量１１０を介して静電気保護用ＴＦＴ１０６がオンになる。その結果、静電気保護用ＴＦＴ１０６を通して共通配線６０ｂから共通配線６０ａへ電流が流れ電位が等しくなる。
【００３１】
共通配線６０ａの電位が高い場合は、静電気保護用ＴＦＴ１０４で電流がドレイン電極Ｄからソース電極Ｓに流れ、容量１１０を介して静電気保護用ＴＦＴ１０６がオンになり、共通配線６０ａと６０ｂの電位が等しくなる。
【００３２】
図９（ａ）は絶縁膜を挟んで別層の共通配線６０ａと６０ｂとの間に形成した高抵抗部を有する接続部６４の構成例（その２）を示し、図９（ｂ）はその等価回路を示している。本構成例は、図８に示した構成から容量１１０を削除してコンタクトホール部１１２を介して静電気保護用ＴＦＴ１０２、１０４間のソース／ドレイン電極と静電気保護用ＴＦＴ１０６のゲート電極Ｇとを短絡している。本構成によっても図８の高抵抗部を有する接続部６４と同様の動作により同様の効果を得ることができる。
【００３３】
本実施の形態では、各共通配線６０ａ〜６０ｄ同士を電気的に接続しているため、検査用ＴＦＴ４０、５０が静電破壊されるのを第１の実施の形態よりさらに確実に防止できる。したがって、アレイ検査が困難になるおそれがない。また、画素のＴＦＴ２０が静電破壊されたり、あるいは絶縁膜を介して交差するバスライン１２、１４間が短絡してしまうおそれがない。
【００３４】
次に、本発明の第３の実施の形態による表示装置用基板について図１０を用いて説明する。図１０は、本実施の形態による表示装置用基板の等価回路の一部を示している。図１０に示すように、本実施の形態による表示装置用基板は、外周部に形成されたガードリング６８を有し、各共通配線６０ａ〜６０ｄが接続部６６を介してガードリング６８に接続されている点に特徴を有している。各共通配線６０ａ〜６０ｄとガードリング６８との間は電気的に接続されている。接続部６６は、各共通配線６０ａ〜６０ｄ間を導電性部材で接続している。ただし各共通配線６０ａ〜６０ｄ間は、高抵抗部により高抵抗に維持されていてもよい。すなわち接続部６６は、図３乃至図６に示す高抵抗部６２と同様の第３の高抵抗部を備える構成であってもよい。また、ガードリング６８は、ゲートバスライン１２やデータバスライン１４等に接続されていてもよい。
【００３５】
本実施の形態では、外周部に形成されたガードリング６８を有し、各共通配線６０ａ〜６０ｄが接続部６６を介してガードリング６８に接続されているため、検査用ＴＦＴ４０、５０が静電破壊されるのを第１の実施の形態よりさらに確実に防止できる。したがって、アレイ検査が困難になるおそれがない。また、画素のＴＦＴ２０が静電破壊されたり、あるいは絶縁膜を介して交差するバスライン１２、１４間が短絡してしまうおそれがない。
【００３６】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば上記実施の形態では、チャネル保護膜型のＴＦＴを備えた表示装置用基板を例に挙げたが、本発明はこれに限らず、チャネルエッチ型のＴＦＴを備えた表示装置用基板にも適用できる。
【００３７】
また、上記実施の形態では液晶表示装置を例に挙げたが、本発明はこれに限らず、有機ＥＬ表示装置や無機ＥＬ表示装置等の他の表示装置にも適用できる。
【００３８】
以上説明した実施の形態による表示装置用基板及びそれを備えた表示装置は、以下のようにまとめられる。
（付記１）
基板上に形成された複数のバスラインと、
画素欠陥を検査するために前記バスライン毎に設けられた検査用薄膜トランジスタと、
前記検査用薄膜トランジスタのそれぞれに接続された検査用端子と、
前記検査用端子にそれぞれ接続された高抵抗部と、
前記高抵抗部を介して前記検査用端子に接続された共通配線と
を有することを特徴とする表示装置用基板。
【００３９】
（付記２）
付記１記載の表示装置用基板において、
前記高抵抗部は、前記検査用端子と前記検査用薄膜トランジスタとを接続する配線より高い電気抵抗を有していること
を特徴とする表示装置用基板。
【００４０】
（付記３）
付記１又は２に記載の表示装置用基板において、
前記高抵抗部は、
前記検査用端子に接続されたゲート電極及びドレイン電極と、前記共通配線に接続されたソース電極とを備えた第１の薄膜トランジスタと、
前記共通配線に接続されたゲート電極及びドレイン電極と、前記検査用端子に接続されたソース電極とを備えた第２の薄膜トランジスタと
を有することを特徴とする表示装置用基板。
【００４１】
（付記４）
付記１乃至３のいずれか１項に記載の表示装置用基板において、
前記高抵抗部は、前記検査用端子に接続された第１の電極と、前記第１の電極に誘電体層を介して対向して配置され前記共通配線に接続された第２の電極とを備えた容量部を有すること
を特徴とする表示装置用基板。
【００４２】
（付記５）
付記１乃至４のいずれか１項に記載の表示装置用基板において、
前記高抵抗部は、前記検査用端子に接続された第１の配線端部と、前記第１の端部に所定の間隙を介して対峙して配置され前記共通配線に接続された第２の配線端部とを有していること
を特徴とする表示装置用基板。
【００４３】
（付記６）
付記１乃至５のいずれか１項に記載の表示装置用基板において、
複数の前記共通配線は、第２の高抵抗部を介して互いに接続されていること
を特徴とする表示装置用基板。
【００４４】
（付記７）
付記１乃至６のいずれか１項に記載の表示装置用基板において、
複数の前記共通配線に接続されたガードリングをさらに有すること
を特徴とする表示装置用基板。
【００４５】
（付記８）
付記７記載の表示装置用基板において、
前記ガードリングは、第３の高抵抗部を介して前記複数の共通配線に接続されていること
を特徴とする表示装置用基板。
【００４６】
（付記９）
複数のバスラインを有する基板を備えた表示装置において、
前記基板に、付記１乃至８のいずれか１項に記載の表示装置用基板が用いられていること
を特徴とする表示装置。
【００４７】
【発明の効果】
以上の通り、本発明によれば、アレイ検査が困難になるおそれがなく、良好な表示品質の得られる表示装置及びそれに用いられる表示装置用基板を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による表示装置の概略構成を示す図である。
【図２】本発明の第１の実施の形態による表示装置用基板の等価回路を示す図である。
【図３】本発明の第１の実施の形態による表示装置用基板の高抵抗部の構成及びその等価回路を示す図である。
【図４】本発明の第１の実施の形態による表示装置用基板の高抵抗部の構成の第１の変形例及びその等価回路を示す図である。
【図５】本発明の第１の実施の形態による表示装置用基板の高抵抗部の構成の第２の変形例及びその等価回路を示す図である。
【図６】本発明の第１の実施の形態による表示装置用基板の高抵抗部の構成の第３の変形例を示す図である。
【図７】本発明の第２の実施の形態による表示装置用基板の等価回路を示す図である。
【図８】本発明の第２の実施の形態による表示装置用基板の高抵抗部の構成例（その１）及びその等価回路を示す図である。
【図９】本発明の第２の実施の形態による表示装置用基板の高抵抗部の構成例（その２）及びその等価回路を示す図である。
【図１０】本発明の第３の実施の形態による表示装置用基板の等価回路を示す図である。
【図１１】従来の表示装置用基板の等価回路を示す図である。
【符号の説明】
２ＴＦＴ基板
４対向基板
１２ゲートバスライン
１４データバスライン
１６表示領域
２０ＴＦＴ
３０蓄積容量
４０、５０検査用ＴＦＴ
４２、４４、５２、５４検査用端子
６０ａ〜６０ｄ共通配線
６２高抵抗部
６４、６６接続部
６８ガードリング
７０、７１、１０２、１０４、１０６静電気保護用ＴＦＴ
７２、７３繋ぎ替え部
７４チャネル保護膜
７６、７７電極
７８、７９配線端部
８０ゲートバスライン駆動回路
８２データバスライン駆動回路
８４制御回路
８６、８７偏光板
８８バックライトユニット
９０間隙部
９２、９３尖端部
１０８、１１２コンタクトホール部
１１０容量[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a display device used for a display unit of an electronic device or the like and a display device substrate used for the display device.
[0002]
[Prior art]
An active matrix type liquid crystal display device has a TFT substrate on which a thin film transistor (TFT) or a pixel electrode is formed for each pixel, an opposing substrate on which a common electrode is formed, and liquid crystal sealed between the two substrates. ing.
[0003]
FIG. 11 shows a part of an equivalent circuit of a conventional TFT substrate. As shown in FIG. 11, a plurality of gate bus lines 112 extending in the vertical direction in the figure are formed in parallel in the display region 116 on the TFT substrate. A plurality of data bus lines 114 are formed in parallel with each other and extend in the left-right direction in FIG. A TFT 120 is formed near each intersection of the gate bus line 112 and the data bus line 114. The gate electrode G of the TFT 120 is connected to the gate bus line 112, and the drain electrode D is connected to the data bus line 114. The source electrode S of the TFT 120 is connected to a pixel electrode forming one electrode of the storage capacitor 130. The other electrode of the storage capacitor 130 is maintained at a predetermined potential such as a ground potential (GND).
[0004]
Outside the display area 116 on one end side of the gate bus line 112, a plurality of inspection TFTs 140 and inspection terminals 142 and 144 used in an array inspection process for inspecting a display defect of the TFT substrate are formed. The plurality of gate bus lines 112 are connected to the source electrodes S of the plurality of inspection TFTs 140, respectively. The gate electrodes G of the plurality of inspection TFTs 140 are connected to the plurality of inspection terminals 142, respectively. The plurality of inspection terminals 142 are electrically separated from each other. The drain electrodes D of the plurality of inspection TFTs 140 are connected to the plurality of inspection terminals 144, respectively. The plurality of inspection terminals 144 are electrically separated from each other.
[0005]
A plurality of test TFTs 150 and test terminals 152 and 154 used together with the test TFT 140 and the test terminals 142 and 144 in the array test process or the like are formed outside the display area 116 at one end of the data bus line 114. . The plurality of data bus lines 114 are connected to the source electrodes S of the plurality of inspection TFTs 150, respectively. The gate electrodes G of the plurality of inspection TFTs 150 are connected to the plurality of inspection terminals 152, respectively. The plurality of inspection terminals 152 are electrically separated from each other. The drain electrodes D of the plurality of inspection TFTs 150 are connected to the plurality of inspection terminals 154, respectively. The plurality of inspection terminals 154 are electrically separated from each other.
[0006]
[Patent Document 1]
JP-A-8-15734
[Patent Document 2]
JP-A-8-190087
[Patent Document 3]
JP-A-11-271722
[Patent Document 4]
JP-A-11-338376
[0007]
[Problems to be solved by the invention]
As described above, the inspection terminals 142, 144, 152, and 154 of the conventional TFT substrate are electrically separated from each other. For this reason, when any of the inspection terminals 142, 144, 152, and 154 is charged by generating static electricity in the manufacturing process of the TFT substrate, the inspection TFTs 140 and 150 connected to the inspection terminals 142, 144, 152, and 154. May be electrostatically damaged. When the inspection TFTs 140 and 150 are electrostatically damaged, there is a problem that the array inspection becomes difficult.
[0008]
If the gate electrodes and the source electrodes of the inspection TFTs 140 and 150 are short-circuited due to electrostatic breakdown, the TFTs 120 of the pixels are electrostatically destroyed or the bus lines 112 and 114 intersecting each other via an insulating film are formed. There is a risk of short circuit. Since these are visually recognized as line defects or point defects on the display screen of the completed liquid crystal display device, there is a problem that the display quality is deteriorated.
[0009]
SUMMARY OF THE INVENTION An object of the present invention is to provide a display device capable of obtaining good display quality without causing a risk of difficulty in array inspection, and a display device substrate used for the display device.
[0010]
[Means for Solving the Problems]
The object is to provide a plurality of bus lines formed on a substrate, an inspection thin film transistor provided for each bus line for inspecting pixel defects, and an inspection terminal connected to each of the inspection thin film transistors. A display device substrate having a high resistance portion connected to each of the inspection terminals, and a common wiring connected to the inspection terminal via the high resistance portion.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
A display device substrate and a display device including the same according to a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 shows a schematic configuration of an active matrix liquid crystal display device as an example of a display device according to the present embodiment. As shown in FIG. 1, the active matrix type liquid crystal display device includes a gate bus line and a data bus line formed to intersect with each other via an insulating film, and a TFT and a pixel electrode formed for each pixel. TFT substrate 2. Further, the liquid crystal display device has a counter substrate 4 on which a common electrode is formed, and a liquid crystal (not shown) sealed between the substrates 2 and 4.
[0012]
The TFT substrate 2 includes a gate bus line driving circuit 80 on which a driver IC for driving a plurality of gate bus lines is mounted and a data bus line driving circuit 82 on which a driver IC for driving a plurality of data bus lines is mounted. Is provided. These drive circuits 80 and 82 output scanning signals and data signals to predetermined gate bus lines or data bus lines based on predetermined signals output from the control circuit 84. A polarizing plate 86 is disposed on the substrate surface of the TFT substrate 2 opposite to the element forming surface, and a backlight unit 88 is mounted on the surface of the polarizing plate 86 opposite to the TFT substrate 2. On the other hand, on the surface of the opposite substrate 4 opposite to the surface on which the common electrode is formed, a polarizing plate 87 and a polarizing plate 87 arranged in crossed Nicols are attached.
[0013]
FIG. 2 shows a part of an equivalent circuit of the TFT substrate 2 according to the present embodiment. As shown in FIG. 2, a plurality of gate bus lines 12 (three in FIG. 2) extending in the vertical direction in the figure are formed in parallel in the display area 16 on the TFT substrate 2. A plurality of data bus lines 14 (two shown in FIG. 2) extending in the left-right direction in the figure crossing the plurality of gate bus lines 12 via the insulating film are formed in parallel with each other. A TFT 20 is formed near each intersection of the gate bus line 12 and the data bus line 14. The gate electrode G of the TFT 20 is electrically connected to the gate bus line 12, and the drain electrode D is electrically connected to the data bus line 14. The source electrode S of the TFT 20 is connected to a pixel electrode forming one electrode of the storage capacitor 30. The other electrode of the storage capacitor 30 is maintained at a predetermined potential such as GND.
[0014]
Outside the display area 16 at one end of the gate bus line 12, a plurality of inspection TFTs 40 and inspection terminals 42 and 44 provided for efficiently inspecting the TFT substrate 2 in an array inspection process are formed. The plurality of gate bus lines 12 are electrically connected to the source electrodes S of the plurality of inspection TFTs 40, respectively. The gate electrodes G of the plurality of inspection TFTs 40 are electrically connected to the plurality of inspection terminals 42, respectively. The plurality of inspection terminals 42 are electrically connected to, for example, one common wiring 60a via the plurality of high resistance portions 62, respectively. The drain electrodes D of the plurality of inspection TFTs 40 are electrically connected to the plurality of inspection terminals 44, respectively. The plurality of inspection terminals 44 are electrically connected to, for example, one common wiring 60b via the plurality of high resistance portions 62, respectively. The configuration of the high resistance section 62 will be described later.
[0015]
Outside the display area 16 at one end of the data bus line 14, a plurality of inspection TFTs 50 and inspection terminals 52 and 54 used together with the inspection TFT 40 and the inspection terminals 42 and 44 in the array inspection process are formed. The plurality of data bus lines 14 are electrically connected to the source electrodes S of the plurality of inspection TFTs 50, respectively. The gate electrodes G of the plurality of inspection TFTs 50 are electrically connected to the plurality of inspection terminals 52, respectively. The plurality of inspection terminals 52 are electrically connected to, for example, one common line 60c via the plurality of high-resistance portions 62, respectively. The drain electrodes D of the plurality of inspection TFTs 50 are electrically connected to the plurality of inspection terminals 54, respectively. The plurality of inspection terminals 54 are electrically connected to, for example, one common wiring 60d via the plurality of high resistance portions 62, respectively.
[0016]
FIG. 3A shows the configuration of the high resistance portion 62 of the TFT substrate 2 according to the present embodiment, and FIG. 3B shows an equivalent circuit of the high resistance portion 62. As shown in FIGS. 3A and 3B, the high-resistance portion 62 is formed, for example, intentionally to meander with a wiring width smaller than other wirings. Thereby, the high resistance portion 62 is provided with a wiring connecting between the inspection terminals 42 and 44 and the inspection TFT 40, a wiring connecting between the inspection terminals 52 and 54 and the inspection TFT 50, or both bus lines. 12 and 14 have higher electric resistance. Therefore, during normal operation, almost no current flows through the high-resistance section 62 and the insulation state is maintained. However, when a high voltage is generated by static electricity, current can flow through the high-resistance section 62. The high-resistance portion 62 is simultaneously formed of the same material as the gate bus line 12, the data bus line 14, the pixel electrode, and the like.
[0017]
In the array inspection process of the TFT substrate 2 using the charge detection method, for example, a predetermined charge is written to the storage capacitors 30 of all the pixels, and the charges are read from the storage capacitors 30 of the respective pixels after a predetermined time has elapsed. The quality of each pixel is determined based on a change between the written charge and the read charge. Specifically, for example, a probe pin of an inspection device having a multiplexer is brought into contact with each of the inspection terminals 42, 44, 52, 54. A predetermined data voltage is applied to the drain electrode D of each inspection TFT 50 via the inspection terminal 54, and a predetermined gate voltage is applied to the gate electrode G of each inspection TFT 50 via the inspection terminal 52, for example, simultaneously. . As a result, the inspection TFT 50 is turned on, and the data voltage is applied to each data bus line 14.
[0018]
On the other hand, a predetermined voltage which is the gate voltage of the TFT 20 of the pixel is applied to the drain electrode D of each test TFT 40 via the test terminal 44, and the gate electrode G of each test TFT 40 is For example, a predetermined gate voltage is sequentially applied. As a result, the inspection TFTs 40 are sequentially turned on, and the voltage applied to the drain electrode D is sequentially applied to each gate bus line 12 as a gate voltage. Here, assuming that a predetermined gate voltage is applied to the gate electrode G of a certain test TFT 40 via the test terminal 42, the TFT 20 of the pixel connected to the gate bus line 12 to which the gate voltage is applied is turned on. That is, a predetermined charge is written to the storage capacitor 30 based on the data voltage applied to the data bus line 14. In addition, since a gate voltage exceeding the threshold voltage is not applied to the gate electrode G of the other inspection TFT 40 due to a voltage drop in the high resistance portion 62 and the common wiring 60a, the other inspection TFT maintains the off state. .
[0019]
After a predetermined time has elapsed, the charge is read from the storage capacitor 30 of each pixel, and the quality of each pixel is determined based on a change between the written charge and the read charge.
When the array inspection process is completed, the inspection terminals 42, 44, 52, and 54, the inspection TFTs 40 and 50, the high-resistance portion 62, and the common wirings 60a to 60d are bonded to the TFT substrate 2 and the counter substrate 4 so that the liquid crystal is formed. It may be sealed and divided and discarded in the middle of the process until the liquid crystal display device is completed.
[0020]
FIG. 4A shows a first modification of the configuration of the high-resistance portion 62 of the TFT substrate 2 according to the present embodiment, and FIG. 4B shows an equivalent circuit thereof. Here, a description will be given by taking the high resistance portion 62 connected to the inspection terminal 42 as an example. As shown in FIGS. 4A and 4B, the high resistance section 62 has two electrostatic protection TFTs 70 and 71. The gate electrode G and the drain electrode D of the first static electricity protection TFT 70 are electrically connected via the reconnection portion 72. A channel protection film 74 is formed on the gate electrode G. Although not shown, an operating semiconductor layer serving as a channel region of the static electricity protection TFT 70 is formed immediately below the channel protection film 74. The gate electrode G and the drain electrode D of the electrostatic protection TFT 70 are electrically connected to the inspection terminal 42 (not shown in FIGS. 4A and 4B). The source electrode S is electrically connected to a common wiring 60a (not shown in FIGS. 4A and 4B).
[0021]
On the other hand, the gate electrode G and the drain electrode D of the second electrostatic protection TFT 71 are electrically connected via the reconnecting portion 73. A channel protection film 74 is formed on the gate electrode G. Although not shown, an operating semiconductor layer serving as a channel region of the static electricity protection TFT 71 is formed immediately below the channel protection film 74. The gate electrode G and the drain electrode D of the electrostatic protection TFT 71 are electrically connected to the common wiring 60a. The source electrode S is electrically connected to the inspection terminal 42.
[0022]
As a result, a high resistance is maintained between the inspection terminal 42 and the common wiring 60a by the high resistance portion 62 including the two electrostatic protection TFTs 70 and 71. When the potential of the inspection terminal 42 becomes higher than the threshold voltage of the electrostatic protection TFT 70, the electrostatic protection TFT 70 is turned on, and a current flows from the inspection terminal 42 to the common wiring 60a. When the potential of the common wiring 60a becomes higher than the threshold voltage of the static electricity protection TFT 71, the static electricity protection TFT 71 is turned on, and a current flows from the common wiring 60a to the inspection terminal 42. Therefore, during normal operation, almost no current flows through the high-resistance section 62 and the insulation state is maintained. However, when a high voltage is generated by static electricity, current can flow through the high-resistance section 62. The static electricity protection TFTs 70 and 71 are simultaneously formed of the same material as the inspection TFTs 40 and 50 and the TFT 20 of the pixel, for example. The high resistance portion 62 connected to the other test terminals 44, 52, 54 has the same configuration as described above.
[0023]
FIG. 5A shows a second modification of the configuration of the high-resistance portion 62 of the TFT substrate 2 according to the present embodiment, and FIG. 5B shows an equivalent circuit thereof. Here, a description will be given by taking the high resistance portion 62 connected to the inspection terminal 42 as an example. As shown in FIGS. 5A and 5B, the high-resistance portion 62 has a capacitance portion including a dielectric layer and first and second electrodes 76 and 77 facing each other via the dielectric layer. ing. The first electrode 76 is electrically connected to the inspection terminal 42, and the second electrode 77 is electrically connected to the common wiring 60a. For example, when the inspection terminal 42 is charged to generate a voltage exceeding the withstand voltage of the capacitance portion, a discharge occurs between the first and second electrodes 76 and 77. Therefore, during normal operation, almost no current flows through the high resistance section 62 and the insulation state is maintained, but when a high voltage is generated by static electricity, the current can be released through the high resistance section 62. The first and second electrodes 76 and 77 are simultaneously formed of, for example, the same material as any two of the gate bus line 12, the data bus line 14, and the pixel electrode. The high resistance portion 62 connected to the other test terminals 44, 52, 54 has the same configuration as described above.
[0024]
FIG. 6 shows a third modification of the configuration of the high-resistance portion 62 of the TFT substrate 2 according to the present embodiment. Here, a description will be given by taking the high resistance portion 62 connected to the inspection terminal 42 as an example. As shown in FIG. 6, the high-resistance portion 62 is electrically connected to, for example, a wiring end (first distributing tip) 78 electrically connected to the inspection terminal 42 and one of the common wirings 60a to 60d. And a wiring end portion (second distributing end portion) 79 connected to the second end portion. The wiring ends 78 and 79 are opposed to each other via a gap 90 having a predetermined width. The gap 90 is covered with, for example, an insulating film. The wiring end 78 has a sharp end 92 that partially narrows the width of the gap 90, and the wiring end 79 has a sharp end 93 that partially narrows the width of the gap 90. The pointed portions 92 and 93 are arranged so as to face each other. The pointed portions 92 and 93 are formed so as to easily cause discharge by partially reducing the width of the gap portion 90. For example, when the inspection terminal 42 is charged, a discharge occurs between the pointed portions 92 and 93 before other portions. Therefore, during normal operation, almost no current flows through the high-resistance section 62 and the insulation state is maintained. However, when a high voltage is generated by static electricity, current can flow through the high-resistance section 62. The high resistance portion 62 connected to the other test terminals 44, 52, 54 has the same configuration as described above.
[0025]
As described above, in the present embodiment, even if a certain test terminal 42 is charged, static electricity is released to the common wiring 60a and the other test terminals 42 via the high-resistance portion 62. Electrostatic breakdown can be prevented. Similarly, even if the inspection terminals 44, 52, and 54 are charged, the charge is released to the common wirings 60 b to 60 d and the other inspection terminals 44, 52, and 54 via the high-resistance portion 62. , 50 can be prevented from being electrostatically damaged. On the other hand, since a high resistance is maintained between the inspection terminal 42 and the common wiring 60a by the high resistance portion 62, a relatively low voltage applied at the time of array inspection is independent of the plurality of inspection terminals 42. Can be applied. Similarly, since the inspection terminals 44, 52, and 54 and the common wirings 60b to 60d are each maintained at a high resistance by the high resistance portion 62, a relatively low voltage applied at the time of array inspection is a plurality of times. The voltage can be independently applied to the inspection terminals 44, 52, 54. Therefore, there is no possibility that the array inspection becomes difficult. Further, there is no possibility that the TFT 20 of the pixel is electrostatically damaged or the bus lines 12 and 14 intersecting with each other via the insulating film are short-circuited.
[0026]
Next, a display device substrate according to a second embodiment of the present invention will be described with reference to FIG. FIG. 7 shows a part of an equivalent circuit of the display device substrate according to the present embodiment. As shown in FIG. 7, the display device substrate according to the present embodiment is characterized in that each of the common wirings 60 a to 60 d is connected via the connection portion 64. The common wirings 60a to 60d are electrically connected to each other. The connection portion 64 connects the common wires 60a to 60d with a conductive member. However, a high resistance may be connected between the common wirings 60a to 60d. That is, the connection section 64 may have a configuration including a second high resistance section similar to the high resistance section 62 shown in FIGS. 3 to 6.
[0027]
When the common wirings 60a and 60b or the common wirings 60c and 60d are formed in different layers with an insulating film interposed therebetween, the high resistance portion shown in FIG. 8 may be formed. FIG. 8A shows a configuration example (No. 1) of a connection portion 64 having a high-resistance portion formed between common wirings 60a and 60b in different layers with an insulating film interposed therebetween, and FIG. 3 shows an equivalent circuit.
[0028]
When the gate bus line 12 and the gate electrode G of the TFT 20 in the pixel area are formed, the gate electrodes G of the electrostatic protection TFTs 102, 104, and 106 are formed on the TFT substrate 2 at the same time. The gate electrodes G of the electrostatic protection TFTs 102 and 104 are formed electrically isolated from other wiring structures. Also, the common wiring 60a is formed at the same time when the gate bus line 12 is formed. The drain electrode D of the static electricity protection TFT 104 and the drain electrode D of the static electricity protection TFT 106 are connected to the common wiring 60a via the contact hole 108.
[0029]
A source / drain electrode between the electrostatic protection TFTs 102 and 104 functions as a conductor, and forms a capacitor 110 with the gate electrode G of the electrostatic protection TFT 106 extending below the conductor.
[0030]
With the above configuration, the static electricity protection TFTs 102, 104, and 106 are connected so that when one of the potentials of the common wirings 60a and 60b increases, a current flows to the other. For example, when the potential of the common wiring 60b increases, a current flows from the source electrode S of the electrostatic protection TFT 102 to the drain electrode D, and the electrostatic protection TFT 106 is turned on via the capacitor 110. As a result, a current flows from the common line 60b to the common line 60a through the electrostatic protection TFT 106, and the potentials become equal.
[0031]
When the potential of the common wiring 60a is high, a current flows from the drain electrode D to the source electrode S in the electrostatic protection TFT 104, the electrostatic protection TFT 106 is turned on via the capacitor 110, and the potentials of the common wirings 60a and 60b are equal. Become.
[0032]
FIG. 9A shows a configuration example (No. 2) of a connection portion 64 having a high-resistance portion formed between common wirings 60a and 60b in different layers with an insulating film interposed therebetween, and FIG. 3 shows an equivalent circuit. In this configuration example, the capacitor 110 is removed from the configuration shown in FIG. 8 and the source / drain electrodes between the electrostatic protection TFTs 102 and 104 and the gate electrode G of the electrostatic protection TFT 106 are short-circuited via the contact hole 112. ing. According to this configuration, the same effect can be obtained by the same operation as that of the connection portion 64 having the high resistance portion in FIG.
[0033]
In the present embodiment, since the common wirings 60a to 60d are electrically connected to each other, it is possible to more reliably prevent the inspection TFTs 40 and 50 from being electrostatically damaged than in the first embodiment. Therefore, there is no possibility that the array inspection becomes difficult. Further, there is no possibility that the TFT 20 of the pixel is electrostatically damaged or the bus lines 12 and 14 intersecting with each other via the insulating film are short-circuited.
[0034]
Next, a display device substrate according to a third embodiment of the present invention will be described with reference to FIG. FIG. 10 shows a part of an equivalent circuit of the display device substrate according to the present embodiment. As shown in FIG. 10, the display device substrate according to the present embodiment has a guard ring 68 formed on the outer peripheral portion, and each of the common wires 60 a to 60 d is connected to the guard ring 68 via the connection portion 66. Is characterized by Each of the common wirings 60a to 60d and the guard ring 68 are electrically connected. The connection part 66 connects the common wirings 60a to 60d with a conductive member. However, high resistance may be maintained between the common wirings 60a to 60d by the high resistance portion. That is, the connection section 66 may be configured to include a third high-resistance section similar to the high-resistance section 62 shown in FIGS. The guard ring 68 may be connected to the gate bus line 12, the data bus line 14, and the like.
[0035]
In the present embodiment, the inspection TFTs 40 and 50 are provided with the guard ring 68 formed on the outer peripheral portion, and the common wirings 60 a to 60 d are connected to the guard ring 68 via the connection portions 66. Destruction can be more reliably prevented than in the first embodiment. Therefore, there is no possibility that the array inspection becomes difficult. Further, there is no possibility that the TFT 20 of the pixel is electrostatically damaged or the bus lines 12 and 14 intersecting with each other via the insulating film are short-circuited.
[0036]
The present invention is not limited to the above embodiment, and various modifications are possible.
For example, in the above embodiment, a display device substrate provided with a channel protective film type TFT is taken as an example. However, the present invention is not limited to this, and is also applicable to a display device substrate provided with a channel etch type TFT. it can.
[0037]
Further, in the above embodiment, the liquid crystal display device is described as an example, but the present invention is not limited to this, and can be applied to other display devices such as an organic EL display device and an inorganic EL display device.
[0038]
The display device substrate and the display device including the same according to the embodiment described above are summarized as follows.
(Appendix 1)
A plurality of bus lines formed on the substrate,
Inspection thin film transistor provided for each bus line to inspect pixel defects,
An inspection terminal connected to each of the inspection thin film transistors,
A high-resistance portion connected to each of the inspection terminals,
A common wiring connected to the inspection terminal via the high resistance portion;
A substrate for a display device, comprising:
[0039]
(Appendix 2)
In the display device substrate according to Supplementary Note 1,
The high resistance portion has a higher electric resistance than a wiring connecting the inspection terminal and the inspection thin film transistor.
A substrate for a display device, comprising:
[0040]
(Appendix 3)
In the display device substrate according to Supplementary Note 1 or 2,
The high resistance portion is
A first thin film transistor including a gate electrode and a drain electrode connected to the inspection terminal, and a source electrode connected to the common wiring;
A second thin film transistor including a gate electrode and a drain electrode connected to the common wiring, and a source electrode connected to the inspection terminal;
A substrate for a display device, comprising:
[0041]
(Appendix 4)
4. The display device substrate according to any one of supplementary notes 1 to 3, wherein
The high-resistance portion includes a first electrode connected to the inspection terminal, and a second electrode connected to the common wiring and disposed opposite to the first electrode via a dielectric layer. Having a capacity part with
A substrate for a display device, comprising:
[0042]
(Appendix 5)
5. The display device substrate according to any one of supplementary notes 1 to 4, wherein
The high-resistance portion is disposed opposite to a first wiring end connected to the inspection terminal and a second wiring connected to the common wiring and disposed opposite to the first end via a predetermined gap. Having a wiring end
A substrate for a display device, comprising:
[0043]
(Appendix 6)
6. The display device substrate according to any one of Supplementary Notes 1 to 5,
The plurality of common lines are connected to each other via a second high-resistance portion.
A substrate for a display device, comprising:
[0044]
(Appendix 7)
7. The display device substrate according to any one of supplementary notes 1 to 6, wherein
Having a guard ring connected to the plurality of common wirings;
A substrate for a display device, comprising:
[0045]
(Appendix 8)
The display device substrate according to attachment 7, wherein
The guard ring is connected to the plurality of common wirings via a third high-resistance portion.
A substrate for a display device, comprising:
[0046]
(Appendix 9)
In a display device including a substrate having a plurality of bus lines,
9. The display device substrate according to any one of Supplementary Notes 1 to 8, which is used for the substrate.
A display device characterized by the above-mentioned.
[0047]
【The invention's effect】
As described above, according to the present invention, it is possible to realize a display device having good display quality and a display device substrate used for the display device without the risk of difficulty in array inspection.
[Brief description of the drawings]
FIG. 1 is a diagram showing a schematic configuration of a display device according to a first embodiment of the present invention.
FIG. 2 is a diagram showing an equivalent circuit of the display device substrate according to the first embodiment of the present invention.
FIG. 3 is a diagram illustrating a configuration of a high-resistance portion of a display device substrate and an equivalent circuit thereof according to the first embodiment of the present invention.
FIG. 4 is a diagram showing a first modification of the configuration of the high-resistance portion of the display device substrate according to the first embodiment of the present invention, and an equivalent circuit thereof.
FIG. 5 is a view showing a second modification of the configuration of the high-resistance portion of the display device substrate according to the first embodiment of the present invention, and an equivalent circuit thereof.
FIG. 6 is a diagram showing a third modification of the configuration of the high-resistance portion of the display device substrate according to the first embodiment of the present invention.
FIG. 7 is a diagram showing an equivalent circuit of a display device substrate according to a second embodiment of the present invention.
FIG. 8 is a diagram illustrating a configuration example (No. 1) of a high resistance portion of a display device substrate according to a second embodiment of the present invention and an equivalent circuit thereof.
FIG. 9 is a diagram showing a configuration example (part 2) of a high-resistance portion of a display device substrate according to a second embodiment of the present invention and an equivalent circuit thereof.
FIG. 10 is a diagram showing an equivalent circuit of a display device substrate according to a third embodiment of the present invention.
FIG. 11 is a diagram showing an equivalent circuit of a conventional display device substrate.
[Explanation of symbols]
2 TFT substrate
4 Counter substrate
12 Gate bus line
14 Data bus line
16 Display area
20 TFT
30 storage capacity
40, 50 TFT for inspection
42, 44, 52, 54 Inspection terminals
60a-60d common wiring
62 High resistance part
64, 66 connection
68 Guard Ring
70, 71, 102, 104, 106 TFT for electrostatic protection
72, 73 Reconnection section
74 channel protective film
76, 77 electrodes
78, 79 Wiring end
80 Gate bus line drive circuit
82 Data Bus Line Drive Circuit
84 control circuit
86, 87 Polarizing plate
88 backlight unit
90 gap
92, 93 point
108, 112 Contact hole
110 capacity

Claims

A plurality of bus lines formed on the substrate,
Inspection thin film transistor provided for each bus line to inspect pixel defects,
An inspection terminal connected to each of the inspection thin film transistors,
A high-resistance portion connected to each of the inspection terminals,
A display device substrate, comprising: a common wiring connected to the inspection terminal via the high resistance portion.

The display device substrate according to claim 1,
The high resistance portion is
A first thin film transistor including a gate electrode and a drain electrode connected to the inspection terminal, and a source electrode connected to the common wiring;
A display device substrate, comprising: a second thin film transistor including a gate electrode and a drain electrode connected to the common wiring, and a source electrode connected to the inspection terminal.

The display device substrate according to claim 1, wherein
The display device substrate, wherein the plurality of common wirings are connected to each other via a second high-resistance portion.

The display device substrate according to any one of claims 1 to 3,
A display device substrate, further comprising a guard ring connected to the plurality of common lines.

In a display device including a substrate having a plurality of bus lines,
A display device, wherein the substrate for a display device according to claim 1 is used as the substrate.