JP2004265484A

JP2004265484A - 半導体記憶装置

Info

Publication number: JP2004265484A
Application number: JP2003053141A
Authority: JP
Inventors: Yasuhiro Kashiwazaki; 泰宏柏崎
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-02-28
Filing date: 2003-02-28
Publication date: 2004-09-24
Also published as: US20040170067A1; US6853592B2

Abstract

【課題】モールド状態においても内部電源電圧に対する半導体記憶装置の動作マージンを外部から評価することが可能な半導体記憶装置を提供する。
【解決手段】セレクター２２は、テストモードイネーブル信号ＴＭｅｎおよび参照電圧選択信号Ｖｒｅｆ１ｅｎ〜ＶｒｅｆＮｅｎに応じて、電圧分割回路１６からの分割電圧Ｖｒｅｆ１Ａ〜ＶｒｅｆＮＡおよび参照電圧発生回路２１からの参照電圧ＶｒｅｆＳの中から１つの基準電圧ＶＲＥＦＳを選択する。内部電圧発生回路２３は、セレクター２２から出力される基準電圧ＶＲＥＦＳを受けて、内部電源電圧ＶＤＤＳを発生する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、パッケージに収められた状態で内部電源電圧の制御が可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）のような半導体記憶装置では、外部から供給される電源電圧に基づいてまず参照電圧が生成され、この参照電圧をもとに数種類の内部電源電圧が生成される。
【０００３】
特許文献１に記載された従来の半導体記憶装置は、外部電源電圧が入力され内部参照電圧を発生する参照電圧生成回路と、内部参照電圧が入力され所定値の基準電圧を出力する基準電圧回路と、所定値の基準電圧および外部電源電圧に基づいて内部電源電圧を生成する内部電源回路とを備え、基準電圧回路は、プロービングによって測定された基準電圧の測定値に基づいて任意のヒューズを溶断することにより、基準電圧を予め設定された電圧値に微調整して出力することができる。
【０００４】
【特許文献１】
特開２００２−１５５９９号公報
【０００５】
【発明が解決しようとする課題】
一般に、ＤＲＡＭのような半導体記憶装置では、製品として出荷する前のテストとして、内部電源電圧に対する半導体記憶装置の動作マージンを評価する必要がある。
【０００６】
特許文献１に記載された従来の半導体記憶装置は、半導体チップがモールド樹脂に覆われてパッケージされたモールド状態において内部電源電圧を制御することができず、内部電源電圧に対する半導体記憶装置の動作マージンをモールド状態において外部から評価することができないという問題点があった。
【０００７】
それゆえに、この発明の目的は、モールド状態においても内部電源電圧に対する半導体記憶装置の動作マージンを外部から評価することが可能な半導体記憶装置を提供することである。
【０００８】
【課題を解決するための手段】
この発明は、パッケージに収められた半導体記憶装置であって、外部電源電圧をもとに参照電圧を発生する参照電圧発生回路と、パッケージ外部から与えられる外部電圧を、互いに異なる電圧値を有する複数の分割電圧に分割する電圧分割回路と、パッケージ外部からの制御信号に応じて、参照電圧および複数の分割電圧の中から１つの基準電圧を選択する選択回路と、基準電圧をもとに内部電源電圧を発生する内部電圧発生回路とを備える。
【０００９】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１０】
［実施の形態１］
図１は、この発明の実施の形態１による半導体記憶装置１Ａの概略的な構成を示したブロック図である。
【００１１】
図１に示す実施の形態１の半導体記憶装置１Ａは、入力バッファ回路１１と、データ書込回路１２と、メモリアレイ１３と、コマンド・アドレスデコーダ１４と、内部レジスタ１５と、電圧分割回路１６Ａと、内部電圧発生部２０，３０，４０とを備える。
【００１２】
入力バッファ回路１１は、外部から入力される外部信号を受けて、データ信号についてはデータ書込回路１２に出力し、データマスク信号，コマンド信号，およびアドレス信号についてはコマンド・アドレスデコーダ１４に出力する。データ書込回路１２は、入力されたデータ信号をメモリアレイ１３内のメモリセルに書込む。また、半導体記憶装置１Ａにおいて入出力されるデータ信号は、入力バッファ回路１１から出力されるデータマスク信号によってマスクされる。
【００１３】
コマンド・アドレスデコーダ１４は、コマンド信号およびアドレス信号をデコードする。デコードされたコマンド信号のうち、モードレジスタセット（ＭＲＳ）コマンドにより設定されたリードレイテンシおよびバースト長などの情報が内部レジスタ１５に格納される。内部レジスタ１５には、他にもテストモードイネーブル信号ＴＭｅｎおよび参照電圧選択信号Ｖｒｅｆ１ｅｎ〜ＶｒｅｆＮｅｎ（いずれも後に説明）が格納される。
【００１４】
内部レジスタ１５への情報の書込みは、デコードされたコマンド信号によって制御される。内部レジスタ１５への情報書込み動作は、たとえば、標準ＤＲＡＭにおけるＭＲＳ動作と同様に行なえばよい。なお、内部レジスタ１５は、電源投入時に所定の値にリセットされることが望ましい。これは、電源投入時にレジスタ値が不定になると、半導体記憶装置１Ａを通常動作させたい時にも、テストモードイネーブル信号ＴＭｅｎが誤って活性化される可能性があるからである。
【００１５】
電圧分割回路１６Ａは、外部から与えられる外部電源電圧ＶＤＤを複数の分割電圧Ｖｒｅｆ１Ａ〜ＶｒｅｆＮＡに分割して、内部電圧発生部２０，３０，４０にそれぞれ出力する。
【００１６】
内部電圧発生部２０は、参照電圧ＶｒｅｆＳを発生する参照電圧発生回路２１と、基準電圧ＶＲＥＦＳを選択するセレクター２２と、内部電源電圧ＶＤＤＳを発生する内部電圧発生回路２３とを含む。内部電源ＶＤＤＳは、たとえばメモリセル用電源として用いられる。
【００１７】
内部電圧発生部３０は、参照電圧ＶｒｅｆＰを発生する参照電圧発生回路３１と、基準電圧ＶＲＥＦＰを選択するセレクター３２と、内部電源電圧ＶＤＤＰを発生する内部電圧発生回路３３とを含む。内部電源ＶＤＤＰは、たとえば半導体記憶装置１Ａ内の周辺回路用電源として用いられる。
【００１８】
内部電圧発生部４０は、参照電圧ＶｒｅｆＤを発生する参照電圧発生回路４１と、基準電圧ＶＲＥＦＤを選択するセレクター４２と、内部電源電圧ＶＰＰを発生する内部電圧発生回路４３とを含む。内部電源ＶＰＰは、たとえばワード線用電源として用いられる。
【００１９】
内部電圧発生部２０，３０，４０は互いに同等の構成を有するため、ここでは、内部電圧発生部２０に含まれる参照電圧発生回路２１，セレクター２２，および内部電圧発生回路２３を代表して説明する。
【００２０】
参照電圧発生回路２１は、外部から与えられる外部電源電圧ＶＤＤを受けて、参照電圧ＶｒｅｆＳを発生する。セレクター２２は、テストモードイネーブル信号ＴＭｅｎおよび参照電圧選択信号Ｖｒｅｆ１ｅｎ〜ＶｒｅｆＮｅｎに応じて、分割電圧Ｖｒｅｆ１Ａ〜ＶｒｅｆＮＡおよび参照電圧ＶｒｅｆＳの中から１つの基準電圧ＶＲＥＦＳを選択する。なお、テストモードイネーブル信号ＴＭｅｎおよび参照電圧選択信号Ｖｒｅｆ１ｅｎ〜ＶｒｅｆＮｅｎは、外部から入力される外部信号に含まれる。内部電圧発生回路２３は、セレクター２２から出力される基準電圧ＶＲＥＦＳを受けて、内部電源電圧ＶＤＤＳを発生する。
【００２１】
以下、実施の形態１による半導体記憶装置１Ａの特徴部分である電圧分割回路１６Ａ，参照電圧発生回路２１，セレクター２２，および内部電圧発生回路２３の各具体的な回路構成について説明する。
【００２２】
図２は、この発明の実施の形態１による電圧分割回路１６Ａの回路構成を示した回路図である。
【００２３】
図２に示す実施の形態１の電圧分割回路１６Ａは、外部電源電圧ＶＤＤが与えられるノードと接地ノードとの間に、各々が同一の抵抗値ＲＡを有する抵抗素子１６Ａ＿１〜１６Ａ＿Ｎ−１が直列接続された構成となっている。抵抗素子１６Ａ＿ｋ（ｋ＝１〜Ｎ−１）はノードＮＡｋとノードＮＡ（ｋ＋１）との間に接続され、ノードＮＡｋ（ｋ＝１〜Ｎ）には分割電圧ＶｒｅｆｋＡが与えられる。分割電圧ＶｒｅｆｋＡの電圧値は、
ＶｒｅｆｋＡ＝ＶＤＤ・（Ｎ−ｋ）／（Ｎ−１）
と表わされる。
【００２４】
図３は、この発明の実施の形態１による参照電圧発生回路２１の回路構成の一例を示した回路図である。
【００２５】
図３に示す実施の形態１の参照電圧発生回路２１は、定電流源１０１と、抵抗素子１０２と、ＰチャネルＭＯＳトランジスタ１０３と、演算増幅器１０４とを含む。
【００２６】
定電流源１０１は、外部電源電圧ＶＤＤをもとに定電流Ｉｃｏｎｓｔを生成する。定電流源１０１，抵抗素子１０２，およびダイオード接続されたＰチャネルＭＯＳトランジスタ１０３は環状に接続され、定電流源１０１の出力ノードＮ２１には定電圧Ｖｃｏｎｓｔが現れる。演算増幅器１０４は、マイナス側の入力端子と出力端子とが接続されたボルテージフォロワを構成し、定電圧Ｖｃｏｎｓｔをプラス側の入力端子に受けて、参照電圧ＶｒｅｆＳを出力する。
【００２７】
図４は、この発明の実施の形態１によるセレクター２２の回路構成を示した回路図である。
【００２８】
図４に示す実施の形態１のセレクター２２は、インバータ２０１−１〜２０１−Ｎ，２０３，２０５と、トランスファゲート２０２−１〜２０２−Ｎ，２０４，２０６とを含む。
【００２９】
参照電圧選択信号Ｖｒｅｆｋｅｎ（ｋ＝１〜Ｎ）は、そのまま、あるいはインバータ２０１−ｋによって反転されて、トランスファゲート２０２−ｋに入力される。トランスファゲート２０２−ｋは、参照電圧選択信号ＶｒｅｆｋｅｎがＨレベル（論理ハイ）のとき、分割電圧ＶｒｅｆｋＡをノードＮ２２ａに与える。
【００３０】
テストモードイネーブル信号ＴＭｅｎは、そのまま、あるいはインバータ２０３，２０５によって反転されて、トランスファゲート２０４，２０６にそれぞれ入力される。トランスファゲート２０４は、テストモードイネーブル信号ＴＭｅｎがＨレベルのとき、ノードＮ２２ａの電圧をノードＮ２２ｂに与える。トランスファゲート２０６は、テストモードイネーブル信号ＴＭｅｎがＬレベル（論理ロー）のとき、参照電圧ＶｒｅｆＳをノードＮ２２ｂに与える。ノードＮ２２ｂに与えられた電圧は、基準電圧ＶＲＥＦＳとして出力される。
【００３１】
図５は、この発明の実施の形態１によるセレクター２２の回路動作を説明するためのタイミング図である。ここでは、参照電圧ＶｒｅｆＳ＝１．８［Ｖ］と仮定する。また、図２の電圧分割回路１６Ａにおいて説明したように、分割電圧Ｖｒｅｆ１Ａは、外部電源電圧ＶＤＤに等しくなる。ここでは、外部電源電圧ＶＤＤ＝２．５［Ｖ］と仮定する。
【００３２】
時刻ｔがｔ１以前のとき、テストモードイネーブル信号ＴＭｅｎおよび参照電圧選択信号Ｖｒｅｆｋｅｎ（ｋ＝１〜Ｎ）は、いずれもＬレベルとなる。このとき、図４のトランスファゲート２０６がオンとなり、基準電圧ＶＲＥＦＳは、参照電圧ＶｒｅｆＳ＝１．８［Ｖ］となる。
【００３３】
時刻ｔがｔ１以後のとき、テストモードイネーブル信号ＴＭｅｎおよび参照電圧選択信号Ｖｒｅｆ１ｅｎがＨレベルとなり、参照電圧選択信号Ｖｒｅｆｋｅｎ（ｋ＝２〜Ｎ）はＬレベルのままである。このとき、図４のトランスファゲート２０２−１，２０３がオンとなり、基準電圧ＶＲＥＦＳは、外部電源電圧ＶＤＤ＝２．５［Ｖ］となる。
【００３４】
テストモードイネーブル信号ＴＭｅｎおよび参照電圧選択信号Ｖｒｅｆ１ｅｎ〜ＶｒｅｆＮｅｎは外部から入力されるため、基準電圧ＶＲＥＦＳは外部からの制御により複数の電圧値を選択することができる。
【００３５】
図６は、この発明の実施の形態１による内部電圧発生回路２３の回路構成の一例を示した回路図である。
【００３６】
図６に示す実施の形態１の内部電圧発生回路２３は、演算増幅器３０１と、ＰチャネルＭＯＳトランジスタ３０２と、抵抗素子３０３とを含む。
【００３７】
演算増幅器３０１は、マイナス側の入力端子がノードＮ２３に接続され、出力端子がＰチャネルＭＯＳトランジスタ３０２のゲートに接続される。ＰチャネルＭＯＳトランジスタ３０２および抵抗素子３０３は、ノードＮ２３をはさんで電源ノードと接地ノードとの間に直列接続される。演算増幅器３０１のプラス側の入力端子には基準電圧ＶＲＥＦＳが与えられ、抵抗値Ｒ１を有する抵抗素子３０３には定電流Ｉ０が流れる。このとき、ノードＮ２３には内部電圧ＶＤＤＳ＝Ｒ１・Ｉ０が現れる。なお、内部電源電圧ＶＤＤＳの大きさは、実質的に基準電圧ＶＲＥＦＳと等しい。
【００３８】
このように、内部電圧発生部２０は、外部から入力される分割電圧Ｖｒｅｆ１Ａ〜ＶｒｅｆＮＡおよび参照電圧ＶｒｅｆＳの中から、テストモードイネーブル信号ＴＭｅｎおよび参照電圧選択信号Ｖｒｅｆ１ｅｎ〜ＶｒｅｆＮｅｎに応じて１つの基準電圧ＶＲＥＦＳを選択し、基準電圧ＶＲＥＦＳをもとに内部電源電圧ＶＤＤＳを発生する。
【００３９】
以上のように、実施の形態１によれば、外部からの制御信号に応じて参照電圧および複数の分割電圧の中から１つの基準電圧を選択することにより、モールド状態においても内部電源電圧に対する半導体記憶装置の動作マージンを外部から評価することが可能となる。
【００４０】
［実施の形態２］
図７は、この発明の実施の形態２による半導体記憶装置１Ｂの概略的な構成を示したブロック図である。
【００４１】
図７に示す実施の形態２の半導体記憶装置１Ｂは、入力バッファ回路１１と、データ書込回路１２と、メモリアレイ１３と、コマンド・アドレスデコーダ１４と、内部レジスタ１５と、電圧分割回路１６Ｂと、内部電圧発生部２０，３０，４０と、ＡＮＤゲート５１とを備える。
【００４２】
入力バッファ回路１１は、外部から入力される外部信号を受けて、データ信号についてはデータ書込回路１２に出力し、コマンド信号およびアドレス信号についてはコマンド・アドレスデコーダ１４に出力する。データ書込回路１２は、入力されたデータ信号をメモリアレイ１３内のメモリセルに書込む。
【００４３】
コマンド・アドレスデコーダ１４は、コマンド信号およびアドレス信号をデコードする。デコードされたコマンド信号のうち、モードレジスタセット（ＭＲＳ）コマンドにより設定されたリードレイテンシおよびバースト長などの情報が内部レジスタ１５に格納される。内部レジスタ１５には、他にもテストモードイネーブル信号ＴＭｅｎおよび参照電圧選択信号Ｖｒｅｆ１ｅｎ〜ＶｒｅｆＮｅｎが格納される。
【００４４】
内部レジスタ１５への情報の書込みは、デコードされたコマンド信号によって制御される。内部レジスタ１５への情報書込み動作は、たとえば、標準ＤＲＡＭにおけるＭＲＳ動作と同様に行なえばよい。なお、内部レジスタ１５は、電源投入時に所定の値にリセットされることが望ましい。これは、電源投入時にレジスタ値が不定になると、半導体記憶装置１Ｂを通常動作させたい時にも、テストモードイネーブル信号ＴＭｅｎが誤って活性化される可能性があるからである。
【００４５】
ＡＮＤゲート５１は、内部レジスタ１５から出力されるテストモードイネーブル信号ＴＭｅｎの反転信号および外部から与えられる外部データマスク信号ｅｘｔＤＭを受けて、データマスク信号ＤＭをコマンド・アドレスデコーダ１４に出力する。半導体記憶装置１Ｂにおいて入出力されるデータ信号は、データマスク信号ＤＭによってマスクされる。
【００４６】
テストモードイネーブル信号ＴＭｅｎがＨレベルのとき、データマスク信号ＤＭは、外部データマスク信号ｅｘｔＤＭの論理状態にかかわらず常にＬレベルとなる。したがって、実施の形態２の半導体記憶装置１Ｂがテストモードに入ったとき、半導体記憶装置１Ｂにおいて入出力されるデータ信号はデータマスク信号ＤＭによってマスクされることはなく、テストモード時においてもデータ信号の入出力に関するテストが可能となる。
【００４７】
電圧分割回路１６Ｂは、データマスク信号電圧ＶＤＭの電圧を複数の分割電圧Ｖｒｅｆ１Ｂ〜ＶｒｅｆＮＢに分割して、内部電圧発生部２０，３０，４０にそれぞれ出力する。
【００４８】
実施の形態２の内部電圧発生部２０，３０，４０は、分割電圧Ｖｒｅｆ１Ａ〜ＶｒｅｆＮＡが分割電圧Ｖｒｅｆ１Ｂ〜ＶｒｅｆＮＢに置き換えられた点を除いて実施の形態１の内部電圧発生部２０，３０，４０と同等なので、ここでは説明を繰り返さない。
【００４９】
以下、実施の形態１の半導体記憶装置１Ａと比較して実施の形態２の半導体記憶装置１Ｂの特徴部分である電圧分割回路１６Ｂの具体的な回路構成について説明する。
【００５０】
図８は、この発明の実施の形態２による電圧分割回路１６Ｂの回路構成を示した回路図である。
【００５１】
図８に示す実施の形態２の電圧分割回路１６Ｂは、データマスク信号電圧ＶＤＭが与えられるデータマスクピンと接地ノードとの間に、各々が同一の抵抗値ＲＢを有する抵抗素子１６Ｂ＿１〜１６Ｂ＿Ｎ−１が直列接続された構成となっている。抵抗素子１６Ｂ＿ｋ（ｋ＝１〜Ｎ−１）はノードＮＢｋとノードＮＢ（ｋ＋１）との間に接続され、ノードＮＢｋ（ｋ＝１〜Ｎ）には分割電圧ＶｒｅｆｋＢが与えられる。分割電圧ＶｒｅｆｋＢの電圧値は、
ＶｒｅｆｋＢ＝ＶＤＭ・（Ｎ−ｋ）／（Ｎ−１）
と表わされる。
【００５２】
データマスク信号電圧ＶＤＭは、外部電源電圧ＶＤＤとは違って柔軟に電圧値を設定することができ、外部電源電圧ＶＤＤ以上の電圧値に設定することも可能である。ゆえに、実施の形態２の分割電圧Ｖｒｅｆ１Ｂ〜ＶｒｅｆＮＢは、実施の形態１の分割電圧Ｖｒｅｆ１Ａ〜ＶｒｅｆＮＡに比べてより広範囲な電圧設定が可能である。
【００５３】
以上のように、実施の形態２によれば、外部からの制御信号に応じて参照電圧および複数の分割電圧の中から１つの基準電圧を選択することにより、内部電源電圧に対するモールド状態の半導体記憶装置の動作マージンをより柔軟に外部から評価することが可能となる。
【００５４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５５】
【発明の効果】
以上のように、この発明によれば、モールド状態においても内部電源電圧に対する半導体記憶装置の動作マージンを外部から評価することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体記憶装置１Ａの概略的な構成を示したブロック図である。
【図２】この発明の実施の形態１による電圧分割回路１６Ａの回路構成を示した回路図である。
【図３】この発明の実施の形態１による参照電圧発生回路２１の回路構成の一例を示した回路図である。
【図４】この発明の実施の形態１によるセレクター２２の回路構成を示した回路図である。
【図５】この発明の実施の形態１によるセレクター２２の回路動作を説明するためのタイミング図である。
【図６】この発明の実施の形態１による内部電圧発生回路２３の回路構成の一例を示した回路図である。
【図７】この発明の実施の形態２による半導体記憶装置１Ｂの概略的な構成を示したブロック図である。
【図８】この発明の実施の形態２による電圧分割回路１６Ｂの回路構成を示した回路図である。
【符号の説明】
１Ａ，１Ｂ半導体記憶装置、１１入力バッファ回路、１２データ書込回路、１３メモリアレイ、１４コマンド・アドレスデコーダ、１５内部レジスタ、１６Ａ，１６Ｂ電圧分割回路、１６Ａ＿１〜１６Ａ＿Ｎ，１６Ｂ＿１〜１６Ｂ＿Ｎ，１０２，３０３抵抗素子、２０，３０，４０内部電圧発生部、２１，３１，４１参照電圧発生回路、２２，３２，４２セレクター、２３，３３，４３内部電圧発生回路、５１ＡＮＤゲート、１０１定電流源、１０３，３０２ＰチャネルＭＯＳトランジスタ、１０４，３０１演算増幅器、２０１−１〜２０１−Ｎ，２０３，２０５インバータ、２０２−１〜２０２−Ｎ，２０４，２０６トランスファゲート。

Claims

パッケージに収められた半導体記憶装置であって、
外部電源電圧をもとに参照電圧を発生する参照電圧発生回路と、
前記パッケージ外部から与えられる外部電圧を、互いに異なる電圧値を有する複数の分割電圧に分割する電圧分割回路と、
前記パッケージ外部からの制御信号に応じて、前記参照電圧および前記複数の分割電圧の中から１つの基準電圧を選択する選択回路と、
前記基準電圧をもとに内部電源電圧を発生する内部電圧発生回路とを備える、半導体記憶装置。
前記電圧分割回路は、
前記外部電圧として前記外部電源電圧が与えられる外部電源ノードと、
前記外部電源ノードと接地ノードとの間に直列接続され、前記外部電源電圧を互いに異なる電圧値を有する複数の分割電圧に分割する複数の抵抗素子とを含む、請求項１に記載の半導体記憶装置。
前記電圧分割回路は、
前記外部電圧としてデータマスク信号電圧が与えられるデータマスクピンと、
前記データマスクピンと接地ノードとの間に直列接続され、前記データマスク信号電圧を互いに異なる電圧値を有する複数の分割電圧に分割する複数の抵抗素子とを含む、請求項１に記載の半導体記憶装置。
前記選択回路は、
前記複数の分割電圧の各々に対して設けられた複数の選択信号に応じて、前記複数の分割電圧の中から１つの選択電圧を選択する分割電圧選択部と、
テストモード制御信号が一方の論理レベルをとった時には前記参照電圧を前記基準電圧として選択し、前記テストモード制御信号が他方の論理レベルをとった時には前記選択電圧を前記基準電圧として選択する基準電圧選択部とを含む、請求項１に記載の半導体記憶装置。