JP2004241535A

JP2004241535A - 抵抗変化素子および製造方法

Info

Publication number: JP2004241535A
Application number: JP2003028014A
Authority: JP
Inventors: Akito Miyamoto; 明人宮本; Tadashi Morimoto; 廉森本; Hideyuki Tanaka; 英行田中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-02-05
Filing date: 2003-02-05
Publication date: 2004-08-26

Abstract

【課題】本発明は相変化材料を記録層に用いる抵抗変化素子の特性ばらつきを抑制し、信頼性に優れた抵抗変化素子および製造方法を提供する。
【解決手段】基板１上に第１電極３とその上部にコンタクトホール５が形成された誘電体層４および記録層７が設けられ、第２電極８で記録層７が挟持され、第１電極３および第２電極８との間に電気的パルスを印加することにより抵抗値が変化する記録層７を備えた抵抗変化素子において、誘電体層４と記録層７の間に記録層の密着層６を設けた。この密着層６は、２族−６族半導体（例えばＺｎＳ）から形成され、ＳｉＯ_２を含んでいることが好ましい。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、相変化を利用した抵抗変化型不揮発性メモリデバイスの構成および製造方法に関するものである。
【０００２】
【従来の技術】
近年、携帯電話や携帯情報端末（ＰＤＡ）においても、大量の画像情報を扱うニーズが多くなり、高速、低消費電力かつ小型大容量な不揮発性メモリが切望されている。中でも、結晶状態によってバルクの抵抗値が変化する特性を利用したメモリ、いわゆる相変化型メモリデバイスが、超高集積でかつ不揮発性動作が可能なメモリとして近年、注目を集めている。このメモリデバイスはカルコゲン元素で構成される相変化材料を２つの電極材料で挟んだ単純な構造をしており、２極間に電流を流して相変化材料にジュール熱を加え、結晶状態を変化（非晶質相←→結晶相）させることにより電気的スイッチングを実現している。例えばＧｅＳｂＴｅ系の相変化材料などでは複数の結晶相が混在しており、原理的に２極間の抵抗値をアナログ的に変化させることも可能なため、デジタル回路のメモリ以外にアナログ（多値の）メモリとしても期待されている。メモリ活性領域の結晶状態は室温で極めて安定であるため、１０年を超える記憶保持も十分可能であるとされる。
【０００３】
相変化材料を使用するメモリデバイスのデバイス構造、動作理論についてはオブシンスキーらにより開示されている（例えば特許文献１、特許文献２、特許文献３）。
【０００４】
【特許文献１】
米国特許第５１６６７５８号公報
【特許文献２】
米国特許第５２９６７１６号公報
【特許文献３】
特表平１１−５１０３１７号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、これらのメモリデバイスを製造するためには、成膜技術やデバイスの微細化技術が必要であり、その製造方法の開発が望まれている。しかし従来技術にはこれらのデバイスの詳細な製造方法は開示されていない。また、我々が鋭意検討を行ったところカルコゲン元素を含んだ記録層をスパッタリング法で成膜した結果、コンタクトホール周辺に記録層の膨らみ（ボイド）が生じてしまい、電極の段切れや抵抗変化素子の特性のばらつきを生じる原因であることが明らかとなり、この課題を解決する本発明を見いだすことになった。さらに、抵抗変化素子を実用上の信頼性を向上させることや、スイッチング特性の向上が求められている。
【０００６】
また、これらのメモリデバイスの実用化には、従来の半導体製造工程で一環して製造できることが低コスト化、量産性を図るためにも必要とされている。
【０００７】
本発明は前記従来の課題を解決し、抵抗変化素子および製造方法を提供する事を目的とする。
【０００８】
【課題を解決するための手段】
前記の目的を達成するため、第１と第２の電極を備えた抵抗変化素子であって、前記電極間に設けられている誘電体層と記録層の間に記録層の密着層を設けることを特徴とする抵抗変化素子としたものであり、これにより信頼性が向上する。また、抵抗変化素子の記録層の膜厚を１５ｎｍ以下にすることにより低電力高速動作が可能となる。
【０００９】
また、抵抗変化素子の製造において、記録層の堆積がスパッタリング法でおこなわれ、スパッタリングガス圧が０．４（±０．１）Ｐａ以下であることを特徴とすることにより前記課題のコンタクトホール周辺部のボイドを抑制することが達成でき、信頼性に優れた抵抗変化素子が提供できる。さらに、従来の半導体製造工程を利用できるため低コスト化で量産性に優れた製造が可能となる。
【００１０】
本発明の請求項１に記載の発明は、基板上に第１の電極とその上部にコンタクトホールが形成された誘電体層および記録層が設けられ、第２の電極で記録層が挟持され、前記第１の電極および第２の電極間に電気的パルスを印加することにより抵抗値が変化する記録層を備えた抵抗変化素子であって、前記誘電体層と記録層の間に記録層の密着層を設けることを特徴とする抵抗変化素子としたものであり、これによりデバイスの記録層の密着性が向上し、特性ばらつきの低減、サイクル特性および信頼性に優れた抵抗変化素子が実現できる作用を有する。密着層としては、請求項２に記載のように、密着層が酸化物、窒素酸化物、窒化物、フッ化物、硫化物、塩化物、硼化物、燐化物、窒素炭化物、あるいはこれらの混合物から少なくとも１種以上選ばれてなることを特徴とする抵抗変化素子であり、より好ましくは、請求項３に記載した密着層が硫化物から構成されていることを特徴とする抵抗変化素子としたものであり、具体的に請求項４に記載したように密着層がＺｎＳとＳｉＯ_２から構成されていることを特徴とする抵抗変化素子としたものである。これにより、抵抗変化の際に生じる膜剥離を抑制し、素子特性のばらつきの低減、サイクル特性および信頼性に優れた抵抗変化素子を提供できる作用を有する。
【００１１】
本発明の請求項５に記載の発明は、基板上に第１の電極とその上部にコンタクトホールが形成された誘電体層および記録層が設けられ、第２の電極で記録層が挟持され、前記第１の電極および第２の電極間に電気的パルスを印加することにより抵抗値が変化する記録層を備えた抵抗変化素子であって、前記記録層の膜厚が１５ｎｍ以下であることを特徴とする抵抗変化素子としたものであり、これにより低電力駆動、スイッチング速度の高速化が可能となる作用を有する。
【００１２】
請求項６に記載の本発明は、請求項１および５に記載の記録層が、カルコゲン元素Ｓ、Ｓｅ、Ｔｅ、の中から選ばれる一種以上を含む化合物から構成され、かつ、請求項１および５に記載の第１および第２電極がＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｒｕ、Ｐｔから少なくとも一種以上選ばれる単体、もしくはその化合物であることを特徴とする抵抗変化素子としたものであり、具体的には、請求項７に記載のように記録層の組成比が、Ｔｅが３０〜６０％、Ｇｅが１０〜４０％、Ｓｂが１０〜４０％から構成されることを特徴とする抵抗変化素子としたものであり、これにより信頼性に優れた抵抗変化素子を提供できる作用を有する。
【００１３】
本発明の請求項８に記載の発明は、基板上に第１の電極とその上部にコンタクトホールが形成された誘電体層および記録層が設けられ、第２の電極で記録層が挟持され、前記第１の電極および第２の電極間に電気的パルスを印加することにより抵抗値が変化する記録層を備えた抵抗変化素子であって、前記記録層の堆積がスパッタリング法でおこなわれ、スパッタリングガス圧が０．４（±０．１）Ｐａ以下であることを特徴とする抵抗変化素子の製造方法としたものである。より好ましくは０．１（±０．１）Ｐａ以下のスパッタリング圧力である。また、請求項９には前記記録層が、カルコゲン元素を少なくとも一種以上含む記録層からなることを特徴とする抵抗変化素子の製造方法としたものであり、これにより、コンタクホール周辺に生じる記録層のボイドを抑制することができ、素子特性のばらつきの低減および信頼性に優れた抵抗変化素子を提供できる作用を有する。また、従来の半導体製造工程を利用でき、低コストで量産性に優れた抵抗変化素子が実現できる作用を有する。
【００１４】
本発明の請求項１０に記載の発明は記録層の組成を規定したものであり、請求項８および９に記載の記録層が、カルコゲン元素Ｓ、Ｓｅ、Ｔｅ、の中から選ばれる一種以上を含み、カルコゲン元素以外が、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐ、Ａｓ、Ｓｂ、Ａｇ、Ｉｎ、の中から選ばれる１種以上の元素を含む化合物であることを特徴とする抵抗変化素子の製造方法としたものであり、具体的には、請求項１１に記載したように請求項８および９記載の記録層が、Ｔｅ、Ｇｅ、Ｓｂから構成される化合物であることを特徴とする抵抗変化素子の製造方法で、より好ましくは、請求項１２に記載したように記録層の組成比が、Ｔｅが３０〜６０％、Ｇｅが１０〜４０％、Ｓｂが１０〜４０％から構成されることを特徴とする請求項８〜１１記載の抵抗変化素子の製造方法としたものである。これによりコンタクホール周辺に生じる記録層のボイドを抑制することが可能となり、電極の段切れの抑制、さらに素子特性のばらつきの低減および信頼性に優れた抵抗変化素子を提供できる作用を有する。また、従来の半導体製造工程を利用でき、低コストで量産性に優れた抵抗変化素子の製造方法を提供できる作用を有する。
【００１５】
本発明の請求項１３に記載の発明は、第１および第２電極を規定したもので、請求項８に記載の第１および第２電極がＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｒｕ、Ｐｔから少なくとも一種以上選ばれる単体、もしくはその化合物であることを特徴とする抵抗変化素子の製造方法としたものであり、より具体的には請求項１４に記載したように、請求項８に記載の第１および第２電極がＲｕおよびＰｔである事を特徴とする抵抗変化素子の製造方法としたものである。これによりコンタクホール周辺に生じる記録層のボイドを抑制することが可能となり、電極の段切れの抑制、さらに素子特性のばらつきの低減および信頼性に優れた抵抗変化素子を提供できる作用を有する。また、従来の半導体製造工程を利用でき、低コストで量産性に優れた抵抗変化素子の製造方法を提供できる作用を有する。
【００１６】
【発明の実施の形態】
（実施例１）
本発明の実施例１を図面（図１）に基づいて説明する。
【００１７】
本発明の密着層を用い抵抗変化素子を作製し、その電気特性を評価することにより、本発明の有効性、実用性を検証した。
【００１８】
まず、シリコンウエハ基板１に熱酸化膜２を成長させた基体を用い、この基体の上部にスパッタ法により、ルテニウム（Ｒｕ）の第１電極を製膜し、フォトリソグラフィーでレジスト膜のパターンを形成した後、ドライエッチング法により第１電極パターン３を形成した。次に、誘電体層としてシリコン酸化膜（ＳｉＯ_２）４をプラズマＣＶＤ法で形成し、フォトリソグラフィー、ドライエッチングにより０．６μｍφのコンタクトホール５を形成した。次に、本発明の密着層６をスパッタ法により成膜した。このとき用いた誘電材料はＺｎＳ−ＳｉＯ_２であった。
【００１９】
次にスパッタ法によりＧｅＳｂＴｅからなるカルコゲナイド材料（記録層）７を厚さ１００ｎｍ製膜し、その上部に第２電極となるＲｕ金属を形成した。第２電極パターン８を形成するためにフォトリソグラフィー、ドライエッチングを行い、次に、記録層のドライエッチングを行い、最後に保護層９をプラズマＣＶＤ法で作製し、抵抗変化素子を作製した。
【００２０】
この抵抗変化素子に１０ｎｓ〜１００ｎｓの電流パルスを印加し、セット、リセットの電気評価したところ、１５０μＡで３０ｋΩ（高抵抗状態）から１ｋΩ（低抵抗状態）に変化した。また、繰り返しも良好で、少なくとも１０^４回以上安定性に動作し、安定性に優れた抵抗変化素子が作製できた。
【００２１】
比較例として密着層６を設けない抵抗変化素子を実施例１と同様に作製した。結果は繰り返し特性が数十回程度であった。これにより本発明の密着層を設けた抵抗変化素子が繰り返し特性、安定性の面で有効であることが明らかとなった。また、従来の半導体製造工程を利用して製造が可能であり量産性にも優れていることがわかる。なお、実施例１で用いた記録層の組成はＧｅ_２Ｓｂ_２Ｔｅ_５であった。
【００２２】
なお、上記の実施例においては、密着層６を構成する材料をＺｎＳ−ＳｉＯ_２としたが、ＳｉＯ_２は必須の成分でなく、任意の成分である。また、ＺｎＳに限られず、ＺｎＳｅ、ＺｎＯのような、２族−６族の半導体から密着層６を構成してもよい。ただし、密着層６としては、ＺｎＳまたはＺｎＳｅが好ましく、ＺｎＳがより好ましい。また、密着層６としては、金属硫化物、たとえば、ＺｎＳ以外にＭｎＳ、ＦｅＳ、ＮｉＳ、ＣｄＳ、ＳｎＳ、ＰｂＳ、ＣｕＳ、ＨｇＳ、Ａｇ_２Ｓを用いても良い。
（実施例２）
実施例１と同様に、シリコンウエハ基板１に熱酸化膜２を成長させた基体を用い、この基体の上部にスパッタ法により、ルテニウム（Ｒｕ）の第１電極を製膜し、フォトリソグラフィーでレジスト膜のパターンを形成した後、ドライエッチング法により第１電極パターン３を形成した。次に、誘電体層としてシリコン酸化膜（ＳｉＯ_２）４をプラズマＣＶＤ法で形成し、フォトリソグラフィー、ドライエッチングにより０．６μｍφのコンタクトホール５を形成した。次に、本発明の密着層６をスパッタ法により成膜した。このとき用いた誘電材料はＺｎＳ−ＳｉＯ_２であった。
【００２３】
次に本発明の記録層７を厚さ１５ｎｍでスパッタ法により製膜し、その上部に第２電極８となるＲｕ金属を形成した。第２電極８を形成するためにフォトリソグラフィー、ドライエッチングを行ってＲｕ金属をパターニングし、次に、記録層７のドライエッチングを行い、最後に保護層９をプラズマＣＶＤ法で作製し、抵抗変化素子を作製した。
【００２４】
この抵抗変化素子に１０ｎｓ〜１００ｎｓの電流パルスを印加し、セット、リセットの電気評価したところ、記録層７の膜厚が１００ｎｍで作製した抵抗変化素子に比べて、電流パルス時間および電流量が約１桁低減でき、低消費電力な抵抗変化素子が作製できた。なお、実施例２で用いた記録層の組成はＧｅ_２Ｓｂ_２Ｔｅ_５であり、また、第１電極３および第２電極８は高融点金属もしくはその化合物であれば特に制限はなく本実施例２で使用したＲｕ金属の他にＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｐｔなどが挙げられる。
【００２５】
なお、上記の実施例２では、記録層７の膜厚を１５ｎｍとしたが、５〜２０ｎｍの範囲であることが好ましい。特に、記録層７の膜厚が膜厚が小さくなれば小さくなるほど、電流パルス時間および電流量を低減することができる。
（実施例３）
本発明の実施例３について説明する。
【００２６】
まず、シリコンウエハ基板１に熱酸化膜２を成長させた基体を用い、この基体の上部にスパッタ法により、ルテニウム（Ｒｕ）を製膜し、フォトリソグラフィーでレジスト膜のパターンを形成した後、ドライエッチング法により第１電極３をパターニングして形成した。次に、誘電体層としてシリコン酸化膜（ＳｉＯ_２）４をプラズマＣＶＤ法で形成し、フォトリソグラフィー、ドライエッチングにより０．６μｍφのコンタクトホール５を形成した。
【００２７】
次に、本発明の密着層６をスパッタ法により成膜した。このとき用いた誘電材料はＺｎＳ−ＳｉＯ_２であった。次にスパッタリング法により本発明のスパッタリング条件のアルゴンガス圧０．２６（±０．１）Ｐａの条件でＧｅＳｂＴｅからなる記録層７を厚さ１００ｎｍ製膜した。このときの基板温度は室温で、スパッタリングレートは３ｎｍ／ｓであった。次に、その上部に第２電極８となるＲｕ金属を形成した。第２電極８を形成するためにＲｕ金属に対してフォトリソグラフィー、ドライエッチングを行ってパターニングし、次に、記録層７のドライエッチングを行い、最後に保護層９をプラズマＣＶＤ法で作製し、抵抗変化素子を作製した。
【００２８】
この抵抗変化素子に１０ｎｓ〜１００ｎｓの電流パルスを印加し、セット、リセットの電気評価したところ、高抵抗状態から低抵抗状態に変化した。また、繰り返しも良好で、安定性に優れた抵抗変化素子が作製できた。
【００２９】
比較例として記録層７をスパッタリング法でアルゴンガス圧１．３（±０．１）Ｐａ、および０．６５（±０．１）Ｐａで製膜する事以外は実施例３と同様な抵抗変化素子を作製し電気特性評価を行った。結果は抵抗値のばらつきや、繰り返し特性不良などが生じる素子特性となった。
【００３０】
また、我々は、さらに鋭意努力しこれら抵抗値ののばらつきや繰り返し特性不良を調べたところ、記録層７の製膜の際、コンタクトホール周辺部に形成される記録層の膨らみ（ボイド）が素子の抵抗値のばらつきや素子特性に影響を与えていることを見い出した。
【００３１】
さらに詳細に検討した結果、記録層７に生じるボイドはスパッタリング圧力に依存することを見い出だし、これらの課題解決に至った。従って、記録層７の製膜の際、本発明の製造法によりスパッタリング圧力を０．４（±０．１）Ｐａ以下にすることにより信頼性に優れた抵抗変化素子が製造することがきる。より好ましくは０．１（±０．１）Ｐａ以下のスパッタリング圧力であった。図２に比較例として作製したボイドが生じた抵抗変化素子の断面模式図を、また、図３に本発明のスパッタリング圧力で作製した抵抗変化素子の断面模式図を示す。
【００３２】
なお、実施例３で用いた記録層の組成はＧｅ_２Ｓｂ_２Ｔｅ_５であり、また、第１および第２電極は高融点金属もしくはその化合物であれば特に制限はなく本実施例３で使用したＲｕ金属の他にＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｐｔなどが挙げられる。
【００３３】
【発明の効果】
以上のように本発明の抵抗変化素子は信頼性に優れ、また、本発明の製造方法により、従来の半導体製造工程を利用して、低コストで量産性に優れた信頼性の高い抵抗変化素子が実現できる。
【図面の簡単な説明】
【図１】本発明の実施例１に係る抵抗変化素子の断面模式図
【図２】本発明の実施例３に係る比較例の抵抗変化素子の断面模式図
【図３】本発明の実施例３に係る抵抗変化素子の断面模式図
【符号の説明】
１・・・シリコンウエハ基板
２・・・シリコン熱酸化膜
３・・・第１電極
４・・・誘電体層
５・・・コンタクトホール部
６・・・密着層
７・・・記録層
８・・・第２電極
９・・・保護層
１０・・・コンタクトホール部のボイド

Claims

基板上に第１の電極とその上部にコンタクトホールが形成された誘電体層および記録層が設けられ、第２の電極で記録層が挟持され、前記第１の電極および第２の電極間に電気的パルスを印加することにより抵抗値が変化する記録層を備えた抵抗変化素子であって、前記誘電体層と記録層の間に記録層の密着層を設けることを特徴とする抵抗変化素子。
密着層が酸化物、窒素酸化物、窒化物、フッ化物、硫化物、塩化物、硼化物、燐化物、窒素炭化物、あるいはこれらの混合物から少なくとも１種以上選ばれてなることを特徴とする請求項１に記載の抵抗変化素子。
密着層が硫化物から構成されていることを特徴とする請求項１に記載の抵抗変化素子。
密着層がＺｎＳとＳｉＯ_２から構成されていることを特徴とする請求項１〜３に記載の抵抗変化素子。
基板上に第１の電極とその上部にコンタクトホールが形成された誘電体層および記録層が設けられ、第２の電極で記録層が挟持され、前記第１の電極および第２の電極間に電気的パルスを印加することにより抵抗値が変化する記録層を備えた抵抗変化素子であって、前記記録層の膜厚が１５ｎｍ以下であることを特徴とする抵抗変化素子。
記録層が、カルコゲン元素Ｓ、Ｓｅ、Ｔｅ、の中から選ばれる一種以上を含む化合物から構成され、かつ、請求項１および５に記載の第１および第２電極がＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｒｕ、Ｐｔから少なくとも一種以上選ばれる単体、もしくはその化合物であることを特徴とする請求項１〜５に記載の抵抗変化素子。
記録層の組成比が、Ｔｅが３０〜６０％、Ｇｅが１０〜４０％、Ｓｂが１０〜４０％から構成されることを特徴とする請求項６に記載の抵抗変化素子
基板上に第１の電極とその上部にコンタクトホールが形成された誘電体層および記録層が設けられ、第２の電極で記録層が挟持され、前記第１の電極および第２の電極間に電気的パルスを印加することにより抵抗値が変化する記録層を備えた抵抗変化素子であって、前記記録層の堆積がスパッタリング法でおこなわれ、スパッタリングガス圧が０．４（±０．１）Ｐａ以下であることを特徴とする抵抗変化素子の製造方法。
記録層が、カルコゲン元素を少なくとも一種以上含む記録層からなることを特徴とする請求項８に記載の抵抗変化素子の製造方法。
記録層が、カルコゲン元素Ｓ、Ｓｅ、Ｔｅ、の中から選ばれる一種以上を含み、カルコゲン元素以外が、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐ、Ａｓ、Ｓｂ、Ａｇ、Ｉｎ、の中から選ばれる１種以上の元素を含む化合物であることを特徴とする請求項８および９に記載の抵抗変化素子の製造方法。
記録層が、Ｔｅ、Ｇｅ、Ｓｂから構成される化合物であることを特徴とする請求項８および９記載の抵抗変化素子の製造方法。
記録層の組成比が、Ｔｅが３０〜６０％、Ｇｅが１０〜４０％、Ｓｂが１０〜４０％から構成されることを特徴とする請求項８〜１１記載の抵抗変化素子の製造方法。
第１および第２電極がＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｒｕ、Ｐｔから少なくとも一種以上選ばれる単体、もしくはその化合物であることを特徴とする請求項８に記載の抵抗変化素子の製造方法。
第１および第２電極がＲｕおよびＰｔである事を特徴とする請求項８に記載の抵抗変化素子の製造方法。