JP2004241403A

JP2004241403A - Process for fabricating semiconductor integrated circuit device

Info

Publication number: JP2004241403A
Application number: JP2003025829A
Authority: JP
Inventors: Tatsuya Kawamata; 達哉川俣; Fumiaki Endo; 文昭遠藤; Dodai Kaminaga; 道台神永
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-02-03
Filing date: 2003-02-03
Publication date: 2004-08-26

Abstract

<P>PROBLEM TO BE SOLVED: To prevent erosion of a plug or the barrier film of an interconnect line in the fabrication process of a semiconductor integrated circuit device having a plug buried in an interlayer insulation film or on the interconnect line. <P>SOLUTION: After an interconnect line 17 is formed to fill a wiring trench 13B, a semiconductor substrate is cleaned under a situation where the surface of a silicon oxide film 12 is lower than the surface of the interconnect line 17. After a growth crystal necleus 15A of W is formed on the surface of a W film 15 for forming the interconnect line 17, a silicon nitride film 18 is deposited and patterned followed by deposition and patterning of a titanium nitride film 19. Consequently, a capacitor employing the interconnect line 17 including the growth crystal necleus 15A as a lower electrode, the silicon nitride film 18 as a capacitor insulating film and the titanium nitride film 19 as an upper electrode is formed. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
半導体集積回路装置の製造方法に関し、特に、プラグ上に形成されたキャパシタを有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）は、電源が印加状態であればリフレッシュ動作が不要な、随時書き込みおよび読み出しが可能なＲＡＭである。また、ＳＲＡＭはスタンバイ（待機）時の消費電力を小さくできることから、携帯機器などの部品数が制限されるシステム、パーソナルコンピュータおよびワークステーションなどのキャッシュメモリとして用いられている。
【０００３】
ＳＲＡＭは、１ビットの情報を記憶するフリップフロップ回路と２個の情報転送用ＭＩＳＦＥＴ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）とで構成され、そのフリップフロップ回路は、たとえば一対の駆動用ＭＩＳＦＥＴと一対の負荷用ＭＩＳＦＥＴとで構成される。
【０００４】
このようなメモリセルにおいては、α線によるソフトエラーが問題となっている。これは、外界の宇宙線に含まれるα線やＬＳＩのパッケージ材料中に含まれる放射性原子から放出されるα線がメモリセル内に入り、メモリセル中に保存されている情報を破壊する現象である。このα線対策のために、メモリセル中の情報蓄積部（前記フリップフロップ回路の入出力部）に容量を付加し、情報蓄積部の容量を増加させる方法が検討されている。
【０００５】
たとえば、情報を記憶するフリップフロップ回路の入出力端子を交差結合する２本の配線とこれらの間に介在する薄い絶縁膜とでキャパシタを構成することにより、メモリセルの蓄積ノードの容量を増加させ、α線ソフトエラー耐性の低下を防ぐ技術がある（たとえば、特許文献１参照）。
【０００６】
【特許文献１】
特開平１０−１６３４４０号公報
【０００７】
【発明が解決しようとする課題】
本発明者らは、上記メモリセル中の情報蓄積部に容量を付加する方法について検討している。その製造工程は、以下の通りである。
【０００８】
たとえば、Ｓｉ（シリコン）からなる半導体基板の素子形成面にＭＩＳＦＥＴを形成した後、後の工程で形成するプラグとの接触抵抗を低減するために半導体基板の表面に、たとえばＣｏＳｉ_２（コバルトシリサイド）層などのシリサイド層を形成する。次いで、半導体基板上に層間絶縁膜を堆積した後、その層間絶縁膜に、ＭＩＳＦＥＴのソース・ドレインに達する接続孔または配線形成用の溝部を形成する。続いて、その接続孔または溝部内に、たとえばＴｉ（チタン）膜およびＴｉＮ（窒化チタン）膜の積層膜からなるバリア膜を堆積した後、接続孔または溝部を埋め込む、たとえばＷ（タングステン）膜を成膜する。続いて、層間絶縁膜上の不要なバリア膜およびＷ膜をＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法などにより除去することによってプラグまたは配線を形成した後に、層間絶縁膜をエッチバックすることによってプラグまたは配線の一部を層間絶縁膜の表面から突出させる。その後、層間絶縁膜およびプラグ上に、たとえばＳｉＮ（窒化シリコン）膜からなる容量絶縁膜を形成し、その容量絶縁膜上に、たとえばＴｉＮ膜からなる容量電極を形成することにより、そのプラグまたは配線（下部電極）、容量絶縁膜および容量電極（上部電極）からなるキャパシタを形成する。前述したように、プラグまたは配線の一部を層間絶縁膜の表面から突出させていることから、プラグまたは配線の上面のみならず側面も下部電極として用いることができ、下部電極の表面積を大きく確保できるようにしている。
【０００９】
しかしながら、本発明者らは、上記のキャパシタを形成する方法においては以下のような問題があること見出した。
【００１０】
すなわち、層間絶縁膜をエッチバックすることによってプラグまたは配線の一部を層間絶縁膜の表面から突出させた後、キャパシタを形成する前に、プラグ表面に形成された自然酸化膜および半導体基板に付着した汚染物質などを除去するために希フッ酸を用いて半導体基板を洗浄する。この時、プラグまたは配線の一部が層間絶縁膜の表面から突出していることから、プラグまたは配線の側面のバリア膜が希フッ酸によって浸食され、その浸食はプラグまたは配線が形成されている接続孔または溝部の底部まで達してしまう。バリア膜の浸食が接続孔または溝部の底部まで達すると、次は半導体基板表面のＣｏＳｉ_２層を浸食してしまうことになる。このＣｏＳｉ_２層が浸食されてしまうと、プラグまたは配線とＭＩＳＦＥＴのソース・ドレインとの間で導通不良が引き起こされる問題がある。
【００１１】
本発明の目的は、層間絶縁膜に埋め込まれたプラグまたは配線上に形成されたキャパシタを有する半導体集積回路装置の製造工程中において、キャパシタの容量を低下させることなくプラグまたは配線のバリア膜の浸食を防ぐことのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
すなわち、本発明は、主面に半導体素子が形成された半導体基板上に前記半導体素子と電気的に接続する金属シリサイド膜を形成する工程と、前記金属シリサイド膜の存在下で、前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜に溝部を形成し、前記溝部の内部を含む前記第１絶縁膜上に第１バリア膜を形成する工程と、前記第１バリア膜上に前記溝部を埋め込む第１導電性膜を形成する工程と、前記溝部の外部の前記第１バリア膜および前記第１導電性膜を除去することにより、前記金属シリサイド膜と接続するキャパシタの第１電極を形成する工程と、前記第１絶縁膜の表面の高さが前記第１電極の表面の高さより低くなっていない状況下で化学的成膜手段により前記第１電極の表面に前記第１導電性膜の結晶核を成長させる工程と、前記結晶核の存在下で、前記第１絶縁膜上および前記第１電極上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に前記キャパシタの第２電極となる第２導電性膜を形成し、前記第１電極と前記第２絶縁膜と前記第２電極とで前記キャパシタを形成する工程とを含み、前記第１電極の形成後、前記結晶核を成長させた後に前記半導体基板を洗浄する工程を含むものである。
【００１５】
また、本発明は、主面に半導体素子が形成された半導体基板上に前記半導体素子と電気的に接続する金属シリサイド膜を形成する工程と、前記金属シリサイド膜の存在下で、前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜に溝部を形成し、前記溝部の内部を含む前記第１絶縁膜上に第１バリア膜を形成する工程と、前記第１バリア膜上に前記溝部を埋め込む第１導電性膜を形成する工程と、前記溝部の外部の前記第１バリア膜および前記第１導電性膜を除去することにより、前記金属シリサイド膜と接続するキャパシタの第１電極を形成する工程と、前記第１電極の形成後、前記第１導電性膜を所定量エッチングし、前記第１導電性膜の表面の高さを前記第１絶縁膜の表面の高さより低くした後に前記第１絶縁膜上および前記第１電極上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に前記キャパシタの第２電極となる第２導電性膜を形成し、前記第１電極と前記第２絶縁膜と前記第２電極とで前記キャパシタを形成する工程とを含み、前記第１電極の形成後、前記第１導電性膜をエッチングした後に前記半導体基板を洗浄する工程を含むものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
本実施の形態１の半導体集積回路装置であるＳＲＡＭの製造方法を図１〜図１０を用いて説明する。なお、本実施の形態１においては、本実施の形態のＳＲＡＭの構成をわかりやすくするために平面図であってもハッチングを付す。
【００１８】
図１は本実施の形態のＳＲＡＭの製造工程中の要部平面図であり、図２は図１のＡ−Ａ断面と対応する。
【００１９】
まず、図１および図２に示すように、半導体基板１の素子形成面（主面）に素子分離を形成する。続いて、半導体基板１にｐ型不純物（たとえばＢ（ホウ素））およびｎ型不純物（たとえばＰ（リン））をイオン打ち込みした後、半導体基板１に約１０００℃の熱処理を施すことにより上記のｐ型不純物およびｎ型不純物を拡散させることによって、ｐ型ウェル２およびｎ型ウェルを形成する。図１に示すように、半導体基板１には、ｐ型ウェル２およびｎ型ウェルの主表面である活性領域Ａｐ、Ａｎが形成され、これらの活性領域は、たとえば酸化シリコン膜が埋め込まれた上記素子分離によって囲まれている。
【００２０】
次に、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウェル２およびｎ型ウェル）の主面をウェット酸化した後、約８００℃の熱酸化によりｐ型ウェル２およびｎ型ウェルのそれぞれの表面に膜厚３ｎｍ程度の清浄なゲート酸化膜３を形成する。
【００２１】
次に、たとえばＣＶＤ法にて、ゲート酸化膜３の上部に膜厚約２００ｎｍ程度の低抵抗多結晶シリコン膜を堆積する。続いて、フォトレジスト膜をマスクにしてその多結晶シリコン膜をドライエッチングし、ゲート電極４を形成する。
【００２２】
続いて、ｐ型ウェル２が形成された領域において、ゲート電極４の両側のｐ型ウェル２にｎ型不純物（たとえばＰ）をイオン注入することによりｎ⁻型半導体領域５を形成する。また、ｎ型ウェルが形成された領域において、ゲート電極４の両側のｎ型ウェルにｐ型不純物（たとえばＢ）をイオン注入することによりｐ⁻型半導体領域を形成する。
【００２３】
続いて、たとえばＣＶＤ法にて、半導体基板１上に膜厚４０ｎｍ程度のＳｉＮ（窒化シリコン）膜を堆積した後、そのＳｉＮ膜を異方的にエッチングすることにより、ゲート電極４の側壁にサイドウォールスペーサ６を形成する。
【００２４】
続いて、ｐ型ウェル２にｎ型不純物（たとえばＰまたはＡｓ（ヒ素））をイオン注入することによりｎ^＋型半導体領域７（ソース、ドレイン）を形成し、ｎ型ウェルにｐ型不純物（たとえばＢ）をイオン注入することによりｐ^＋型半導体領域（ソース、ドレイン）を形成する。ここまでの工程により、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴ（半導体素子）Ｑｄ、転送用ＭＩＳＦＥＴ（半導体素子）Ｑｔ、負荷用ＭＩＳＦＥＴ（半導体素子）ＱＬｄ）が完成する。駆動用ＭＩＳＦＥＴＱｄおよび転送用ＭＩＳＦＥＴＱｔは、ｎチャネル型ＭＩＳＦＥＴからなり、負荷用ＭＩＳＦＥＴＱＬｄは、ｐチャネル型ＭＩＳＦＥＴからなる。また、駆動用ＭＩＳＦＥＴＱｄのゲート電極４と負荷用ＭＩＳＦＥＴＱＬｄのゲート電極４とは共通である。
【００２５】
次に、半導体基板１の表面を洗浄した後、たとえばスパッタリング法により、半導体基板１上にＣｏ（コバルト）膜を堆積する。続いて、半導体基板１に約６００℃の熱処理を施すことにより、ｎ^＋型半導体領域７、ｐ^＋型半導体領域およびゲート電極４上にＣｏＳｉ_２（コバルトシリサイド）層（金属シリサイド膜）９を形成する。
【００２６】
続いて、未反応のＣｏ膜をエッチングにより除去した後、約７００℃〜８００℃の熱処理によりＣｏＳｉ_２層９を低抵抗化する。
【００２７】
次に、ＣＶＤ法にて半導体基板１上に膜厚５０ｎｍ程度の窒化シリコン膜（第１絶縁膜）１０を堆積する。この窒化シリコン膜１０は、後述するコンタクトホールの形成時においてエッチングストッパーとしての役割を果たす。
【００２８】
次に、窒化シリコン膜１０の上部にＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）膜（第１絶縁膜）１１を堆積する。続いて、熱処理を行うことによりＰＳＧ膜１１を平坦化した後、酸化シリコン膜（第１絶縁膜）１２を堆積する。この酸化シリコン膜１２は、たとえばテトラエトキシシランを原料とし、プラズマＣＶＤ法にて形成することができる。また、ＣＶＤ法にて膜厚７００ｎｍ〜８００ｎｍ程度の酸化シリコン膜１２を堆積した後に、酸化シリコン膜１２の表面を化学機械研磨（ＣＭＰ；ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法で研磨し、その表面を平坦化してもよい。
【００２９】
次に、図３および図４に示すように、フォトレジスト膜をマスクとしてドライエッチングにより、酸化シリコン膜１２およびＰＳＧ膜１１をドライエッチングする。続いて、窒化シリコン膜１０をドライエッチングすることによって、ｎ^＋型半導体領域７（ソース、ドレイン）およびｐ^＋型半導体領域（ソース、ドレイン）に達するコンタクトホール（溝部）１３Ａおよび配線溝（溝部）１３Ｂを形成する。配線溝１３Ｂは、転送用ＭＩＳＦＥＴＱｔのドレイン上から負荷用ＭＩＳＦＥＴＱＬｄのゲート電極上まで延在している。
【００３０】
次に、酸化シリコン膜１２の上部に、たとえばスパッタリング法にて膜厚１０ｎｍ程度のＴｉ（チタン）膜および膜厚２０ｎｍ程度の窒化チタン膜を下層から順次堆積する。この時、そのＴｉ膜および窒化チタン膜はコンタクトホール１３Ａおよび配線溝１３Ｂの内部にも堆積される。続いて、半導体基板１に約５００℃〜７００℃で約１分間の熱処理を施すことにより、Ｔｉ膜と窒化チタン膜との積層膜からなるバリア導体膜（第１バリア膜）１４を形成する。
【００３１】
次に、バリア導体膜１４の上部に、たとえばＣＶＤ法によりコンタクトホール１３Ａおよび配線溝１３Ｂの内部を埋め込むＷ（タングステン）膜（第１導電性膜）１５を堆積する。続いて、バリア導体膜１４およびＷ膜１５に対して、酸化シリコン膜１２の表面が現れるまでエッチバックもしくはＣＭＰを施すことにより、コンタクトホール１３Ａおよび配線溝１３Ｂの外部のバリア導体膜１４およびＷ膜１５を除去する。これにより、コンタクトホール１３Ａ内にプラグ１６を形成し、配線溝１３Ｂ内に配線１７を形成することができる。
【００３２】
次に、図５に示すように、配線１７を形成するＷ膜１５の表面に、たとえばＣＶＤ法によりＷ（タングステン）の成長結晶核１５Ａを形成する。このＷの成長結晶核１５Ａを形成することにより、Ｗ膜１５の表面に凹凸を形成することができる。なお、図５は、配線１７付近を拡大して示した要部断面図である。
【００３３】
続いて、希フッ酸を用いて半導体基板１を洗浄することによって、半導体基板１の主面に形成された自然酸化膜および半導体基板１の主面に付着した汚染物質を除去する。
【００３４】
次に、図６に示すように、半導体基板１上に膜厚２０ｎｍ程度の窒化シリコン膜（第２絶縁膜）１８を堆積する。続いて、フォトレジスト膜を用いて窒化シリコン膜１８を配線１７の表面およびその周囲に残されるようにエッチングする。この残った窒化シリコン膜１８は、キャパシタの下部電極となる配線１７と後述する上部電極との間に形成され、容量絶縁膜となる。
【００３５】
続いて、たとえばＣＶＤ法を用いて、半導体基板１上に膜厚２０ｎｍ程度の窒化チタン膜を堆積した後、スパッタリング法により膜厚２０ｎｍ程度の窒化チタン膜を堆積し、ＣＶＤ法にて堆積した窒化チタン膜とスパッタリング法にて堆積した窒化チタン膜とを合わせて、膜厚４０ｎｍ程度の窒化チタン膜（第２導電性膜）１９を形成する。この窒化チタン膜１９を形成するに当たり、まずＣＶＤ法を用いることによって、半導体基板１の主面内における窒化チタン膜１９の密着性を向上させることができる。
【００３６】
続いて、フォトレジスト膜を用いたエッチングによって窒化チタン膜１９をパターニングし、窒化チタン膜１９を配線１７上の窒化シリコン膜１８の上部に残すことにより、窒化チタン膜１９からなるキャパシタの上部電極（第２電極）を形成する。ここまでの工程によって、成長結晶核１５Ａを含む配線１７を下部電極（第１電極）とし、窒化シリコン膜１８を容量絶縁膜とし、窒化チタン膜１９を上部電極とするキャパシタを形成することができる。
【００３７】
上記のように形成した本実施の形態１のキャパシタにおいては、下部電極となる配線１７の表面にＷの成長結晶核１５Ａが形成されている。そのため、その成長結晶核１５Ａを形成せずにキャパシタを形成する場合に比べて、キャパシタの容量電極（上部電極および下部電極）の面積を増やすことができる。すなわち、酸化シリコン膜１２のエッチバックを行わずに本実施の形態１のキャパシタの容量を増やすことが可能となる。このような本実施の形態１のキャパシタをＳＲＡＭのメモリセル中の情報蓄積部（フリップフロップ回路の入出力部）に付与することによって、ＳＲＡＭのα線ソフトエラー耐性を向上することが可能となる。
【００３８】
ところで、後の工程で配線１７を用いて形成するキャパシタの容量を増加させるために、希フッ酸を用いた半導体基板１の洗浄前に酸化シリコン膜１２を所定量エッチバックする手段がある。酸化シリコン膜１２をエッチバックすると、そのエッチバック量だけプラグ１６および配線１７が酸化シリコン膜１２から突出することになる。この状態で上記洗浄処理を行うと、プラグ１６および配線１７の側面にてバリア導体膜１４を形成するＴｉ膜が直接希フッ酸に曝され、希フッ酸によってそのＴｉ膜が浸食（エッチング）されてしまうことになる。このＴｉ膜の浸食は、酸化シリコン膜１２から突出している領域のみならず、プラグ１６および配線１７の下部まで進行し、次いで希フッ酸はＣｏＳｉ_２層９を浸食してしまうことになる。このＣｏＳｉ_２層９が浸食されてしまうと、プラグ１６および配線１７とＳＲＡＭのメモリセルを形成するＭＩＳＦＥＴのソース・ドレインとの間で導通不良が発生してしまう不具合が懸念される。
【００３９】
一方、本実施の形態１によれば、上記希フッ酸を用いた洗浄処理の前に酸化シリコン膜１２のエッチバックは行っていない。そのため、その洗浄処理時において、プラグ１６および配線１７は酸化シリコン膜１２の表面から突出した状態にはならない。その結果、その洗浄処理時にバリア導体膜１４を形成するＴｉ膜が希フッ酸に曝されるのを防ぐことができる。すなわち、バリア導体膜１４を形成するＴｉ膜およびＣｏＳｉ_２層９が希フッ酸によって浸食されるのを防ぐことができるので、プラグ１６および配線１７とＳＲＡＭのメモリセルを形成するＭＩＳＦＥＴのソース・ドレインとの間の導通不良の発生を防ぐことが可能となる。
【００４０】
次に、図７および図８に示すように、たとえばＣＶＤ法にて半導体基板１上に膜厚１０００ｎｍ程度の酸化シリコン膜２０を堆積する。続いて、たとえばＣＭＰ法にてその酸化シリコン膜２０を研磨することにより、その膜厚を約５００ｎｍ程度にした後、たとえばＣＶＤ法にて酸化シリコン膜２０上に膜厚９０ｎｍ程度の酸化シリコン膜２１を堆積する。なお、図７においては、キャパシタの容量絶縁膜となる窒化シリコン膜１８および上部電極となる窒化チタン膜１９が形成されている領域をハッチングを付して示してある。
【００４１】
続いて、フォトリソグラフィ技術により形成されたフォトレジスト膜を用いて、プラグ１６上の酸化シリコン膜２０、２１をエッチングすることにより、コンタクトホール２２を形成する。
【００４２】
次に、図９に示すように、コンタクトホール２２の底部に露出したプラグ１６の表面の反応層を除去するために、スパッタエッチングによる表面処理を行う。続いて、たとえばスパッタリング法により、酸化シリコン膜２１の上部に膜厚３０ｎｍ程度のＴｉ膜および膜厚１００ｎｍ程度の窒化チタン膜を順次堆積し、Ｔｉ膜と窒化チタン膜との積層膜からなるバリア導体膜２３を形成する。この時、そのＴｉ膜および窒化チタン膜はコンタクトホール２２の内部にも堆積される。なお、そのＴｉ膜および窒化チタン膜を堆積後に、半導体基板１に５００℃〜７００℃程度の熱処理を約１分間施してもよい。
【００４３】
続いて、たとえばＣＶＤ法により、コンタクトホール２２の内部を含むバリア導体膜２３の上部にＷ膜２４を堆積する。その後、ＣＭＰ法もしくはエッチバック法などにより、コンタクトホール２２の外部のバリア導体膜２３およびＷ膜２４を除去することによりプラグ２５を形成する。ここまでの工程で、プラグ１６の上部にプラグ２５が重なった構造のスタックトビア構造を形成することができる。
【００４４】
次に、図１０に示すように、たとえばスパッタリング法により、酸化シリコン膜２１およびプラグ２５上にＴｉ膜および窒化チタン膜を順次堆積した後、５００℃〜７００℃程度の熱処理を施す。続いて、たとえばＣＶＤ法により、その窒化チタン膜の上部にＡｌ（アルミニウム）膜を堆積した後、そのＡｌ膜の上部にＴｉ膜および窒化チタン膜を順次堆積する。その後、それらの薄膜をパターニングすることにより、プラグ２５上に配線２６を形成し、本実施の形態のＳＲＡＭを製造する。
【００４５】
図１１は、本実施の形態１の製造工程によって形成されたＳＲＡＭのメモリセルの回路図である。
【００４６】
図１１に示すように、本実施の形態１のＳＲＡＭのメモリセルは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１、Ｑｄ２（上記駆動用ＭＩＳＦＥＴＱｄに相当）、一対の負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２（上記負荷用ＭＩＳＦＥＴＱＬｄに相当）、および一対の転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２（上記転送用型ＭＩＳＦＥＴＱｔに相当）により形成されている。
【００４７】
上記メモリセルを形成する６個のＭＩＳＦＥＴのうち、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１および負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ１はインバータＩＮＶ１を形成し、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ２および負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ２はインバータＩＮＶ２を形成している。これら一対のインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＤ、Ｅ）は、１ビットの情報を記憶する情報記憶部としてのフリップフロップ回路を形成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＤ）は、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１のソース、ドレインの一方に電気的に接続され、他方の入出力端子（蓄積ノードＥ）は、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ２のソース、ドレインの一方に電気的に接続される。
【００４８】
配線１７（図６参照）を下部電極とし、窒化シリコン膜１８（図６参照）を容量絶縁膜とし、窒化チタン膜１９（図６参照）を上部電極とする前述の本実施の形態１のキャパシタＣは、蓄積ノードＤと蓄積ノードＥとの間に接続される。また、このキャパシタＣを蓄積ノードＤ、Ｅと電源電圧Ｖｃｃとの間に接続する回路構成としても良い。
【００４９】
転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１のソース、ドレイン領域の他方はデータ線ＤＬに電気的に接続され、同様に転送用ｎチャネル型ＭＩＳＦＥＴＱｔ２のソース、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２の各ソース）は、電源電圧Ｖｃｃに電気的に接続され、他端（駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１、Ｑｄ２の各ソース）は、基準電圧Ｖｓｓに電気的に接続されている。
【００５０】
上記したＳＲＡＭの回路の動作を説明すると、一方のインバータＩＮＶ１の蓄積ノードＤが高電位（“Ｈ”）であるときには、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ２がＯＮになるので、他方のインバータＩＮＶ２の蓄積ノードＥが低電位（“Ｌ”）になる。従って、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１がＯＦＦになり、蓄積ノードＤの高電位（“Ｈ”）が保持される。すなわち、一対のインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＤ、Ｅの状態が保持され、電源電圧が印加されている間は情報が保存される。
【００５１】
上記したように、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２がＯＮになり、フリップフロップ回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続される。これにより、蓄積ノードＤ、Ｅの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ、／ＤＬに現れ、メモリセルの情報として読み出される。
【００５２】
また、メモリセルに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１，Ｑｔ２をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＤ、Ｅに伝達する。
【００５３】
（実施の形態２）
次に、図１２および図１３を用いて本実施の形態２の半導体集積回路装置であるＳＲＡＭの製造方法を説明する。
【００５４】
本実施の形態２のＳＲＡＭの製造工程は、前記実施の形態１において図３および図４を用いて説明したプラグ１６（図４参照）および配線１７を形成する工程までは同様である。
【００５５】
その後、図１２に示すように、プラグ１６および配線１７を形成するＷ膜１５を、たとえば５０ｎｍ程度エッチバックする。このようにＷ膜１５を所定量エッチバックすることにより、Ｗ膜１５のエッチバックによって現れたバリア導体膜１４を含む配線１７を後の工程で形成するキャパシタの容量電極（下部電極）とすることができる。そのため、Ｗ膜１５をエッチバックせずにキャパシタを形成する場合に比べて、キャパシタの容量電極（上部電極および下部電極）の面積を増やすことができる。すなわち、本実施の形態２のキャパシタの容量を増やすことが可能となる。
【００５６】
続いて、希フッ酸を用いて半導体基板１を洗浄することによって、半導体基板１の主面に形成された自然酸化膜および半導体基板１の主面に付着した汚染物質を除去する。
【００５７】
この時、プラグ１６および配線１７を形成するＷ膜１５は所定量エッチバックされているが、バリア導体膜１４はエッチバックされていない。また、前記実施の形態１において説明したように、バリア導体膜１４はＴｉ膜および窒化チタン膜を下層から積層したものであるから、バリア導体膜１４を形成するＴｉ膜が希フッ酸に曝されるのを防ぐことができる。すなわち、バリア導体膜１４を形成するＴｉ膜およびＣｏＳｉ_２層９が希フッ酸によって浸食されるのを防ぐことができるので、プラグ１６および配線１７とＳＲＡＭのメモリセルを形成するＭＩＳＦＥＴのソース・ドレインとの間の導通不良の発生を防ぐことが可能となる。
【００５８】
次に、図１３に示すように、プラグ１６および配線１７を形成するＷ膜１５のエッチバックによって所定の深さ分だけ現れたコンタクトホール１３Ａ（図４参照）および配線溝１３Ｂの内部を含む半導体基板１上に膜厚２０ｎｍ程度の窒化シリコン膜１８を堆積する。続いて、フォトレジスト膜を用いて窒化シリコン膜１８を配線１７の表面およびその周囲に残されるようにエッチングする。この残った窒化シリコン膜１８は、キャパシタの下部電極となる配線１７と後述する上部電極との間に形成され、容量絶縁膜となる。
【００５９】
続いて、たとえばＣＶＤ法を用いて、半導体基板１上に膜厚２０ｎｍ程度の窒化チタン膜を堆積した後、スパッタリング法により膜厚２０ｎｍ程度の窒化チタン膜を堆積し、ＣＶＤ法にて堆積した窒化チタン膜とスパッタリング法にて堆積した窒化チタン膜とを合わせて、膜厚４０ｎｍ程度の窒化チタン膜１９を形成する。次いで、フォトレジスト膜を用いたエッチングによって窒化チタン膜１９をパターニングし、窒化チタン膜１９を配線１７上の窒化シリコン膜１８の上部に残すことにより、窒化チタン膜１９からなるキャパシタの上部電極を形成する。ここまでの工程によって、成長結晶核１５Ａを含む配線１７を下部電極とし、窒化シリコン膜１８を容量絶縁膜とし、窒化チタン膜１９を上部電極とするキャパシタを形成することができる。
【００６０】
その後、前記実施の形態１において図７〜図１０を用いて説明した工程と同様の工程を経ることによって、本実施の形態２のＳＲＡＭを製造する。
【００６１】
上記のような本実施の形態２のＳＲＡＭの製造工程によっても、前記実施の形態１と同様の効果を得ることができる。
【００６２】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６３】
たとえば、前記実施の形態では、Ｃｏ膜を用いてコバルトシリサイド層を形成する場合について示したが、Ｃｏ膜の代わりにＴｉ膜、Ｗ膜、Ｍｏ（モリブデン）膜またはＴａ（タンタル）膜などを用いてシリサイド層を形成しても良い。
【００６４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）主面に半導体素子が形成された半導体基板上に堆積した層間絶縁膜（第１絶縁膜）に埋め込むようにプラグまたは配線（第１電極）を形成した後、層間絶縁膜の表面の高さがプラグまたは配線の表面の高さより低くなっていない状況下で半導体基板の洗浄処理を行い、プラグまたは配線のバリア導体膜（第１バリア膜）およびプラグまたは配線の下部に形成された金属シリサイド膜が洗浄処理によって浸食されてしまうことを防ぐことができるので、プラグまたは配線と半導体素子との間での導通不良の発生を防ぐことができる。
（２）主面に半導体素子が形成された半導体基板上に堆積した層間絶縁膜（第１絶縁膜）に埋め込むようにプラグまたは配線（第１電極）を形成した後、そのプラグまたは配線の表面にプラグまたは配線を形成する導電性膜（第１導電性膜）の結晶核を形成し、その結晶核の形成によって表面積の増加したプラグまたは配線を下部電極（第１電極）とするキャパシタを形成するので、キャパシタの容量の低下を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を説明する要部平面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造方法を説明する要部断面図である。
【図３】図１に続く半導体集積回路装置の製造工程中の要部平面図である。
【図４】図２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部平面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１１】本発明の一実施の形態であるＳＲＡＭのメモリセルの回路図である
【図１２】本発明の他の実施の形態である半導体集積回路装置の製造方法を説明する要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程中の要部断面図である。
【符号の説明】
１半導体基板
２ｐ型ウェル
３ゲート酸化膜
４ゲート電極
５ｎ⁻型半導体領域
６サイドウォールスペーサ
７ｎ^＋型半導体領域（ソース、ドレイン）
９ＣｏＳｉ_２層（金属シリサイド膜）
１０窒化シリコン膜（第１絶縁膜）
１１ＰＳＧ膜（第１絶縁膜）
１２酸化シリコン膜（第１絶縁膜）
１３Ａコンタクトホール（溝部）
１３Ｂ配線溝（溝部）
１４バリア導体膜（第１バリア膜）
１５Ｗ膜（第１導電性膜）
１５Ａ成長結晶核
１６プラグ
１７配線
１８窒化シリコン膜（第２絶縁膜）
１９窒化チタン膜（第２導電性膜）
２０、２１酸化シリコン膜
２２コンタクトホール
２３バリア導体膜
２４Ｗ膜
２５プラグ
２６配線
Ａｎ、Ａｐ活性領域
Ｃキャパシタ
ＤＬ、／ＤＬデータ線
Ｄ、Ｅ蓄積ノード
ＩＮＶ１、ＩＮＶ２インバータ
Ｑｄ駆動用ＭＩＳＦＥＴ（半導体素子）
Ｑｄ１、Ｑｄ２駆動用ｎチャネル型ＭＩＳＦＥＴ
ＱＬｄ負荷用ＭＩＳＦＥＴ（半導体素子）
Ｑｐ１、Ｑｐ２負荷用ｐチャネル型ＭＩＳＦＥＴ
Ｑｔ転送用ＭＩＳＦＥＴ（半導体素子）
Ｑｔ１、Ｑｔ２転送用ｎチャネル型ＭＩＳＦＥＴ
Ｖｃｃ電源電圧
Ｖｓｓ基準電圧
ＷＬワード線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor integrated circuit device, and more particularly to a technique that is effective when applied to the manufacture of a semiconductor integrated circuit device having a capacitor formed on a plug.
[0002]
[Prior art]
An SRAM (Static Random Access Memory) is a RAM that does not require a refresh operation when power is applied and that can be written and read at any time. In addition, since the SRAM can reduce power consumption during standby (standby), it is used as a cache memory for a system such as a portable device in which the number of components is limited, a personal computer, and a workstation.
[0003]
The SRAM includes a flip-flop circuit for storing 1-bit information and two MISFETs (Metal Insulator Semiconductor Effect Transistors) for information transfer. The flip-flop circuit includes, for example, a pair of driving MISFETs and a pair of loads. MISFET.
[0004]
In such a memory cell, a soft error due to α rays is a problem. This is a phenomenon in which α-rays contained in external cosmic rays and α-rays emitted from radioactive atoms contained in LSI package material enter the memory cell and destroy the information stored in the memory cell. is there. As a countermeasure against α rays, a method of increasing the capacity of the information storage unit by adding a capacity to the information storage unit (input / output unit of the flip-flop circuit) in the memory cell is being studied.
[0005]
For example, by forming a capacitor with two wirings cross-connecting the input / output terminals of a flip-flop circuit for storing information and a thin insulating film interposed therebetween, the capacity of the storage node of the memory cell can be increased. There is a technique for preventing a decrease in α-ray soft error resistance (for example, see Patent Document 1).
[0006]
[Patent Document 1]
JP-A-10-163440
[0007]
[Problems to be solved by the invention]
The present inventors are studying a method of adding a capacity to the information storage unit in the memory cell. The manufacturing process is as follows.
[0008]
For example, after a MISFET is formed on an element formation surface of a semiconductor substrate made of Si (silicon), CoSi is formed on the surface of the semiconductor substrate in order to reduce contact resistance with a plug formed in a later step. ₂ A silicide layer such as a (cobalt silicide) layer is formed. Next, after an interlayer insulating film is deposited on the semiconductor substrate, a connection hole or a trench for forming a wiring reaching the source / drain of the MISFET is formed in the interlayer insulating film. Subsequently, after depositing a barrier film composed of a laminated film of, for example, a Ti (titanium) film and a TiN (titanium nitride) film in the connection hole or the groove, a W (tungsten) film for filling the connection hole or the groove is formed. Form a film. Subsequently, after a plug or a wiring is formed by removing an unnecessary barrier film and a W film on the interlayer insulating film by a CMP (Chemical Mechanical Polishing) method or the like, the plug or the wiring is removed by etching back the interlayer insulating film. A part is projected from the surface of the interlayer insulating film. Thereafter, a capacitor insulating film made of, for example, a SiN (silicon nitride) film is formed on the interlayer insulating film and the plug, and a capacitor electrode made of, for example, a TiN film is formed on the capacitor insulating film, thereby forming the plug or the wiring. (Lower electrode), a capacitor including a capacitor insulating film and a capacitor electrode (upper electrode) is formed. As described above, since a part of the plug or the wiring protrudes from the surface of the interlayer insulating film, not only the upper surface but also the side surface of the plug or the wiring can be used as a lower electrode, and a large surface area of the lower electrode is secured. I can do it.
[0009]
However, the present inventors have found that the above-described method for forming a capacitor has the following problems.
[0010]
That is, after the plug or a part of the wiring is projected from the surface of the interlayer insulating film by etching back the interlayer insulating film, it adheres to the natural oxide film formed on the plug surface and the semiconductor substrate before forming the capacitor. The semiconductor substrate is washed with dilute hydrofluoric acid to remove contaminants and the like. At this time, since a part of the plug or the wiring protrudes from the surface of the interlayer insulating film, the barrier film on the side surface of the plug or the wiring is eroded by dilute hydrofluoric acid, and the erosion is caused by the connection in which the plug or the wiring is formed. It reaches the bottom of the hole or groove. When the erosion of the barrier film reaches the bottom of the connection hole or groove, the next step is to remove CoSi on the surface of the semiconductor substrate. ₂ It will erode the layers. This CoSi ₂ If the layer is eroded, there is a problem that conduction failure occurs between the plug or the wiring and the source / drain of the MISFET.
[0011]
SUMMARY OF THE INVENTION It is an object of the present invention to provide a method for manufacturing a semiconductor integrated circuit device having a plug embedded in an interlayer insulating film or a capacitor formed on a wiring without eroding a plug or wiring barrier film without reducing the capacitance of the capacitor. It is an object of the present invention to provide a technology capable of preventing the above.
[0012]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0013]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0014]
That is, the present invention provides a step of forming a metal silicide film electrically connected to the semiconductor element on a semiconductor substrate having a semiconductor element formed on a main surface thereof, and forming a metal silicide film on the semiconductor substrate in the presence of the metal silicide film. Forming a first insulating film on the first insulating film, forming a groove in the first insulating film, forming a first barrier film on the first insulating film including the inside of the groove, and forming the first barrier film on the first insulating film. Forming a first conductive film that buries the trench, and removing the first barrier film and the first conductive film outside the trench to form a first conductive film that is connected to the metal silicide film. Forming one electrode; and forming the first insulating film on the surface of the first electrode by a chemical film forming means in a situation where the height of the surface of the first insulating film is not lower than the height of the surface of the first electrode. 1 Growing crystal nuclei of conductive film Forming a second insulating film on the first insulating film and on the first electrode in the presence of the crystal nucleus; and forming a second electrode of the capacitor on the second insulating film. Forming a second conductive film, and forming the capacitor with the first electrode, the second insulating film, and the second electrode, after growing the first electrode, growing the crystal nuclei. Cleaning the semiconductor substrate.
[0015]
The present invention also provides a step of forming a metal silicide film electrically connected to the semiconductor element on a semiconductor substrate having a semiconductor element formed on a main surface, and forming a metal silicide film on the semiconductor substrate in the presence of the metal silicide film. Forming a first insulating film on the first insulating film, forming a groove in the first insulating film, forming a first barrier film on the first insulating film including the inside of the groove, and forming the first barrier film on the first insulating film. Forming a first conductive film that buries the trench, and removing the first barrier film and the first conductive film outside the trench to form a first conductive film that is connected to the metal silicide film. Forming one electrode, and after forming the first electrode, etching the first conductive film by a predetermined amount, so that the height of the surface of the first conductive film is higher than the height of the surface of the first insulating film. After the lowering, on the first insulating film and Forming a second insulating film on the first electrode, forming a second conductive film to be a second electrode of the capacitor on the second insulating film, and forming the second electrode on the first electrode; And forming the capacitor with the second electrode, and after the formation of the first electrode, a step of cleaning the semiconductor substrate after etching the first conductive film.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and repeated description thereof will be omitted.
[0017]
(Embodiment 1)
A method of manufacturing an SRAM which is a semiconductor integrated circuit device according to the first embodiment will be described with reference to FIGS. In the first embodiment, hatching is used even in a plan view so as to make the configuration of the SRAM of the present embodiment easy to understand.
[0018]
FIG. 1 is a plan view of a main part during a manufacturing process of the SRAM of the present embodiment, and FIG. 2 corresponds to a cross section taken along line AA of FIG.
[0019]
First, as shown in FIGS. 1 and 2, element isolation is formed on the element formation surface (main surface) of the semiconductor substrate 1. Subsequently, a p-type impurity (for example, B (boron)) and an n-type impurity (for example, P (phosphorus)) are ion-implanted into the semiconductor substrate 1, and the semiconductor substrate 1 is subjected to a heat treatment at about 1000 ° C. The p-type well 2 and the n-type well are formed by diffusing the type impurity and the n-type impurity. As shown in FIG. 1, active regions Ap and An, which are main surfaces of a p-type well 2 and an n-type well, are formed in a semiconductor substrate 1, and these active regions are formed by embedding a silicon oxide film, for example. It is surrounded by element isolation.
[0020]
Next, after the main surface of the semiconductor substrate 1 (p-type well 2 and n-type well) is wet-oxidized using a hydrofluoric acid-based cleaning solution, each of the p-type well 2 and the n-type well is thermally oxidized at about 800 ° C. A clean gate oxide film 3 having a thickness of about 3 nm is formed on the surface of the substrate.
[0021]
Next, a low-resistance polycrystalline silicon film having a thickness of about 200 nm is deposited on the gate oxide film 3 by, for example, a CVD method. Subsequently, the polysilicon film is dry-etched using the photoresist film as a mask to form a gate electrode 4.
[0022]
Subsequently, in the region where the p-type well 2 is formed, n-type impurities (for example, P) are ion-implanted into the p-type well 2 on both sides of the gate electrode 4 to thereby obtain n. ⁻ A type semiconductor region 5 is formed. In the region where the n-type well is formed, p-type impurities (for example, B) are ion-implanted into the n-type wells on both sides of the gate electrode 4 so that p-type impurities are implanted. ⁻ A type semiconductor region is formed.
[0023]
Subsequently, after depositing a SiN (silicon nitride) film having a thickness of about 40 nm on the semiconductor substrate 1 by, for example, the CVD method, the SiN film is anisotropically etched to form a side wall on the side wall of the gate electrode 4. A wall spacer 6 is formed.
[0024]
Subsequently, n-type impurities (for example, P or As (arsenic)) are ion-implanted into the p-type well 2 to thereby form n-type impurities. ⁺ Type semiconductor region 7 (source, drain) is formed, and p-type impurities (for example, B) are ion-implanted into the n-type well to form p-type impurity. ⁺ Form semiconductor regions (source, drain). Through the steps so far, MISFETs (driving MISFETs (semiconductor elements) Qd, transfer MISFETs (semiconductor elements) Qt, and load MISFETs (semiconductor elements) QLd) that constitute the SRAM memory cell are completed. The drive MISFET Qd and the transfer MISFET Qt are composed of an n-channel MISFET, and the load MISFET QLd is composed of a p-channel MISFET. The gate electrode 4 of the driving MISFET Qd and the gate electrode 4 of the load MISFET QLd are common.
[0025]
Next, after cleaning the surface of the semiconductor substrate 1, a Co (cobalt) film is deposited on the semiconductor substrate 1 by, for example, a sputtering method. Subsequently, the semiconductor substrate 1 is subjected to a heat treatment at about 600 ° C. so that n ⁺ Type semiconductor region 7, p ⁺ CoSi on the type semiconductor region and the gate electrode 4 ₂ A (cobalt silicide) layer (metal silicide film) 9 is formed.
[0026]
Subsequently, after the unreacted Co film is removed by etching, CoSi is heat-treated at about 700 ° C. to 800 ° C. ₂ The resistance of the layer 9 is reduced.
[0027]
Next, a silicon nitride film (first insulating film) 10 having a thickness of about 50 nm is deposited on the semiconductor substrate 1 by the CVD method. The silicon nitride film 10 functions as an etching stopper when forming a contact hole described later.
[0028]
Next, a PSG (Phospho Silicate Glass) film (first insulating film) 11 is deposited on the silicon nitride film 10. Subsequently, after the PSG film 11 is flattened by performing a heat treatment, a silicon oxide film (first insulating film) 12 is deposited. This silicon oxide film 12 can be formed by plasma CVD using, for example, tetraethoxysilane as a raw material. After the silicon oxide film 12 having a thickness of about 700 nm to 800 nm is deposited by the CVD method, the surface of the silicon oxide film 12 is polished by a chemical mechanical polishing (CMP) method, and the surface is flattened. Is also good.
[0029]
Next, as shown in FIGS. 3 and 4, the silicon oxide film 12 and the PSG film 11 are dry-etched by dry etching using the photoresist film as a mask. Subsequently, by dry-etching the silicon nitride film 10, n ⁺ Semiconductor region 7 (source, drain) and p ⁺ A contact hole (groove) 13A and a wiring groove (groove) 13B reaching the mold semiconductor region (source, drain) are formed. The wiring groove 13B extends from above the drain of the transfer MISFET Qt to above the gate electrode of the load MISFET QLd.
[0030]
Next, a Ti (titanium) film having a thickness of about 10 nm and a titanium nitride film having a thickness of about 20 nm are sequentially deposited on the upper portion of the silicon oxide film 12 by, for example, a sputtering method. At this time, the Ti film and the titanium nitride film are also deposited inside the contact hole 13A and the wiring groove 13B. Subsequently, the semiconductor substrate 1 is subjected to a heat treatment at about 500 ° C. to 700 ° C. for about 1 minute, thereby forming a barrier conductor film (first barrier film) 14 composed of a laminated film of a Ti film and a titanium nitride film.
[0031]
Next, a W (tungsten) film (first conductive film) 15 for burying the inside of the contact hole 13A and the wiring groove 13B is deposited on the barrier conductor film 14 by, for example, a CVD method. Subsequently, etch back or CMP is performed on the barrier conductor film 14 and the W film 15 until the surface of the silicon oxide film 12 appears, so that the barrier conductor film 14 and the W film outside the contact hole 13A and the wiring groove 13B are formed. 15 is removed. Thereby, the plug 16 can be formed in the contact hole 13A, and the wiring 17 can be formed in the wiring groove 13B.
[0032]
Next, as shown in FIG. 5, a growth crystal nucleus 15A of W (tungsten) is formed on the surface of the W film 15 for forming the wiring 17 by, for example, a CVD method. By forming the growth crystal nuclei 15A of W, irregularities can be formed on the surface of the W film 15. FIG. 5 is a cross-sectional view of a main part showing the vicinity of the wiring 17 in an enlarged manner.
[0033]
Subsequently, the semiconductor substrate 1 is washed with dilute hydrofluoric acid to remove a natural oxide film formed on the main surface of the semiconductor substrate 1 and contaminants attached to the main surface of the semiconductor substrate 1.
[0034]
Next, as shown in FIG. 6, a silicon nitride film (second insulating film) 18 having a thickness of about 20 nm is deposited on the semiconductor substrate 1. Subsequently, the silicon nitride film 18 is etched using a photoresist film so as to be left on the surface of the wiring 17 and the periphery thereof. The remaining silicon nitride film 18 is formed between the wiring 17 serving as a lower electrode of the capacitor and an upper electrode described later, and serves as a capacitance insulating film.
[0035]
Subsequently, after a titanium nitride film having a thickness of about 20 nm is deposited on the semiconductor substrate 1 by using, for example, the CVD method, a titanium nitride film having a thickness of about 20 nm is deposited by using the sputtering method, and the nitride film deposited by the CVD method is used. The titanium film and the titanium nitride film deposited by a sputtering method are combined to form a titanium nitride film (second conductive film) 19 having a thickness of about 40 nm. When the titanium nitride film 19 is formed, the adhesion of the titanium nitride film 19 within the main surface of the semiconductor substrate 1 can be improved by first using the CVD method.
[0036]
Subsequently, the titanium nitride film 19 is patterned by etching using a photoresist film, and the titanium nitride film 19 is left above the silicon nitride film 18 on the wiring 17, thereby forming an upper electrode of the capacitor composed of the titanium nitride film 19 ( (Second electrode) is formed. Through the steps so far, a capacitor can be formed in which the wiring 17 including the grown crystal nucleus 15A is used as a lower electrode (first electrode), the silicon nitride film 18 is used as a capacitor insulating film, and the titanium nitride film 19 is used as an upper electrode. .
[0037]
In the capacitor of the first embodiment formed as described above, a growth crystal nucleus 15A of W is formed on the surface of wiring 17 serving as a lower electrode. Therefore, the area of the capacitance electrode (upper electrode and lower electrode) of the capacitor can be increased as compared with the case where the capacitor is formed without forming the grown crystal nucleus 15A. That is, it is possible to increase the capacitance of the capacitor of the first embodiment without performing the etch back of the silicon oxide film 12. By providing such a capacitor according to the first embodiment to an information storage unit (input / output unit of a flip-flop circuit) in a memory cell of an SRAM, it becomes possible to improve the α-ray soft error resistance of the SRAM. .
[0038]
Incidentally, in order to increase the capacitance of a capacitor formed using the wiring 17 in a later step, there is a means for etching back the silicon oxide film 12 by a predetermined amount before cleaning the semiconductor substrate 1 using dilute hydrofluoric acid. When the silicon oxide film 12 is etched back, the plug 16 and the wiring 17 project from the silicon oxide film 12 by the amount of the etch back. When the above-described cleaning process is performed in this state, the Ti film forming the barrier conductor film 14 on the side surfaces of the plug 16 and the wiring 17 is directly exposed to diluted hydrofluoric acid, and the Ti film is eroded (etched) by the diluted hydrofluoric acid. Will be. The erosion of the Ti film proceeds not only in the region protruding from the silicon oxide film 12 but also under the plug 16 and the wiring 17. ₂ This will erode layer 9. This CoSi ₂ If the layer 9 is eroded, there is a concern that a conduction failure may occur between the plug 16 and the wiring 17 and the source / drain of the MISFET forming the memory cell of the SRAM.
[0039]
On the other hand, according to the first embodiment, the silicon oxide film 12 is not etched back before the cleaning process using the diluted hydrofluoric acid. Therefore, the plug 16 and the wiring 17 do not protrude from the surface of the silicon oxide film 12 during the cleaning process. As a result, it is possible to prevent the Ti film forming the barrier conductor film 14 from being exposed to diluted hydrofluoric acid during the cleaning process. That is, the Ti film and the CoSi ₂ Since the layer 9 can be prevented from being eroded by dilute hydrofluoric acid, it is possible to prevent the occurrence of poor conduction between the plug 16 and the wiring 17 and the source / drain of the MISFET forming the memory cell of the SRAM. Become.
[0040]
Next, as shown in FIGS. 7 and 8, a silicon oxide film 20 having a thickness of about 1000 nm is deposited on the semiconductor substrate 1 by, for example, a CVD method. Subsequently, the thickness of the silicon oxide film 20 is reduced to about 500 nm by polishing the silicon oxide film 20 by, for example, a CMP method, and then the silicon oxide film 21 having a thickness of about 90 nm is formed on the silicon oxide film 20 by, for example, a CVD method. Is deposited. In FIG. 7, the region where the silicon nitride film 18 serving as the capacitor insulating film of the capacitor and the titanium nitride film 19 serving as the upper electrode are formed with hatching.
[0041]
Subsequently, the contact holes 22 are formed by etching the silicon oxide films 20 and 21 on the plugs 16 using a photoresist film formed by a photolithography technique.
[0042]
Next, as shown in FIG. 9, in order to remove the reaction layer on the surface of the plug 16 exposed at the bottom of the contact hole 22, a surface treatment by sputter etching is performed. Subsequently, a Ti film having a thickness of about 30 nm and a titanium nitride film having a thickness of about 100 nm are sequentially deposited on the silicon oxide film 21 by, for example, a sputtering method, and a barrier conductor composed of a laminated film of the Ti film and the titanium nitride film is formed. A film 23 is formed. At this time, the Ti film and the titanium nitride film are also deposited inside the contact hole 22. After depositing the Ti film and the titanium nitride film, the semiconductor substrate 1 may be subjected to a heat treatment at about 500 ° C. to 700 ° C. for about 1 minute.
[0043]
Subsequently, a W film 24 is deposited on the barrier conductor film 23 including the inside of the contact hole 22 by, for example, a CVD method. Thereafter, the plug 25 is formed by removing the barrier conductor film 23 and the W film 24 outside the contact hole 22 by a CMP method or an etch-back method. Through the steps so far, a stacked via structure having a structure in which the plug 25 is overlaid on the plug 16 can be formed.
[0044]
Next, as shown in FIG. 10, after a Ti film and a titanium nitride film are sequentially deposited on the silicon oxide film 21 and the plug 25 by, for example, a sputtering method, a heat treatment at about 500 ° C. to 700 ° C. is performed. Subsequently, an Al (aluminum) film is deposited on the titanium nitride film by, for example, a CVD method, and then a Ti film and a titanium nitride film are sequentially deposited on the Al film. After that, the thin films are patterned to form the wirings 26 on the plugs 25, and the SRAM of the present embodiment is manufactured.
[0045]
FIG. 11 is a circuit diagram of an SRAM memory cell formed by the manufacturing process of the first embodiment.
[0046]
As shown in FIG. 11, the memory cell of the SRAM according to the first embodiment is arranged at the intersection of a pair of complementary data lines (data line DL, data line / (bar) DL) and word line WL. A pair of drive n-channel MISFETs Qd1 and Qd2 (corresponding to the drive MISFET Qd), a pair of p-channel MISFETs Qp1 and Qp2 for load (corresponding to the load MISFET QLd), and a pair of transfer n-channel MISFETs Qt1 and Qt2 ( (Corresponding to the transfer type MISFET Qt).
[0047]
Of the six MISFETs forming the memory cell, the driving n-channel MISFET Qd1 and the load p-channel MISFET Qp1 form an inverter INV1, and the driving n-channel MISFET Qd2 and the load p-channel MISFET Qp2 connect the inverter INV2. Has formed. The mutual input / output terminals (storage nodes D and E) of the pair of inverters INV1 and INV2 form a flip-flop circuit as an information storage unit that stores 1-bit information. One input / output terminal (storage node D) of this flip-flop circuit is electrically connected to one of the source and the drain of the transfer n-channel MISFET Qt1, and the other input / output terminal (storage node E) It is electrically connected to one of the source and the drain of the transfer n-channel MISFET Qt2.
[0048]
The capacitor of the above-described first embodiment using the wiring 17 (see FIG. 6) as a lower electrode, the silicon nitride film 18 (see FIG. 6) as a capacitor insulating film, and the titanium nitride film 19 (see FIG. 6) as an upper electrode. C is connected between storage node D and storage node E. Further, a circuit configuration in which the capacitor C is connected between the storage nodes D and E and the power supply voltage Vcc may be adopted.
[0049]
The other of the source and drain regions of the transfer n-channel MISFET Qt1 is electrically connected to the data line DL, and similarly, the other of the source and drain region of the transfer n-channel MISFET Qt2 is connected to the data line / DL. One end of the flip-flop circuit (the respective sources of the load p-channel MISFETs Qp1 and Qp2) is electrically connected to the power supply voltage Vcc, and the other end (the respective sources of the driving n-channel MISFETs Qd1 and Qd2) is connected to the reference. It is electrically connected to the voltage Vss.
[0050]
The operation of the above-described SRAM circuit will be described. When the storage node D of one inverter INV1 is at a high potential ("H"), the driving n-channel MISFET Qd2 is turned on, so that the storage node of the other inverter INV2 is turned on. E becomes low potential (“L”). Therefore, the driving n-channel MISFET Qd1 is turned off, and the high potential (“H”) of the storage node D is maintained. That is, the state of the storage nodes D and E is held by the latch circuit in which the pair of inverters INV1 and INV2 are cross-coupled, and the information is stored while the power supply voltage is applied.
[0051]
As described above, the word line WL is connected to each gate electrode of the transfer n-channel MISFETs Qt1 and Qt2, and the conduction and non-conduction of the transfer n-channel MISFETs Qt1 and Qt2 are controlled by the word line WL. That is, when the word line WL is at a high potential ("H"), the transfer n-channel MISFETs Qt1 and Qt2 are turned on, and the flip-flop circuit and the complementary data lines (data lines DL and / DL) are electrically connected. Connected to. As a result, the potential state (“H” or “L”) of the storage nodes D and E appears on the data lines DL and / DL, and is read as information of the memory cell.
[0052]
To write information into the memory cell, the word line WL is set to the "H" potential level, the transfer n-channel MISFETs Qt1 and Qt2 are turned on, and the information on the data lines DL and / DL is transmitted to the storage nodes D and E. I do.
[0053]
(Embodiment 2)
Next, a method of manufacturing the SRAM which is the semiconductor integrated circuit device according to the second embodiment will be described with reference to FIGS.
[0054]
The manufacturing process of the SRAM of the second embodiment is the same as that of the first embodiment up to the step of forming the plug 16 (see FIG. 4) and the wiring 17 described with reference to FIGS.
[0055]
Thereafter, as shown in FIG. 12, the W film 15 forming the plug 16 and the wiring 17 is etched back by, for example, about 50 nm. By etching back the W film 15 by a predetermined amount in this manner, the wiring 17 including the barrier conductor film 14 appearing by the etch back of the W film 15 is used as a capacitor electrode (lower electrode) of a capacitor to be formed in a later step. Can be. Therefore, the area of the capacitance electrode (upper electrode and lower electrode) of the capacitor can be increased as compared with the case where the capacitor is formed without etching back the W film 15. That is, it is possible to increase the capacitance of the capacitor according to the second embodiment.
[0056]
Subsequently, the semiconductor substrate 1 is washed with dilute hydrofluoric acid to remove a natural oxide film formed on the main surface of the semiconductor substrate 1 and contaminants attached to the main surface of the semiconductor substrate 1.
[0057]
At this time, the W film 15 forming the plug 16 and the wiring 17 has been etched back by a predetermined amount, but the barrier conductor film 14 has not been etched back. Further, as described in the first embodiment, since the barrier conductor film 14 is formed by laminating a Ti film and a titanium nitride film from below, the Ti film forming the barrier conductor film 14 is exposed to diluted hydrofluoric acid. Can be prevented. That is, the Ti film and the CoSi ₂ Since the layer 9 can be prevented from being eroded by dilute hydrofluoric acid, it is possible to prevent the occurrence of poor conduction between the plug 16 and the wiring 17 and the source / drain of the MISFET forming the memory cell of the SRAM. Become.
[0058]
Next, as shown in FIG. 13, the semiconductor including the inside of the contact hole 13A (see FIG. 4) and the wiring groove 13B that has appeared to a predetermined depth by the etch back of the W film 15 forming the plug 16 and the wiring 17 is formed. A silicon nitride film 18 having a thickness of about 20 nm is deposited on the substrate 1. Subsequently, the silicon nitride film 18 is etched using a photoresist film so as to be left on the surface of the wiring 17 and the periphery thereof. The remaining silicon nitride film 18 is formed between the wiring 17 serving as a lower electrode of the capacitor and an upper electrode described later, and serves as a capacitance insulating film.
[0059]
Subsequently, after a titanium nitride film having a thickness of about 20 nm is deposited on the semiconductor substrate 1 by using, for example, the CVD method, a titanium nitride film having a thickness of about 20 nm is deposited by the sputtering method, and the nitrided film is deposited by the CVD method. The titanium film and the titanium nitride film deposited by a sputtering method are combined to form a titanium nitride film 19 having a thickness of about 40 nm. Next, the titanium nitride film 19 is patterned by etching using a photoresist film, and the titanium nitride film 19 is left above the silicon nitride film 18 on the wiring 17 to form an upper electrode of a capacitor made of the titanium nitride film 19. I do. Through the steps so far, a capacitor can be formed in which the wiring 17 including the grown crystal nucleus 15A is used as a lower electrode, the silicon nitride film 18 is used as a capacitor insulating film, and the titanium nitride film 19 is used as an upper electrode.
[0060]
Thereafter, the SRAM of the second embodiment is manufactured through the same steps as those described with reference to FIGS. 7 to 10 in the first embodiment.
[0061]
The same effect as in the first embodiment can be obtained also by the above-described SRAM manufacturing process of the second embodiment.
[0062]
As described above, the invention made by the inventor has been specifically described based on the embodiment of the invention. However, the invention is not limited to the embodiment and can be variously modified without departing from the gist thereof. Needless to say, there is.
[0063]
For example, in the above-described embodiment, the case where the cobalt silicide layer is formed using the Co film has been described. To form a silicide layer.
[0064]
【The invention's effect】
The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
(1) After forming a plug or a wiring (first electrode) so as to be embedded in an interlayer insulating film (first insulating film) deposited on a semiconductor substrate having a semiconductor element formed on a main surface, a surface of the interlayer insulating film is formed. The semiconductor substrate is cleaned under a condition that the height is not lower than the height of the surface of the plug or the wiring, and the barrier conductor film (first barrier film) of the plug or the wiring and the metal formed under the plug or the wiring are formed. Since it is possible to prevent the silicide film from being eroded by the cleaning process, it is possible to prevent the occurrence of a conduction failure between the plug or the wiring and the semiconductor element.
(2) After forming a plug or wiring (first electrode) so as to be embedded in an interlayer insulating film (first insulating film) deposited on a semiconductor substrate having a semiconductor element formed on a main surface, the surface of the plug or wiring is formed. A crystal nucleus of a conductive film (first conductive film) for forming a plug or a wiring is formed on the substrate, and a capacitor having a plug or wiring whose surface area is increased by the formation of the crystal nucleus as a lower electrode (first electrode) is formed. Therefore, a decrease in the capacity of the capacitor can be prevented.
[Brief description of the drawings]
FIG. 1 is a fragmentary plan view for explaining a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention;
FIG. 2 is a fragmentary cross-sectional view for explaining the method for manufacturing the semiconductor integrated circuit device according to one embodiment of the present invention;
FIG. 3 is a fragmentary plan view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 1;
FIG. 4 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 2;
FIG. 5 is a fragmentary cross-sectional view of the semiconductor integrated circuit device according to the embodiment of the present invention during a manufacturing step;
6 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 5;
FIG. 7 is a fragmentary plan view of the semiconductor integrated circuit device according to the embodiment of the present invention during a manufacturing step;
FIG. 8 is a fragmentary cross-sectional view of the semiconductor integrated circuit device that is an embodiment of the present invention during a manufacturing step;
9 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 8;
10 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 9;
FIG. 11 is a circuit diagram of a memory cell of an SRAM according to an embodiment of the present invention;
FIG. 12 is a fragmentary cross-sectional view for explaining the method of manufacturing the semiconductor integrated circuit device according to another embodiment of the present invention;
13 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 12;
[Explanation of symbols]
1 semiconductor substrate
2 p-type wells
3 Gate oxide film
4 Gate electrode
5 n ⁻ Semiconductor region
6 Sidewall spacer
7 n ⁺ Semiconductor region (source, drain)
9 CoSi ₂ Layer (metal silicide film)
10 Silicon nitride film (first insulating film)
11 PSG film (first insulating film)
12 Silicon oxide film (first insulating film)
13A Contact hole (groove)
13B Wiring groove (groove)
14 Barrier conductor film (first barrier film)
15 W film (first conductive film)
15A growth crystal nucleus
16 plug
17 Wiring
18 Silicon nitride film (second insulating film)
19 Titanium nitride film (second conductive film)
20, 21 silicon oxide film
22 Contact hole
23 Barrier conductor film
24 W film
25 plug
26 Wiring
An, Ap active region
C capacitor
DL, / DL data line
D, E Storage node
INV1, INV2 Inverter
Qd driving MISFET (semiconductor element)
Qd1, Qd2 Driving n-channel MISFET
QLd Load MISFET (semiconductor element)
Qp1, Qp2 p-channel MISFET for load
Qt transfer MISFET (semiconductor element)
Qt1, Qt2 Transfer n-channel MISFET
Vcc power supply voltage
Vss reference voltage
WL word line

Claims

(A) forming a metal silicide film electrically connected to the semiconductor element on a semiconductor substrate having a semiconductor element formed on a main surface;
(B) forming a first insulating film on the semiconductor substrate in the presence of the metal silicide film;
(C) forming a groove in the first insulating film;
(D) forming a first barrier film on the first insulating film including the inside of the groove;
(E) forming a first conductive film filling the trench on the first barrier film;
(F) forming a first electrode of a capacitor connected to the metal silicide film by removing the first barrier film and the first conductive film outside the trench;
(G) in a state where the height of the surface of the first insulating film is not lower than the height of the surface of the first electrode, the first conductive film is formed on the surface of the first electrode by a chemical film forming means; Growing crystal nuclei,
(H) forming a second insulating film on the first insulating film and on the first electrode in the presence of the crystal nucleus;
(I) forming a second conductive film to be a second electrode of the capacitor on the second insulating film, and forming the capacitor with the first electrode, the second insulating film, and the second electrode; ,
And a step of washing the semiconductor substrate after the step (g) and before the step (h).

A method for manufacturing a semiconductor integrated circuit device having a memory cell formed with a pair of inverters including a pair of driving MISFETs and a pair of load MISFETs, and a pair of transfer MISFETs,
(A) forming a metal silicide film that is electrically connected to the drive MISFET and the transfer MISFET on a semiconductor substrate on which the drive MISFET and the transfer MISFET are formed on a main surface;
(B) forming a first insulating film on the semiconductor substrate in the presence of the metal silicide film;
(C) forming a groove in the first insulating film;
(D) forming a first barrier film on the first insulating film including the inside of the groove;
(E) forming a first conductive film filling the trench on the first barrier film;
(F) forming a first electrode of a capacitor connected to the metal silicide film by removing the first barrier film and the first conductive film outside the trench;
(G) in a state where the height of the surface of the first insulating film is not lower than the height of the surface of the first electrode, the first conductive film is formed on the surface of the first electrode by a chemical film forming means; Growing crystal nuclei,
(H) forming a second insulating film on the first insulating film and on the first electrode in the presence of the crystal nucleus;
(I) forming a second conductive film to be a second electrode of the capacitor on the second insulating film, and forming the capacitor with the first electrode, the second insulating film, and the second electrode; ,
And a step of cleaning the semiconductor substrate after the step (g) and before the step (h).

(A) forming a metal silicide film electrically connected to the semiconductor element on a semiconductor substrate having a semiconductor element formed on a main surface;
(B) forming a first insulating film on the semiconductor substrate in the presence of the metal silicide film;
(C) forming a groove in the first insulating film;
(D) forming a first barrier film on the first insulating film including the inside of the groove;
(E) forming a first conductive film filling the trench on the first barrier film;
(F) forming a first electrode of a capacitor connected to the metal silicide film by removing the first barrier film and the first conductive film outside the trench;
(G) after the formation of the first electrode, etching the first conductive film by a predetermined amount so that the height of the surface of the first conductive film is lower than the height of the surface of the first insulating film;
(H) after the step (g), forming a second insulating film on the first insulating film and on the first electrode;
(I) forming a second conductive film to be a second electrode of the capacitor on the second insulating film, and forming the capacitor with the first electrode, the second insulating film, and the second electrode; ,
And a step of washing the semiconductor substrate after the step (g) and before the step (h).

A method for manufacturing a semiconductor integrated circuit device having a memory cell formed with a pair of inverters including a pair of driving MISFETs and a pair of load MISFETs, and a pair of transfer MISFETs,
(A) forming a metal silicide film that is electrically connected to the drive MISFET and the transfer MISFET on a semiconductor substrate on which the drive MISFET and the transfer MISFET are formed on a main surface;
(B) forming a first insulating film on the semiconductor substrate in the presence of the metal silicide film;
(C) forming a groove in the first insulating film;
(D) forming a first barrier film on the first insulating film including the inside of the groove;
(E) forming a first conductive film filling the trench on the first barrier film;
(F) forming a first electrode of a capacitor connected to the metal silicide film by removing the first barrier film and the first conductive film outside the trench;
(G) after the formation of the first electrode, etching the first conductive film by a predetermined amount so that the height of the surface of the first conductive film is lower than the height of the surface of the first insulating film;
(H) after the step (g), forming a second insulating film on the first insulating film and on the first electrode;
(I) forming a second conductive film to be a second electrode of the capacitor on the second insulating film, and forming the capacitor with the first electrode, the second insulating film, and the second electrode; ,
And a step of washing the semiconductor substrate after the step (g) and before the step (h).